JP3445416B2 - 複数のデータバイトのシフト及び並び替えを行うためのシフト回路及び方法 - Google Patents
複数のデータバイトのシフト及び並び替えを行うためのシフト回路及び方法Info
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- JP3445416B2 JP3445416B2 JP21670995A JP21670995A JP3445416B2 JP 3445416 B2 JP3445416 B2 JP 3445416B2 JP 21670995 A JP21670995 A JP 21670995A JP 21670995 A JP21670995 A JP 21670995A JP 3445416 B2 JP3445416 B2 JP 3445416B2
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- shift
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/762—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data having at least two separately controlled rearrangement levels, e.g. multistage interconnection networks
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに於いて用いられるシフト回路に関する。特に、デー
タ処理システムに於いて複数のバイトを独立してシフト
するための方法及び構造に関する。
ムに於いて用いられるシフト回路に関する。特に、デー
タ処理システムに於いて複数のバイトを独立してシフト
するための方法及び構造に関する。
【０００２】
【従来の技術】例えばビデオ信号処理のような応用例に
於けるリアルタイムディジタル信号処理は、高速の処理
を必要とする。このような高速処理を実現するために、
複数のデータバイトをシフトするためシフト回路が用い
られている。従来のシフト回路は、典型的には、バレル
シフト回路（ｂａｒｒｅｌ ｓｈｉｆｔｅｒ）を用いて
固定されたビット数だけ複数のバイトをシフトすること
ができるようになっている。即ち、全てのバイトは同じ
ビット数だけ同じ方向にシフトされる。
於けるリアルタイムディジタル信号処理は、高速の処理
を必要とする。このような高速処理を実現するために、
複数のデータバイトをシフトするためシフト回路が用い
られている。従来のシフト回路は、典型的には、バレル
シフト回路（ｂａｒｒｅｌ ｓｈｉｆｔｅｒ）を用いて
固定されたビット数だけ複数のバイトをシフトすること
ができるようになっている。即ち、全てのバイトは同じ
ビット数だけ同じ方向にシフトされる。
【０００３】バイトのシフトに加えて、あるデータ処理
動作では、バイトの並び替えが要求される。このデータ
の並び替えは、通常、別のマルチプレクサ回路によって
行われる。シフト回路と並び替え回路とが別々にあるこ
とによって、従来のビデオ信号処理のスピードは限れら
れていた。更に、従来のバイトシフト回路及び並び替え
回路は、ビデオ信号処理用チップの比較的広い領域を占
めていた。
動作では、バイトの並び替えが要求される。このデータ
の並び替えは、通常、別のマルチプレクサ回路によって
行われる。シフト回路と並び替え回路とが別々にあるこ
とによって、従来のビデオ信号処理のスピードは限れら
れていた。更に、従来のバイトシフト回路及び並び替え
回路は、ビデオ信号処理用チップの比較的広い領域を占
めていた。
【０００４】従って、レイアウト面積が小さく、同一ク
ロックサイクルでデータバイトのシフト及び並び替えを
独立して実行することのできるシフト回路が望まれてい
る。
ロックサイクルでデータバイトのシフト及び並び替えを
独立して実行することのできるシフト回路が望まれてい
る。
【０００５】
【発明が解決しようとする課題】本発明の主な目的は、
レイアウト面積が小さく、同一クロックサイクルでデー
タバイトのシフト及び並び替えを独立して実行すること
のできるシフト回路及び方法を提供することである。
レイアウト面積が小さく、同一クロックサイクルでデー
タバイトのシフト及び並び替えを独立して実行すること
のできるシフト回路及び方法を提供することである。
【０００６】
【課題を解決するための手段】本発明に従うと、複数の
データバイトのシフト及び／または並び替えを独立して
行うことができるシフト回路が提供される。このシフト
回路は、第１及び第２レジスタを含んでおり、これらの
レジスタは各々複数のデータバイトを受信する。第１レ
ジスタには複数の第１バスが接続されており、これらの
第１バスの各々は第１レジスタから１データバイトを受
信する。同様に、第２レジスタには複数の第２バスが接
続されており、これらの第２バスの各々は第２レジスタ
から１データバイトを受信する。また、複数の第３バス
が第１及び第２バスに接続されている。
データバイトのシフト及び／または並び替えを独立して
行うことができるシフト回路が提供される。このシフト
回路は、第１及び第２レジスタを含んでおり、これらの
レジスタは各々複数のデータバイトを受信する。第１レ
ジスタには複数の第１バスが接続されており、これらの
第１バスの各々は第１レジスタから１データバイトを受
信する。同様に、第２レジスタには複数の第２バスが接
続されており、これらの第２バスの各々は第２レジスタ
から１データバイトを受信する。また、複数の第３バス
が第１及び第２バスに接続されている。
【０００７】また、バイトシフトマルチプレクサが第３
バスの各々に接続されている。各ビットシフトマルチプ
レクサが一対のバイシフトマルチプレクサに接続される
ようにして、複数のビットシフトマルチプレクサがバイ
トシフトマルチプレクサに接続されている。制御回路が
バイトシフトマルチプレクサとビットシフトマルチプレ
クサに接続されている。この制御回路は各バイトシフト
マルチプレクサを独立して制御する。また、この制御回
路はビットシフトマルチプレクサの各々も独立して制御
する。
バスの各々に接続されている。各ビットシフトマルチプ
レクサが一対のバイシフトマルチプレクサに接続される
ようにして、複数のビットシフトマルチプレクサがバイ
トシフトマルチプレクサに接続されている。制御回路が
バイトシフトマルチプレクサとビットシフトマルチプレ
クサに接続されている。この制御回路は各バイトシフト
マルチプレクサを独立して制御する。また、この制御回
路はビットシフトマルチプレクサの各々も独立して制御
する。
【０００８】別の実施例では、第１マルチプレクサが第
１バスの各々に接続されており、第２マルチプレクサが
第２バスの各々に接続されている。また、複数の中間マ
ルチプレクサが、各々、第１バスの少なくとも一つと第
２バスの少なくとも一つに接続されている。
１バスの各々に接続されており、第２マルチプレクサが
第２バスの各々に接続されている。また、複数の中間マ
ルチプレクサが、各々、第１バスの少なくとも一つと第
２バスの少なくとも一つに接続されている。
【０００９】制御回路が、データバイトのラウティング
（ｒｏｕｔｉｎｇ）、即ち、特定の経路に沿うデータバ
イトの伝達を制御するように、第１、第２、及び中間マ
ルチプレクサに接続されている。この制御回路は、第
１、第２、及び中間マルチプレクサの各々の制御を独立
して行い、これらのマルチプレクサによってデータバイ
トのシフト及び並び替えが同時に行われるようにしてい
る。これによってシフト回路の速度が大幅に向上してい
る。また、このシフト回路は、別々のバイトシフト回路
と並び替え回路とを必要としないため、シフト回路のレ
イアウト面積も小さくなっている。
（ｒｏｕｔｉｎｇ）、即ち、特定の経路に沿うデータバ
イトの伝達を制御するように、第１、第２、及び中間マ
ルチプレクサに接続されている。この制御回路は、第
１、第２、及び中間マルチプレクサの各々の制御を独立
して行い、これらのマルチプレクサによってデータバイ
トのシフト及び並び替えが同時に行われるようにしてい
る。これによってシフト回路の速度が大幅に向上してい
る。また、このシフト回路は、別々のバイトシフト回路
と並び替え回路とを必要としないため、シフト回路のレ
イアウト面積も小さくなっている。
【００１０】別の実施例では、シフト回路は、第１、第
２、及び中間マルチプレクサと制御回路とに接続された
複数のビットシフトマルチプレクサを含んでいる。各ビ
ットシフトマルチプレクサは、制御回路によって独立し
て制御される。
２、及び中間マルチプレクサと制御回路とに接続された
複数のビットシフトマルチプレクサを含んでいる。各ビ
ットシフトマルチプレクサは、制御回路によって独立し
て制御される。
【００１１】本発明は、添付の図面と共に、以下の実施
例によってより良く理解されるであろう。
例によってより良く理解されるであろう。
【００１２】
【発明の実施の形態】図１は、本発明の一実施例に従っ
たシフト回路１００を示す模式図である。シフト回路１
００は、２つの７２ビット入力レジスタ１０１、１０２
を含んでいる。入力レジスタ１０１は、８つの９ビット
バイトを含む７２ビット入力ＩＬ［７１：０］を受信す
る。入力ＩＬ［７１：０］は、最上位バイトＩＬ［７
１：６３］から中間バイトＩＬ［８：０］の順に並べら
れている。入力レジスタ１０２は、同様に、８つの９ビ
ットバイトを含む７２ビット入力ＩＲ［７１：０］を受
信する。入力ＩＲ［７１：０］は、中間バイトＩＲ［７
１：６３］から最下位バイトＩＲ［８：０］の順に並べ
られている。
たシフト回路１００を示す模式図である。シフト回路１
００は、２つの７２ビット入力レジスタ１０１、１０２
を含んでいる。入力レジスタ１０１は、８つの９ビット
バイトを含む７２ビット入力ＩＬ［７１：０］を受信す
る。入力ＩＬ［７１：０］は、最上位バイトＩＬ［７
１：６３］から中間バイトＩＬ［８：０］の順に並べら
れている。入力レジスタ１０２は、同様に、８つの９ビ
ットバイトを含む７２ビット入力ＩＲ［７１：０］を受
信する。入力ＩＲ［７１：０］は、中間バイトＩＲ［７
１：６３］から最下位バイトＩＲ［８：０］の順に並べ
られている。
【００１３】入力レジスタ１０１は、８つの出力バス１
１１〜１１８に接続されている。バス１１１〜１１８の
各々は、一つの９ビットバイトを伝送する。例えば、９
ビットバス１１１は最上位バイトＩＬ［７１：６３］を
伝送し、９ビットバス１１８は中間バイトＩＬ［８：
０］を伝送する。
１１〜１１８に接続されている。バス１１１〜１１８の
各々は、一つの９ビットバイトを伝送する。例えば、９
ビットバス１１１は最上位バイトＩＬ［７１：６３］を
伝送し、９ビットバス１１８は中間バイトＩＬ［８：
０］を伝送する。
【００１４】同様に、入力レジスタ１０２は、８つの出
力バス１２１〜１２８に接続されている。バス１２１〜
１２８の各々は、一つの９ビットバイトを伝送する。例
えば、９ビットバス１２１は中間バイトＩＲ［７１：６
３］を伝送し、９ビットバス１２８は最下位バイトＩＲ
［８：０］を伝送する。
力バス１２１〜１２８に接続されている。バス１２１〜
１２８の各々は、一つの９ビットバイトを伝送する。例
えば、９ビットバス１２１は中間バイトＩＲ［７１：６
３］を伝送し、９ビットバス１２８は最下位バイトＩＲ
［８：０］を伝送する。
【００１５】９ビットバス１１１〜１１８及び１２１〜
１２８は、マルチプレクサ１１〜２６にバス１３１〜１
４６を介して接続されている。バス１３１は、９ビット
バス１１１〜１１８の各々を、マルチプレクサ１１に接
続している。マルチプレクサ１１は、８対１マルチプレ
クサであり、９ビットバス１１１〜１１８からのバイト
の一つを通過させる。マルチプレクサ１２〜２６はマル
チプレクサ１１と同様な８対１マルチプレクサである。
１２８は、マルチプレクサ１１〜２６にバス１３１〜１
４６を介して接続されている。バス１３１は、９ビット
バス１１１〜１１８の各々を、マルチプレクサ１１に接
続している。マルチプレクサ１１は、８対１マルチプレ
クサであり、９ビットバス１１１〜１１８からのバイト
の一つを通過させる。マルチプレクサ１２〜２６はマル
チプレクサ１１と同様な８対１マルチプレクサである。
【００１６】バス１３２及び１３３は、９ビットバス１
１２〜１１８及び１２１を、それぞれマルチプレクサ１
２及び１３に接続している。バス１３４及び１３５は、
９ビットバス１１３〜１１８及び１２１〜１２２を、そ
れぞれマルチプレクサ１４及び１５に接続している。バ
ス１３６及び１３７は、９ビットバス１１４〜１１８及
び１２１〜１２３を、それぞれマルチプレクサ１６及び
１７に接続している。バス１３８及び１３９は、９ビッ
トバス１１５〜１１８及び１２１〜１２４を、それぞれ
マルチプレクサ１８及び１９に接続している。バス１４
０及び１４１は、９ビットバス１１６〜１１８及び１２
１〜１２５を、それぞれマルチプレクサ２０及び２１に
接続している。バス１４２及び１４３は、９ビットバス
１１７〜１１８及び１２１〜１２６を、それぞれマルチ
プレクサ２２及び２３に接続している。バス１４４及び
１４５は、９ビットバス１１８及び１２１〜１２７を、
それぞれマルチプレクサ２４及び２５に接続している。
バス１４６は、９ビットバス１２１〜１２８を、マルチ
プレクサ２６に接続している。
１２〜１１８及び１２１を、それぞれマルチプレクサ１
２及び１３に接続している。バス１３４及び１３５は、
９ビットバス１１３〜１１８及び１２１〜１２２を、そ
れぞれマルチプレクサ１４及び１５に接続している。バ
ス１３６及び１３７は、９ビットバス１１４〜１１８及
び１２１〜１２３を、それぞれマルチプレクサ１６及び
１７に接続している。バス１３８及び１３９は、９ビッ
トバス１１５〜１１８及び１２１〜１２４を、それぞれ
マルチプレクサ１８及び１９に接続している。バス１４
０及び１４１は、９ビットバス１１６〜１１８及び１２
１〜１２５を、それぞれマルチプレクサ２０及び２１に
接続している。バス１４２及び１４３は、９ビットバス
１１７〜１１８及び１２１〜１２６を、それぞれマルチ
プレクサ２２及び２３に接続している。バス１４４及び
１４５は、９ビットバス１１８及び１２１〜１２７を、
それぞれマルチプレクサ２４及び２５に接続している。
バス１４６は、９ビットバス１２１〜１２８を、マルチ
プレクサ２６に接続している。
【００１７】マルチプレクサ１１〜２６の各々は、９ビ
ットバイト一つを通過させ、それによって２つの７２ビ
ット出力ＯＬ［７１：０］及びＯＬ［７１：０］が出力
される。ＯＬ［７１：０］の各バイトは、入力ＩＬ［７
１：０］及びＩＲ［７１：０］の一連の１６バイトの中
の８つの隣接したバイトの中の一つとして選択される。
従って、例えば、出力ＯＬ［７１：０］の最上位バイト
ＯＬ［７１：６３］は、バス１１１〜１１８上の８つの
バイトの中の一つとして選択される。２番目の最上位バ
イトＯＬ［６２：５４］は、バス１１２〜１１８及び１
２１上の８つのバイトの中の一つとして選択される。最
下位バイトＯＬ［８：０］は、バス１１８及び１２１〜
１２７上の８つのバイトの中の一つとして選択される。
ットバイト一つを通過させ、それによって２つの７２ビ
ット出力ＯＬ［７１：０］及びＯＬ［７１：０］が出力
される。ＯＬ［７１：０］の各バイトは、入力ＩＬ［７
１：０］及びＩＲ［７１：０］の一連の１６バイトの中
の８つの隣接したバイトの中の一つとして選択される。
従って、例えば、出力ＯＬ［７１：０］の最上位バイト
ＯＬ［７１：６３］は、バス１１１〜１１８上の８つの
バイトの中の一つとして選択される。２番目の最上位バ
イトＯＬ［６２：５４］は、バス１１２〜１１８及び１
２１上の８つのバイトの中の一つとして選択される。最
下位バイトＯＬ［８：０］は、バス１１８及び１２１〜
１２７上の８つのバイトの中の一つとして選択される。
【００１８】同様に、出力ＯＲ［７１：０］の最上位バ
イトＯＲ［７１：６３］は、バス１バス１１２〜１１８
及び１２１上の８つのバイトの中の一つとして選択さ
れ、最下位バイトＯＲ［８：０］は、バス１２１〜１２
８上の８つのバイトの中の一つとして選択される。
イトＯＲ［７１：６３］は、バス１バス１１２〜１１８
及び１２１上の８つのバイトの中の一つとして選択さ
れ、最下位バイトＯＲ［８：０］は、バス１２１〜１２
８上の８つのバイトの中の一つとして選択される。
【００１９】マルチプレクサ１１〜２６の各々は、独立
して制御される。その結果、レジスタ１０１及び１０２
からの複数のバイトのシフト及び並び替えをして、デー
タのパック（ｐａｃｋ）及びアンパック（ｕｎｐａｃ
ｋ）を実行することができる。一実施例では、レジスタ
１０１及び１０２内の１６個の入力バイトは、二次元フ
ォーマットにパックされたり、二次元フォーマットから
アンパックされる。
して制御される。その結果、レジスタ１０１及び１０２
からの複数のバイトのシフト及び並び替えをして、デー
タのパック（ｐａｃｋ）及びアンパック（ｕｎｐａｃ
ｋ）を実行することができる。一実施例では、レジスタ
１０１及び１０２内の１６個の入力バイトは、二次元フ
ォーマットにパックされたり、二次元フォーマットから
アンパックされる。
【００２０】シフト回路１００は、所望に応じて、ビッ
トシフト動作を実行するようにマルチプレクサ１〜８を
備えていても良い。マルチプレクサ１、２、３、４、
５、６、７、及び８は、それぞれマルチプレクサ対１１
−１２、１３−１４、１５−１６、１７−１８、１９−
２０、２１−２２、２３−２４、及び２５−２６から入
力信号を受信する。
トシフト動作を実行するようにマルチプレクサ１〜８を
備えていても良い。マルチプレクサ１、２、３、４、
５、６、７、及び８は、それぞれマルチプレクサ対１１
−１２、１３−１４、１５−１６、１７−１８、１９−
２０、２１−２２、２３−２４、及び２５−２６から入
力信号を受信する。
【００２１】図２は、本発明による一実施例に従ったマ
ルチプレクサ１の模式図である。この例では、マルチプ
レクサ２〜８は、マルチプレクサ１と同様である。マル
チプレクサ１は、マルチプレクサ１１から９ビット出力
ＯＬ［７１：６３］を受信し、マルチプレクサ１２から
９ビット出力ＯＲ［７１：６３］を受信する。出力ＯＬ
［７１：６３］の９つのビットは、バス２０１〜２０９
を介してマルチプレクサ１１から供給されるが、このと
き、バス２０１が最上位ビットを伝送し、バス２０９が
最下位ビットを伝送する。出力ＯＲ［７１：６３］の９
つのビットは、バス２１１〜２１９を介してマルチプレ
クサ１２から供給され、このとき、バス２１１が最上位
ビットを伝送し、バス２１９が最下位ビットを伝送す
る。
ルチプレクサ１の模式図である。この例では、マルチプ
レクサ２〜８は、マルチプレクサ１と同様である。マル
チプレクサ１は、マルチプレクサ１１から９ビット出力
ＯＬ［７１：６３］を受信し、マルチプレクサ１２から
９ビット出力ＯＲ［７１：６３］を受信する。出力ＯＬ
［７１：６３］の９つのビットは、バス２０１〜２０９
を介してマルチプレクサ１１から供給されるが、このと
き、バス２０１が最上位ビットを伝送し、バス２０９が
最下位ビットを伝送する。出力ＯＲ［７１：６３］の９
つのビットは、バス２１１〜２１９を介してマルチプレ
クサ１２から供給され、このとき、バス２１１が最上位
ビットを伝送し、バス２１９が最下位ビットを伝送す
る。
【００２２】マルチプレクサ３１〜３９は１０対１マル
チプレクサである。マルチプレクサ３１はバス２０１〜
２０９及び２１１に接続されている。マルチプレクサ３
２はバス２０２〜２０９及び２１１〜２１２に接続され
ている。マルチプレクサ３３はバス２０３〜２０９及び
２１１〜２１３に接続されている。マルチプレクサ３４
はバス２０４〜２０９及び２１１〜２１４に接続されて
いる。マルチプレクサ３５はバス２０５〜２０９及び２
１１〜２１５に接続されている。マルチプレクサ３６は
バス２０６〜２０９及び２１１〜２１６に接続されてい
る。マルチプレクサ３７はバス２０７〜２０９及び２１
１〜２１７に接続されている。マルチプレクサ３８はバ
ス２０８〜２０９及び２１１〜２１８に接続されてい
る。マルチプレクサ３９はバス２０９及び２１１〜２１
９に接続されている。
チプレクサである。マルチプレクサ３１はバス２０１〜
２０９及び２１１に接続されている。マルチプレクサ３
２はバス２０２〜２０９及び２１１〜２１２に接続され
ている。マルチプレクサ３３はバス２０３〜２０９及び
２１１〜２１３に接続されている。マルチプレクサ３４
はバス２０４〜２０９及び２１１〜２１４に接続されて
いる。マルチプレクサ３５はバス２０５〜２０９及び２
１１〜２１５に接続されている。マルチプレクサ３６は
バス２０６〜２０９及び２１１〜２１６に接続されてい
る。マルチプレクサ３７はバス２０７〜２０９及び２１
１〜２１７に接続されている。マルチプレクサ３８はバ
ス２０８〜２０９及び２１１〜２１８に接続されてい
る。マルチプレクサ３９はバス２０９及び２１１〜２１
９に接続されている。
【００２３】マルチプレクサ３１〜３９の各々は、バス
２３０を介して４ビット制御信号Ｃ［３：０］を受信
し、出力バイトＯＵＴ［７１：６３］のビットの選択を
行う。出力バイトＯＵＴ［７１：６３］は、ＯＬ［７
１：６３］及びＯＲ［７１：６３］の一連の１８ビット
の中の連続した９つのビットからなる。
２３０を介して４ビット制御信号Ｃ［３：０］を受信
し、出力バイトＯＵＴ［７１：６３］のビットの選択を
行う。出力バイトＯＵＴ［７１：６３］は、ＯＬ［７
１：６３］及びＯＲ［７１：６３］の一連の１８ビット
の中の連続した９つのビットからなる。
【００２４】マルチプレクサ２、３、４、５、６、７、
及び８は、マルチプレクサ１と同様に動作して、それぞ
れ出力ＯＵＴ［６２：５４］、ＯＵＴ［５３：４５］、
ＯＵＴ［４４：３６］、ＯＵＴ［３５：２７］、ＯＵＴ
［２６：１８］、ＯＵＴ［１７：９］、ＯＵＴ［８：
０］を出力する。
及び８は、マルチプレクサ１と同様に動作して、それぞ
れ出力ＯＵＴ［６２：５４］、ＯＵＴ［５３：４５］、
ＯＵＴ［４４：３６］、ＯＵＴ［３５：２７］、ＯＵＴ
［２６：１８］、ＯＵＴ［１７：９］、ＯＵＴ［８：
０］を出力する。
【００２５】図３は、本発明の一実施例に従った、マル
チプレクサ１、１１、及び１２の動作の制御について説
明するための模式図である。この例では、９ビット制御
信号ＣＴＲＬ［７１：６３］とマルチプレクサ３００及
び３０１とを用いて、マルチプレクサ１、１１、及び１
２の動作を制御している。
チプレクサ１、１１、及び１２の動作の制御について説
明するための模式図である。この例では、９ビット制御
信号ＣＴＲＬ［７１：６３］とマルチプレクサ３００及
び３０１とを用いて、マルチプレクサ１、１１、及び１
２の動作を制御している。
【００２６】バイトＯＬ［７１：６３］及びＯＲ［７
１：６３］を出力として選択するため、制御ビットＣＴ
ＲＬ［７１：６８］がマルチプレクサ１１に加えられ
る。それに応じて、マルチプレクサ１１は、バス１３１
から求められているバイト（即ち、ＯＬ［７１：６
３］）を通過させる。制御ビットＣＴＲＬ［６３］はマ
ルチプレクサ３０１に加えられ、それによって、マルチ
プレクサ３０１はマルチプレクサ１２に向けて制御ビッ
トＣＴＲＬ［６７：６４］を通過させる。それに応じ
て、マルチプレクサ１２は、バス１３２から求められて
いるバイト（即ち、ＯＲ［７１：６３］）を通過させ
る。また、制御ビットＣＴＲＬ［６３］は、マルチプレ
クサ３００にも加えられる。それに応じて、マルチプレ
クサ３００は、マルチプレクサ１１の出力（即ち、ＯＬ
［７１：６３］）を通過させる。
１：６３］を出力として選択するため、制御ビットＣＴ
ＲＬ［７１：６８］がマルチプレクサ１１に加えられ
る。それに応じて、マルチプレクサ１１は、バス１３１
から求められているバイト（即ち、ＯＬ［７１：６
３］）を通過させる。制御ビットＣＴＲＬ［６３］はマ
ルチプレクサ３０１に加えられ、それによって、マルチ
プレクサ３０１はマルチプレクサ１２に向けて制御ビッ
トＣＴＲＬ［６７：６４］を通過させる。それに応じ
て、マルチプレクサ１２は、バス１３２から求められて
いるバイト（即ち、ＯＲ［７１：６３］）を通過させ
る。また、制御ビットＣＴＲＬ［６３］は、マルチプレ
クサ３００にも加えられる。それに応じて、マルチプレ
クサ３００は、マルチプレクサ１１の出力（即ち、ＯＬ
［７１：６３］）を通過させる。
【００２７】バイトＯＵＴ［７１：６３］を出力として
選択するため、制御ビットＣＴＲＬ［７１：６８］がマ
ルチプレクサ１１に加えられる。制御ビットＣＴＲＬ
［６３］は、マルチプレクサ３０１が制御ビットＣＴＲ
Ｌ［７１：６８］をマルチプレクサ１２に伝達するよう
に選択される。従って、マルチプレクサ１１とマルチプ
レクサ１２は同じ４ビット制御信号を受信する。マルチ
プレクサ１１とマルチプレクサ１２に入力される８バイ
トの入力が１バイトだけオフセットされているため、マ
ルチプレクサ１１とマルチプレクサ１２に同じ制御ビッ
トを加えることによって、連続したバイトが選択される
結果となる。以下の表１は、制御ビットＣＴＲＬ［７
１：６８］によって選択され得る連続したバイトの一例
を示している。
選択するため、制御ビットＣＴＲＬ［７１：６８］がマ
ルチプレクサ１１に加えられる。制御ビットＣＴＲＬ
［６３］は、マルチプレクサ３０１が制御ビットＣＴＲ
Ｌ［７１：６８］をマルチプレクサ１２に伝達するよう
に選択される。従って、マルチプレクサ１１とマルチプ
レクサ１２は同じ４ビット制御信号を受信する。マルチ
プレクサ１１とマルチプレクサ１２に入力される８バイ
トの入力が１バイトだけオフセットされているため、マ
ルチプレクサ１１とマルチプレクサ１２に同じ制御ビッ
トを加えることによって、連続したバイトが選択される
結果となる。以下の表１は、制御ビットＣＴＲＬ［７
１：６８］によって選択され得る連続したバイトの一例
を示している。
【００２８】
【表１】
【００２９】マルチプレクサ１１及びマルチプレクサ１
２を通過したバイトは、マルチプレクサ１に加えられ
る。マルチプレクサ１は、制御ビットＣＴＲＬ［６７：
６４］を受信し、それに応じて、図２を参照して既に説
明したようなシフト機能を実行する。マルチプレクサ１
を通過したビット（即ち、ＯＵＴ［７１：６３］）は、
マルチプレクサ３００に入力される。制御ビットＣＴＲ
Ｌ［６３］に応答して、マルチプレクサ３００は出力バ
イトＯＵＴ［７１：６３］を通過させる。
２を通過したバイトは、マルチプレクサ１に加えられ
る。マルチプレクサ１は、制御ビットＣＴＲＬ［６７：
６４］を受信し、それに応じて、図２を参照して既に説
明したようなシフト機能を実行する。マルチプレクサ１
を通過したビット（即ち、ＯＵＴ［７１：６３］）は、
マルチプレクサ３００に入力される。制御ビットＣＴＲ
Ｌ［６３］に応答して、マルチプレクサ３００は出力バ
イトＯＵＴ［７１：６３］を通過させる。
【００３０】マルチプレクサ２〜８及び１２〜２６は、
マルチプレクサ１、１１及び１２と同様に制御される。
上述した実施例に於いては、マルチプレクサ２、１３、
及び１４は制御ビットＣＴＲＬ［６２：５４］によって
制御され、マルチプレクサ３、１５、及び１６は制御ビ
ットＣＴＲＬ［５３：４５］によって制御され、マルチ
プレクサ４、１７、及び１８は制御ビットＣＴＲＬ［４
４：３６］によって制御され、マルチプレクサ５、１
９、及び２０は制御ビットＣＴＲＬ［３５：２７］によ
って制御され、マルチプレクサ６、２１、及び２２は制
御ビットＣＴＲＬ［２６：１８］によって制御され、マ
ルチプレクサ７、２３、及び２４は制御ビットＣＴＲＬ
［１７：９］によって制御され、マルチプレクサ８、２
５、及び２６は制御ビットＣＴＲＬ［８：０］によって
制御される。従って、マルチプレクサ１〜８及び１１〜
２６は、７２ビット制御信号ＣＴＲＬ［７１：０］によ
って制御される。
マルチプレクサ１、１１及び１２と同様に制御される。
上述した実施例に於いては、マルチプレクサ２、１３、
及び１４は制御ビットＣＴＲＬ［６２：５４］によって
制御され、マルチプレクサ３、１５、及び１６は制御ビ
ットＣＴＲＬ［５３：４５］によって制御され、マルチ
プレクサ４、１７、及び１８は制御ビットＣＴＲＬ［４
４：３６］によって制御され、マルチプレクサ５、１
９、及び２０は制御ビットＣＴＲＬ［３５：２７］によ
って制御され、マルチプレクサ６、２１、及び２２は制
御ビットＣＴＲＬ［２６：１８］によって制御され、マ
ルチプレクサ７、２３、及び２４は制御ビットＣＴＲＬ
［１７：９］によって制御され、マルチプレクサ８、２
５、及び２６は制御ビットＣＴＲＬ［８：０］によって
制御される。従って、マルチプレクサ１〜８及び１１〜
２６は、７２ビット制御信号ＣＴＲＬ［７１：０］によ
って制御される。
【００３１】マルチプレクサ１〜８及び１１〜２６が、
同じ制御信号によって動作するため、マルチプレクサ１
１〜２６によって実行されるバイトシフト及び並び替え
機能、及びマルチプレクサ１〜８によって実行されるビ
ットシフト機能は、１クロックサイクルで実行される。
これによって、シフト回路１００の処理速度は大幅に向
上される。シフト回路１００は、また、バイトシフト回
路と並び替え回路とを別々に必要としないため、レイア
ウト面積も減少される。
同じ制御信号によって動作するため、マルチプレクサ１
１〜２６によって実行されるバイトシフト及び並び替え
機能、及びマルチプレクサ１〜８によって実行されるビ
ットシフト機能は、１クロックサイクルで実行される。
これによって、シフト回路１００の処理速度は大幅に向
上される。シフト回路１００は、また、バイトシフト回
路と並び替え回路とを別々に必要としないため、レイア
ウト面積も減少される。
【００３２】本発明の別の実施例では、ビットシフト動
作の間、マルチプレクサ１１〜２６を通過するバイトの
独立した制御ができるように制御回路が変形されてい
る。即ち、マルチプレクサ１１〜２６に加えられる任意
のバイト（連続したバイトに限らない）が、ビットシフ
ト動作の間、マルチプレクサ１１〜２６を通過すること
ができる。変形された制御回路では、８０個のビットを
必要とする。即ち、マルチプレクサ１１〜２６の各々に
対して３つの制御ビットを、マルチプレクサ１〜８の各
々に対して４つの制御ビットを必要とする。
作の間、マルチプレクサ１１〜２６を通過するバイトの
独立した制御ができるように制御回路が変形されてい
る。即ち、マルチプレクサ１１〜２６に加えられる任意
のバイト（連続したバイトに限らない）が、ビットシフ
ト動作の間、マルチプレクサ１１〜２６を通過すること
ができる。変形された制御回路では、８０個のビットを
必要とする。即ち、マルチプレクサ１１〜２６の各々に
対して３つの制御ビットを、マルチプレクサ１〜８の各
々に対して４つの制御ビットを必要とする。
【００３３】図４は、本発明の別の実施例に従ったシフ
ト回路４００の模式図である。シフト回路４００はシフ
ト回路１００（図１）に類似しており、シフト回路１０
０とシフト回路４００で類似した構成要素については同
じ符号が付されている。バス４３１〜４４６の各々は、
レジスタ１０１〜１０２から１６個の９ビットバイトを
受信する。従って、バス４３１〜４４６の各々は、１４
４ビット幅であり、１６バイトの情報を伝送する。マル
チプレクサ４１〜５６は１６対１マルチプレクサであ
る。
ト回路４００の模式図である。シフト回路４００はシフ
ト回路１００（図１）に類似しており、シフト回路１０
０とシフト回路４００で類似した構成要素については同
じ符号が付されている。バス４３１〜４４６の各々は、
レジスタ１０１〜１０２から１６個の９ビットバイトを
受信する。従って、バス４３１〜４４６の各々は、１４
４ビット幅であり、１６バイトの情報を伝送する。マル
チプレクサ４１〜５６は１６対１マルチプレクサであ
る。
【００３４】一実施例では、図３に例示されているのと
同様のデコーダ回路がシフト回路４００内に用いられて
いる。例えば、マルチプレクサ４１及び４２は、図３の
マルチプレクサ１１及び１２に対して置き換わってい
る。マルチプレクサ１１及び１２（図３）は、４ビット
制御信号ＣＴＲＬ［７１：６８］によって制御されてい
るため、関連する制御回路は１６までの連続するバイト
の組み合わせをデコードすることができる。以下の表２
は、シフト回路４００に於いて、制御ビットＣＴＲＬ
［７１：６８］に応答してマルチプレクサ４１及び４２
を通過し得る連続したバイトの一実施例を示している。
シフト回路４００内のマルチプレクサ４１〜５６の各々
がレジスタ１０１及び１０２から同じ１６のバイトを受
信しているため、表２はマルチプレクサ４１〜５６の各
々に適用することができる。
同様のデコーダ回路がシフト回路４００内に用いられて
いる。例えば、マルチプレクサ４１及び４２は、図３の
マルチプレクサ１１及び１２に対して置き換わってい
る。マルチプレクサ１１及び１２（図３）は、４ビット
制御信号ＣＴＲＬ［７１：６８］によって制御されてい
るため、関連する制御回路は１６までの連続するバイト
の組み合わせをデコードすることができる。以下の表２
は、シフト回路４００に於いて、制御ビットＣＴＲＬ
［７１：６８］に応答してマルチプレクサ４１及び４２
を通過し得る連続したバイトの一実施例を示している。
シフト回路４００内のマルチプレクサ４１〜５６の各々
がレジスタ１０１及び１０２から同じ１６のバイトを受
信しているため、表２はマルチプレクサ４１〜５６の各
々に適用することができる。
【００３５】
【表２】
【００３６】シフト回路１００と同様に、シフト回路４
００もバイトシフト及び並び替え機能と、ビットシフト
機能を同じクロックサイクル内で実行することができ
る。上述したように、これによって処理速度が向上し、
シフト回路４００のレイアウト面積が小さくなる。
００もバイトシフト及び並び替え機能と、ビットシフト
機能を同じクロックサイクル内で実行することができ
る。上述したように、これによって処理速度が向上し、
シフト回路４００のレイアウト面積が小さくなる。
【００３７】本発明を特定の実施例を基に説明してきた
が、本発明はこれらの実施例に限定されるものではな
く、当業者には明らかなように様々な変形をすることが
できることが理解されるだろう。本発明は特許請求の範
囲によってのみ限定される。
が、本発明はこれらの実施例に限定されるものではな
く、当業者には明らかなように様々な変形をすることが
できることが理解されるだろう。本発明は特許請求の範
囲によってのみ限定される。
【図１】本発明の一実施例に従ったシフト回路の模式図
である。
である。
【図２】図１のシフト回路のビットシフトマルチプレク
サの一つの模式図である。
サの一つの模式図である。
【図３】本発明の一実施例に従った、ビットシフトマル
チプレクサ及びバイトシフトマルチプレクサの制御につ
いて説明するための模式図である。
チプレクサ及びバイトシフトマルチプレクサの制御につ
いて説明するための模式図である。
【図４】本発明の別の実施例に従ったシフト回路の模式
図である。
図である。
１〜８ マルチプレクサ
１１〜２６ マルチプレクサ
３１〜３９ マルチプレクサ
４１〜５６ マルチプレクサ
１００ シフト回路
１０１、１０２ 入力レジスタ
１１１〜１１８ バス
１２１〜１２８ バス
１３１〜１４６ バス
２０１〜２０９ バス
２１１〜２１９ バス
２３０ バス
３００、３０１ マルチプレクサ
４００ シフト回路
４３１〜４４６ バス
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 5/01
G06F 7/00
H03K 19/177
Claims (14)
- 【請求項１】 シフト回路であって、 第１レジスタと、 各々前記第１レジスタからデータバイトを受信する前記
第１レジスタに接続された複数の第１バスと、 第２レジスタと、 各々前記第２レジスタからデータバイトを受信する前記
第２レジスタに接続された複数の第２バスと、 各々前記第１及び第２バスの全てによって構成され、そ
れにより前記第１及び第２レジスタからの全データバイ
トを受信する複数の第３バスと、 各々前記第３バスの対応する一つに接続されていると共
に複数の出力端子を有する複数のバイトシフトマルチプ
レクサと、 各々対応する前記バイトシフトマルチプレクサの対の出
力端子に接続されている複数のビットシフトマルチプレ
クサと、 前記バイトシフトマルチプレクサ及び前記ビットシフト
マルチプレクサに接続された制御回路とを含むことを特
徴とするシフト回路。 - 【請求項２】 前記制御回路が、更に、 前記バイトシフトマルチプレクサの各々を独立してイネ
ーブルして、そのバイトシフトマルチプレクサに接続さ
れた前記第３バスからのデータバイトの一つを選択して
通過させる手段を含んでいることを特徴とする請求項１
に記載のシフト回路。 - 【請求項３】 前記データバイトの各々が複数のビッ
トを含んでおり、 前記制御回路が、更に、 前記バイトシフトマルチプレクサの各対をイネーブルし
て、そのバイトシフトマルチプレクサ対に接続された第
３バスからのデータバイトの隣接した対を選択して通過
させ、それによって前記データバイトの隣接した対の各
々が対応するビットシフトマルチプレクサに向けて通過
されるようにする手段と、 各ビットシフトマルチプレクサを独立してイネーブル
し、前記受信されたデータバイトの隣接した対から複数
の隣接したビットを選択して通過させる手段とを含むこ
とを特徴とする請求項２に記載のシフト回路。 - 【請求項４】 シフト回路であって、 第１レジスタと、 各々前記第１レジスタからデータバイトを受信する前記
第１レジスタに接続された複数の第１バスと、 第２レジスタと、 各々前記第２レジスタからデータバイトを受信する前記
第２レジスタに接続された複数の第２バスと、 前記第１バスの各々に接続され、それによって前記第１
レジスタから各データバイトを受信する第１マルチプレ
クサと、 前記第２バスの各々に接続され、それによって前記第２
レジスタから各データバイトを受信する第２マルチプレ
クサと、 各々少なくとも一つの前記第１バスと少なくとも一つの
前記第２バスとに接続され、それによって前記第１及び
第２レジスタからデータバイトを受信する複数の中間マ
ルチプレクサと、 前記第１、第２、及び中間マルチプレクサに接続される
と共に、前記第１、第２、及び中間マルチプレクサの各
々を独立して制御し、前記第１及び第２レジスタからの
データバイトを選択して通過させる制御回路とを含むこ
とを特徴とするシフト回路。 - 【請求項５】 Ｎ本の第１バスと、Ｎ本の第２バス
と、（２×Ｎ）−２個の中間マルチプレクサとを有し、
Ｎは１よりも大きい整数であることを特徴とする請求項
４に記載のシフト回路。 - 【請求項６】 Ｎが８に等しいことを特徴とする請求
項５に記載のシフト回路。 - 【請求項７】 前記中間マルチプレクサが、 各々１本の前記第２バスと７本の前記第１バスに接続さ
れた第３及び第４マルチプレクサと、 各々２本の前記第２バスと６本の前記第１バスに接続さ
れた第５及び第６マルチプレクサと、 各々３本の前記第２バスと５本の前記第１バスに接続さ
れた第７及び第８マルチプレクサと、 各々４本の前記第２バスと４本の前記第１バスに接続さ
れた第９及び第１０マルチプレクサと、 各々５本の前記第２バスと３本の前記第１バスに接続さ
れた第１１及び第１２マルチプレクサと、 各々６本の前記第２バスと２本の前記第１バスに接続さ
れた第１３及び第１４マルチプレクサと、 各々７本の前記第２バスと１本の前記第１バスに接続さ
れた第１５及び第１６マルチプレクサとを含むことを特
徴とする請求項６に記載のシフト回路。 - 【請求項８】 前記データバイトの各々が複数のビッ
トを含んでおり、 前記シフト回路が、更に、前記第１、第２、及び中間マ
ルチプレクサと前記制御回路とに接続された複数のビッ
トシフトマルチプレクサを含み、 前記ビットシフトマルチプレクサの各々が、前記第１及
び第２レジスタからの複数の隣接したビットを選択して
通過させるように、前記制御回路によって独立して制御
されることを特徴とする請求項４に記載のシフト回路。 - 【請求項９】 前記ビットシフトマルチプレクサの各
々が、前記第１、第２、及び中間マルチプレクサの中の
２つに接続されていることを特徴とする請求項８に記載
のシフト回路。 - 【請求項１０】 第１レジスタ内に特定の順番で複数
のデータバイトを格納する過程と、 第２レジスタ内に特定の順番で複数のデータバイトを格
納する過程と、 前記順番に並べられた複数のデータバイトを前記第１レ
ジスタから複数のバイトシフトマルチプレクサへ転送す
る過程であって、前記バイトシフトマルチプレクサの各
々が前記第１レジスタから前記順番に並べられたデータ
バイトの各々を受信する該過程と、 前記順番に並べられた複数のデータバイトを前記第２レ
ジスタから複数のバイトシフトマルチプレクサへ転送す
る過程であって、前記バイトシフトマルチプレクサの各
々が前記第２レジスタから前記順番に並べられたデータ
バイトの各々を受信する該過程と、 前記バイトシフトマルチプレクサに対して特定の順番を
定義する過程と、 前記バイトシフトマルチプレクサの各々を通過するよう
にデータバイトをラウティングする過程であって、各バ
イトシフトマルチプレクサを通過するようにラウティン
グされた前記データバイトは前記第１及び第２レジスタ
から受信される全てのデータバイトを含むグループから
選択され、それによって前記第１及び第２レジスタから
の順番に並べられたデータバイトの並べ替えが行われる
該過程とを含むことを特徴とする方法。 - 【請求項１１】 前記データバイトの各々が複数のビ
ットを含んでおり、 更に、 対応する前記バイトシフトマルチプレクサの隣接した対
を通過するように、前記順番に並べられたデータバイト
の隣接した対をラウティングする過程と、 前記順番に並べられたデータバイトの隣接した対の各々
を対応するビットシフトマルチプレクサに転送する過程
と、 前記ビットシフトマルチプレクサの各々を通過するよう
に、データバイトをラウティングする過程であって、各
ビットシフトマルチプレクサを通るようにラウティング
された前記データバイトは、前記ビットシフトマルチプ
レクサによって受信された前記データバイトの隣接した
対から選択される複数の隣接したビットを含んでいるこ
とを特徴とする請求項１０に記載の方法。 - 【請求項１２】 第１の複数のデータバイトを第１レ
ジスタに特定の順番に格納する過程と、 第２の複数のデータバイトを第２レジスタに特定の順番
で格納する過程と、 前記第１の複数の順番に並べられたデータバイトを前記
第１レジスタから第１バイトシフトマルチプレクサに転
送する過程と、 前記第２の複数の順番に並べられたデータバイトを前記
第２レジスタから第２バイトシフトマルチプレクサに転
送する過程と、 中間バイトシフトマルチプレクサの各々に、前記第１の
複数のデータバイトの中の少なくとも一つを前記第１レ
ジスタから、前記第２の複数のデータバイトの中の少な
くとも一つを前記第２レジスタから転送する過程と、 前記第１、中間、及び第２バイトシフトマルチプレクサ
に対して特定の順番を定義する過程と、 前記第１バイトシフトマルチプレクサを通過するよう
に、前記第１レジスタから転送された前記第１の複数の
データバイトの一つをラウティングする過程と、 前記第２バイトシフトマルチプレクサを通過するよう
に、前記第２レジスタから転送された前記第２の複数の
データバイトの一つをラウティングする過程と、 ある中間バイトシフトマルチプレクサへ転送された前記
データバイトの一つを前記中間マルチプレクサを通過す
るようにラウティングする過程とを含み、 それによって、前記第１及び第２レジスタからの前記順
番に並べられたデータバイトの並べ替えが行われること
を特徴とする方法。 - 【請求項１３】 前記中間マルチプレクサを通過する
ように前記データバイトの一つをラウティングする過程
が、更に、前記中間バイトシフトマルチプレクサを通過
するように複数のデータバイトをラウティングする過程
であって、各中間マルチプレクサが、前記中間バイトシ
フトマルチプレクサに加えられた前記データバイトから
選択される一つのデータバイトをラウティングする該過
程を含むことを特徴とする請求項１２に記載の方法。 - 【請求項１４】 各データバイトが複数のデータビッ
トを含んでおり、 更に、 対応する前記順序づけされた第１、中間、及び第２バイ
トシフトマルチプレクサの隣接した対を通過するよう
に、前記順番に並べられたデータバイトの隣接した対を
ラウティングする過程と、 前記順番に並べられたデータバイトの隣接した対の各々
を対応するビットシフトマルチプレクサに転送する過程
と、 前記ビットシフトマルチプレクサの各々を通過するよう
にデータバイトをラウティングする過程であって、各ビ
ットシフトマルチプレクサを通過するようにラウティン
グされた前記データバイトが、前記ビットシフトマルチ
プレクサによって受信された前記データバイトの隣接し
た対から選択される複数の隣接したビットを含むことを
特徴とする請求項１３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/285,379 US5477543A (en) | 1994-08-03 | 1994-08-03 | Structure and method for shifting and reordering a plurality of data bytes |
| US08/285,379 | 1994-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212053A JPH08212053A (ja) | 1996-08-20 |
| JP3445416B2 true JP3445416B2 (ja) | 2003-09-08 |
Family
ID=23093985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21670995A Expired - Lifetime JP3445416B2 (ja) | 1994-08-03 | 1995-08-02 | 複数のデータバイトのシフト及び並び替えを行うためのシフト回路及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5477543A (ja) |
| EP (1) | EP0697649B1 (ja) |
| JP (1) | JP3445416B2 (ja) |
| DE (1) | DE69513243T2 (ja) |
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| US6738793B2 (en) | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
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-
1994
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