DE19653568A1

DE19653568A1 - Zugriffsnetzwerk zur Adressierung von Teilwörtern für aufsteigende und absteigende Byte-Reihenfolge im Speicher

Info

Publication number: DE19653568A1
Application number: DE19653568A
Authority: DE
Inventors: Bernd Paysan
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-12-20
Filing date: 1996-12-20
Publication date: 1997-07-10
Also published as: US5918075A

Description

CPUs greifen auf den Hauptspeicher wortweise zu. Ein Wort ist mehrere Bytes groß, wobei die Zahl der Bytes meist eine Zweierpotenz ist. Im Programmiermo dell wird der Speicher logisch Byte-weise organisiert. Zugriffe auf Teilwörter sind erlaubt. Dazu muß der Zugriff auf Teilwörter im Speicher diese Teilwörter an der korrekten Position des Wortes extrahieren oder einfügen.

Wörter werden mit zwei verschiedenen Byte-Reihenfolgen organisiert, aufstei gend (niederwertigstes Byte zuerst) und absteigend (höchstwertiges Byte zuerst).

Die Größe von Teilwörtern in Bytes ist ebenfalls meist eine Zweierpotenz. Der Zugriff auf Wörter und Teilwörter ist leichter, wenn das Wort in Teilwörter gleicher Größe aufgeteilt ist, also auf ausgerichtete Position zugegriffen wird.

Man unterscheidet zwischen den Positionen im Wort (Teilwortadresse) und den Adressen des Wortes selbst (Speicheradresse oder Wortadresse).

In bisher bekannten CPUs erfolgt der Zugriff auf Teilwörter unter Verwendung von Multiplexern beim Lesen und Demultiplexern beim Schreiben. Es wurde vor geschlagen, Zugriffe in der jeweils anderen Byte-Reihenfolge durch Invertierung der Bits der Teilwortadresse oberhalb der Ausrichtung zu bewerkstelligen. Das ändert die Reihenfolge der Bytes im Speicher, während Wörter jedesmal gleich gespeichert werden.

Der Nachteil dieses Vorgehens ist, daß unterschiedliche Programme, die jeweils verschiedene Byte-Reihenfolgen verwenden, ihre (meist Byte-weise gespeicherten) Daten nicht in einem gemeinsamen Speichersegment teilen können. Deshalb wer den auch Operationen verwendet, die die Bytes vertauschen, um Daten in der jeweils anderen Byte-Reihenfolge zu laden und zu speichern, oder diese Opera tionen werden in den Datenpfad von und zum Speicher eingefügt. Dies jedoch verlängert den Zeitbedarf für die Lese- oder Schreiboperation, verlängert also ggf. den kritischen Pfad. Zudem werden mehr Gatter benötigt.

Zweck der Erfindung ist es, den Zeit- und Gatterbedarf für die Lese- und Schreiboperation zu minimieren, und dennoch den Zugriff auf Wörter und Teil wörter in sowohl aufsteigender als auch absteigender Byte-Reihenfolge zu erlau ben. Dazu wird erfindungsgemäß ein Multiplexer-Netzwerk verwendet, um die Teilwortauswahl, das Einfügen des Teilwortes und das Vertauschen der Bytes in einem Schritt für ausgerichtete Zugriffe zu bewerkstelligen.

Für ein 2ⁿ Bytes großes Speicherwort besteht die Einheit aus 2ⁿ Byte-breiten Multiplexern, wobei jeder Multiplexern aus den 2ⁿ Bytes am Eingang eines aus wählt. Jeder Multiplexer hat ein n Bit breites Kontrollsignal, wobei ein Kontroll signal vom Wert i den Eingang i auswählt (Eingänge von 0 bis 2ⁿ - 1). Invertie rung einzelner Bits des Kontrollsignals für verschiedene Multiplexer ändern die Auswahl, so daß die richtigen Bytes ausgewählt werden.

Tab. 1 zeigt, wie die Eingabebytes aus einem Acht-Byte-Word ausgewählt werden. Jede Spalte zeigt die Ausgabe vom höchst- zum niederwertigsten Byte. Jede Zeile zeigt die Byte-Auswahl für verschiedene Kontrollsignale. Fettgedruckte Zahlen stehen für die verschiedenen Positionen der höchstwertigen Bytes in ab steigender Byte-Reihenfolge, kursive Zählen entsprechend für aufsteigende Byte- Reihenfolge.

Das Kontrollsignal für Byte i berechnet sich aus dem Kontrollsignal für Byte 0 exklusiv oder-verknüpft mit dem Zähler i. Das Kontrollsignal für Byte 0 wird wie folgt abhängig davon berechnet, ob Ganzzahlen oder Festpunktzahlen geladen oder gespeichert werden, in welcher Byte-Reihenfolge geladen oder gespeichert wird und welche Teilwortposition adressiert wird:

- Wenn Teilwörter an die am wenigsten signifikante Position innerhalb des CPU-Worts geladen (z. B. Ganzzahlen) oder von dieser Position gespeichert werden, wird das Kontrollsignal wie folgt berechnet: Die Bits oberhalb der Ausrichtung in der Teilwortadresse werden invertiert, die Bits darunter sind 0 für absteigende, 1 für aufsteigende Byte-Reihenfolge.
- Wenn Teilwörter an die höchstsignifikante Position innerhalb des CPU- Worts geladen (z. B. Festkommazahlen) oder von dieser gespeichert werden, werden die Bits oberhalb der Ausrichtung nicht invertiert, die Bits darunter sind ebenfalls 0 für absteigende, 1 für aufsteigende Byte-Reihenfolge.
- Für Lesezugriffe liegt der Wert aus dem Speicher am Eingang der Multiple xer. Aus dem Ausgang muß das Teilwort in bekannter Weise ausmaskiert werden, indem eine Byte-Maske berechnet wird, und jedes Bit in der Mas ke mit jedem Bit des korrespondierenden Bytes mit AND-Gates verknüpft wird.
- Für Schreibzugriffe liegt der in der CPU berechnete Wert am Eingang der Multiplexer. Aus dem Ausgang muß das Teilwort mit dem Speicherwort in bekannter Weise vermischt werden, in dem eine Byte-Maske berechnet wird, wobei für jedes gültige Byte aus dem Multiplexer ein Bit eines zusätzlichen Kontrollsignals auf 1 gesetzt wird, und für jedes ungültige Byte ein Bit dieses Kontrollsignals auf 0. Nur gültige Bytes dürfen in bekannter Weise in den Speicher übernommen werden.

Vorteilhafte Ausführung unter Verwendung von 2 : 2 Multi plexern

Jeder Multiplexer mit 2ⁿ Eingängen kann in bekannter Weise aus kaskadierten Multiplexern mit zwei Eingängen (2 : 1-Multiplexern) zusammengesetzt werden, mit einer Kaskadenlänge n. Das würde in 2ⁿ - 1 2 : 1-Multiplexern resultieren, also sieben 2 : 1-Multiplexern für ein 64-Bit-Wort. Wegen der besonderen Charakteri stik der Auswahl können aber die elementaren Multiplexer mehrfach wiederver wendet werden. Insbesondere können 2 2 : 1-Multiplexer zu einem 2 : 2-Multiplexer (Multiplexer mit zwei Eingängen und zwei Ausgängen) zusammengefaßt werden, wobei die Kontrollsignale dann ein Bit aus dem Kontrollsignal und dessen Inverses sind.

Die Zeichnung Fig. 1 zeigt die Transistorschaltung eines Ein-Bit 2 : 2-Multiplexer in CMOS-Technologie. Dieser Multiplexer berechnet

mit etwa der Gatterlaufzeit eines NAND-Gatters mit zwei Eingängen, wobei c₀ und c₁ die Kontrollsignale, i₀ und i₁ die Eingangswerte und f₀ und f₁ die Ausgänge sind. n dieser Ein-Bit-Multiplexer werden in bekannter Weise zu einem n-Bit-Multiplexer kombiniert.

Der durch die Erfindung erreichbare Vorteil kann anhand eines Beispiels für ein 64-Bit-Speicherwort wie folgt abgeschätzt werden:
Für ein 64-Bit-Speicherwort werden vier 8-Bit 2 : 2-Multiplexer benötigt, wobei jeder zwei Bytes aus einem Byte-Paar auswählt und als Eingang c₀ das niederwer tigste Bit des Kontrollsignals, und dessen Inverses als Eingang c₁ verwendet wird. Zwei 16-Bit 2 : 2-Multiplexer wählen zwischen Byte-Paaren aus unter Verwendung des zweiten Bits im Kontrollsignals und dessen Inverses für c₀ und c₁. Zwischen den beiden Worthälften wählt ein 32-Bit 2 : 2-Multiplexer aus, unter Verwendung des höchstwertigen Bits im Kontrollsignal und dessen Inverses für c₀ und c₁.

Also hat die Einheit für ein 64-Bit-Wort einen kritischen Pfad von drei inver tierenden Multiplexern und einem Inverter, und insgesamt 96 2 : 2 Multiplexer und 64 Inverter oder 896 Transistoren. Da sowohl beim Lesen als auch beim Schreiben invertiert wird, können die Inverter ggf. wegfallen, sofern man in Kauf nehmen kann, daß die Werte invertiert gespeichert werden.

Die Berechnung des Kontrollsignals sowie die Setup-Zeiten der Multiplexer sind nicht kritisch, da sie parallel mit der Hauptspeicheradressierung vorgenom men werden können.

Claims

1. Zugriffsnetzwerk zur Adressierung von Teilwörtern für aufsteigende und ab steigende Byte-Reihenfolge im Speicher, dadurch gekennzeichnet, daß 2ⁿ Multiplexer verwendet werden, wobei jeder Multiplexer aus den 2ⁿ Bytes eines Wortes eine Byte auswählt. Die Kontrollwörter für die Multiplexer werden durch geeignetes Invertieren der Adreßbits oberhalb der Ausrich tung des Teilwortes und Setzen bzw. Löschen der Adreßbits unterhalb der Ausrichtung des Teilwortes berechnet.

2. Zugriffsnetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß das Kontrollwort für das höchstwertige Byte 0 durch Invertieren der Adreßbits oberhalb der Ausrichtung berechnet wird, um Ganzzahlen zu laden und zu speichern, und durch 0-Bits unterhalb der Ausrichtung des Teilwortes für absteigende Byte-Reihenfolge bzw. 1-Bits unterhalb der Ausrichtung des Teilwortes für aufsteigende Byte-Reihenfolge.

3. Zugriffsnetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß das Kontrollwort für das höchstwertige Byte 0 durch Übernahme der Adreßbits oberhalb der Ausrichtung berechnet wird, um Fixpunktzahlen zu laden und zu speichern, und durch 0-Bits unterhalb der Ausrichtung des Teilwortes für absteigende Byte-Reihenfolge bzw. 1-Bits unterhalb der Ausrichtung des Teilwortes für aufsteigende Byte-Reihenfolge.

4. Zugriffsnetzwerk nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß das n-Bit breite Kontrollwort für den Multiplexer für Byte i berechnet wird, indem das Kontrollwort für Byte 0 mit dem Zähler i durch exklusives Oder verknüpft wird.

5. Zugriffsnetzwerk nach Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die 2ⁿ Multiplexer als kaskadisch angeordnete 2 : 1 Multiplexer implementiert werden, und gemeinsame 2 : 1-Selektionen mit gemeinsamen 2 : 1 Multiplexer realisiert werden.

6. Zugriffsnetzwerk nach Anspruch 5, dadurch gekennzeichnet, daß zwei 2 : 1-Multiplexer, welche aus gleichen Bytes mit zueinander inversen Kon trollsignalen auswählen, zu einem 2 : 2-Multiplexer kombiniert werden.