DE60019148T2

DE60019148T2 - Dma-deskriptor-architektur mit verknüpfter liste

Info

Publication number: DE60019148T2
Application number: DE60019148T
Authority: DE
Inventors: Andreas Schmidt
Original assignee: Infineon Technologies North America Corp
Current assignee: Infineon Technologies AG
Priority date: 1999-10-20
Filing date: 2000-10-20
Publication date: 2006-03-23
Anticipated expiration: 2020-10-21
Also published as: GB0024175D0; CN1203420C; EP1224538B1; JP2003512670A; DE60019148D1; WO2001029656A2; DE10048072A1; JP3878851B2; EP1224538A2; WO2001029656A3; CN1384938A; GB2361786A; US6782465B1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Computersysteme und insbesondere DMA-Steuerungen.
Allgemeiner Stand der Technik
In den frühen Tagen der Computer wurden Daten durch eine zentrale Verarbeitungseinheit (CPU) in und aus dem Speicher verlagert. Mit zunehmenden Datentransferraten für Massenspeichergeräte wie zum Beispiel Festplatten oder CD-ROMs war die CPU jedoch zu langsam, um den Datentransfer abzuwickeln, und ihre Verwendung verhinderte, daß die CPU andere Aufgaben durchführte. Folglich enthalten die meisten Computer nunmehr DMA-Steuerungen (Direct Memory Access) zum Verlagern von Daten in und aus einem Speicher. Eine DMA arbeitet durch Übernehmen der Kontrolle über einen Adress- und Datenbus, um entweder Daten aus einem Speicher zu lesen oder Daten in einen Speicher zu schreiben. Um Daten zu verlagern gibt eine CPU der DMA-Steuerung eine Adresse eines DMA-Deskriptors. Der Deskriptor ist eine Menge von Daten, die bestimmte vordefinierte Informationen enthält, darunter die Größe eines zu verlagernden Datenblocks sowie ein Zeiger mit der Adresse des Datenblocks im Speicher.
In der Vergangenheit enthielt jeder Deskriptor nur einen oder genau zwei Datenzeiger. Jedesmal, wenn die DMA-Steuerung einen Datenblock verlagern sollte, mußte ein neuer Deskriptor gelesen werden, wodurch die Rate verringert wird, mit der Daten verlagert werden konnten. Eine solche DMA-Steuerung ist aus US-A-5713044 bekannt. Um die Datentransferraten zu beschleunigen, wird ein Verfahren benötigt, das die Anzahl der Deskriptoren verringert, die eine DMA-Steuerung lesen muß, um Daten zu verlagern.
Kurze Darstellung der Erfindung
Um die Rate zu erhöhen, mit der Daten durch eine DMA-Steuerung transferiert werden können, enthält ein Deskriptor eine Adresse eines nachfolgenden Deskriptors und auch eine Anzeige einer variablen Anzahl von Datenzeigern, die in dem nachfolgenden Deskriptor enthalten sind. Die Anzahl von Zeigern in dem nachfolgenden Deskriptor wird in der DMA-Steuerung gespeichert. Nachdem ein nachfolgender Deskriptor gelesen wurde, steuert die gespeicherte Anzahl von Zeigern eine Anzahl von durch die DMA-Steuerung durchgeführten Lesezyklen.
Bei einer zur Zeit bevorzugten Ausführungsform der Erfindung werden die Deskriptoren in einem ausgerichteten 32-Bit-Speicher gespeichert. Die letzten beiden Adressenbit der Deskriptoradresse werden nicht benötigt und werden deshalb zum Speichern der Anzahl von Zeigern in dem nächsten Deskriptor verwendet.
Eine erfindungsgemäße DMA-Steuerung enthält einen Zähler, der eine Anzahl von Datenzeigern in einem nachfolgenden Deskriptor speichert. Nach dem Lesen des Deskriptors steuert der Zähler eine Anzahl von Lesezyklen, die durch die DMA-Steuerung durchgeführt werden, wenn an dem nächsten Deskriptor operiert wird.
Kurze Beschreibung der Zeichnungen
Die obigen Aspekte und viele der einhergehenden Vorteile der vorliegenden Erfindung werden ohne weiteres erkennbar, wenn diese durch Bezug auf die folgende ausführliche Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich wird. Es zeigen:
1 einen Verbundlisten-DMA-Deskriptor gemäß der vorliegenden Erfindung;
2, wie jeder DMA-Deskriptor eine Anzeige einer Anzahl von in einem nachfolgenden Deskriptor gespeicherten Datenzeigern enthält; und
3 wie eine DMA-Steuerung gemäß der vorliegenden Erfindung einen Zähler zum Speichern einer Anzahl von in einem nachfolgenden Deskriptor enthaltenen Datenzeigern enthält.
Ausführliche Beschreibung der bevorzugten Ausführungsform
Die vorliegende Erfindung ist ein Verfahren zum Erhöhen der Rate von durch eine DMA-Steuerung (Direct Memory Access) durchgeführten Speichertransfers durch Aufnehmen einer Anzeige einer variablen Anzahl von in einem nachfolgenden Deskriptor enthaltenden Datenzeigern.
1 zeigt einen Verbundlisten-DMA-Deskriptor 10 gemäß einer Ausführungsform der vorliegenden Erfindung. Bei der zur Zeit bevorzugten Ausführungsform der Erfindung wird der Deskriptor im Speicher als eine Reihe von 32-Bit-Worten gespeichert. Das erste Wort 12 des Deskriptors 10 enthält die Adresse eines nächsten durch die DMA-Steuerung zu lesenden Deskriptors. Ein zweites Wort 14 enthält herkömmliche Daten, die von der DMA-Steuerung benötigt werden, um die Daten zu verlagern, darunter ein Paar Byte 15, die die Größe eines zu verlagernden Datenblocks speichern. Das dritte Wort 16 des Deskriptors 10 enthält eine 32-Bit-Adresse des zu verlagernden Datenblocks.
Im Gegensatz zum Stand der Technik, in dem die Beschreibung einen Zeiger auf einen oder genau zwei Datenblöcke enthielt, kann der Deskriptor 10 bis zu vier Datenzeiger auf Datenblöcke, die durch die DMA-Steuerung verlagert werden sollen, enthalten. Da der Deskriptor 10 aus einer Reihe von 32-Bit-Worten in ausgerichtetem Speicher gespeichert wird, sind die letzten beiden Bit der 32-Bit-Adresse des nächsten Deskriptors immer 00. Deshalb werden diese letzten beiden Bit 18 vorzugsweise zum Speichern der Anzahl von in einem nachfolgenden Deskriptor enthaltenen Datenzeigern verwendet. Wenn der Deskriptor der letzte Deskriptor in einer Liste von Deskriptoren ist, wird der nächste Deskriptorzeiger auf einen bestimmten vordefinierten Wert gesetzt, der von der DMA-Steuerung erkannt werden kann, wie zum Beispiel das Null-Zeichen (d.h. nur Nullen) oder ein bestimmter anderer ohne weiteres erkennbarer Code.
2 zeigt eine Verbundliste von DMA-Deskriptoren gemäß einer Ausführungsform der vorliegenden Erfindung. Als erstes 32-Bit-Wort 22 ist in einem ersten Deskriptor 20 die Adresse eines zweiten DMA-Deskriptors 30 gespeichert. Wie bereits erwähnt, speichern die letzten beiden Bit des 32-Bit-Worts 22 die Anzahl der in dem nächsten DMA-Deskriptor 30 enthaltenen Datenzeiger. In dem gezeigten Beispiel enthalten die letzten beiden Bit des Worts 22 den Wert 01, wodurch angezeigt wird, daß der nachfolgende DMA-Deskriptor 30 zwei Datenzeiger enthält. Das zweite 32-Bit-Wort 24 des ersten DMA-Deskriptors 20 enthält bestimmte Standardinformationen, die von der DMA- Steuerung benötigt werden, sowie eine Anzeige der Größe des zu verlagernden Datenblocks. In dem gezeigten Beispiel geben die beiden letzten Byte des 32-Bit-Worts 24 an, daß der zu verlagernde Datenblock 256 Byte aufweist. Das dritte 32-Bit-Wort 26 des ersten Deskriptors 20 enthält einen Zeiger auf den zu verlagernden 256-Byte-Datenblock.
Das erste 32-Bit-Wort 32 des zweiten DMA-Deskriptors 30 weist ursprünglich als die Adresse eines nachfolgenden Deskriptors gespeichert das Null-Zeichen auf, wodurch angezeigt wird, daß der zweite DMA-Deskriptor 30 der letzte Deskriptor in der Liste ist. Der zweite DMA-Deskriptor 30 enthält zwei Datenzeiger, die zwei zu verlagernde Datenblöcke referenzieren. Zwei 32-Bit-Wörter 34 und 36 speichern die Länge (d.h. 256 Byte) eines ersten Datenblocks und seine Adresse, während ein zweites Paar 32-Bit-Wörter 38 und 40 einen zweiten 32-Byte-Datenblock und seine Adresse referenzieren.
Um einen nachfolgenden DMA-Deskriptor zu der Verbundliste von Deskriptoren hinzuzufügen, wird die Adresse des nächsten Deskriptors in dem ersten 32-Bit-Wort 32 des vorherigen DMA-Deskriptors 30 gespeichert. In dem gezeigten Beispiel wird das als das erste 32-Bit-Wort 32 gespeicherte Null-Zeichen mit der Adresse eines nachfolgenden DMA-Deskriptors 44 überschrieben. Wieder enthalten die letzten beiden Bit der Adresse die Anzahl der Datenzeiger in dem nachfolgenden DMA-Deskriptor 44. In dem gezeigten Beispiel sind die letzten beiden Bit 00, wodurch angezeigt wird, daß der nachfolgende DMA-Deskriptor 44 nur einen Datenzeiger enthält.
Die durch die DMA-Deskriptoren 20, 30 und 44 gebildete Verbundliste kann unabhängig von der Funktionsweise einer DMA-Steuerung aktualisiert werden. Für Fachleute ist erkennbar, daß die DMA-Steuerung ein Register für die nächste Deskriptoradresse enthält, indem die Adresse des nächsten Deskriptors durch die CPU gespeichert wird. Um einen DMA-Deskriptor zu einer Verbundliste von DMA-Deskriptoren hinzuzufügen, wird der nächste Adressenraum des letzten DMA-Deskriptors in der Liste so aktualisiert, daß die Adresse des neuen Deskriptors widergespiegelt wird. Zusätzlich wird das Register für die nächste Deskriptoradresse in der DMA-Steuerung aktualisiert, um die Adresse des neuen Deskriptors widerzuspiegeln. Wie bereits erwähnt, enthalten die letzten beiden Bit der nächsten DMA-Deskriptoradresse die Anzahl Datenzeiger, die in dem neuen DMA-Deskriptor enthalten sind, der zu der Liste hinzugefügt wird.
Beim Hinzufügen eines neuen DMA-Deskriptors zu einer Liste gibt es drei mögliche Zustände der DMA-Steuerung. Erstens ist es möglich, daß die DMA-Steuerung noch nicht begonnen hat, an dem letzten Deskriptor in der Liste von Deskriptoren zu operieren. Wenn das Adressenfeld des nächsten DMA-Deskriptors für den letzten Deskriptor in der Liste modifiziert wird, bevor die DMA-Steuerung beginnt, an dem zuvor letzten Deskriptor zu operieren, erkennt sie deshalb, daß die nächste Adresse nicht Null ist und weiß, daß ein weiterer DMA-Deskriptor zu verarbeiten ist. Zusätzlich zu dem Aktualisieren des Adressenfeldes des nächsten Deskriptors des zuvor letzten Deskriptors schreibt eine CPU außerdem die Adresse des neuen DMA-Deskriptors in das Register für die Adresse des nächsten Deskriptors der DMA-Steuerung. Wenn die DMA-Steuerung bereits das nächste Adressenfeld des letzten Deskriptors gelesen hat (das auf Null gesetzt wurde), erkennt die DMA-Steuerung immer noch den neuen Deskriptor durch Lesen des Registers für die Adresse des nächsten Deskriptors nach dem Abwickeln aller in dem letzten verarbeiteten Deskriptor enthaltenden Datenzei ger. Wenn die DMA-Steuerung mit dem Abwickeln der in dem zuvor letzten Deskriptor enthaltenen Datenzeiger fertig ist, tritt sie in einen gestoppten Zustand ein, bis die Adresse des neuen DMA-Deskriptors und die Anzahl von in dem Deskriptor enthaltenden Datenzeigern in das Adressenregister des nächsten Deskriptors der DMA-Steuerung geschrieben wurde.
3 zeigt ein Blockschaltbild, das die zusätzliche Funktionalität darstellt, die gemäß einer Ausführungsform der vorliegenden Erfindung zu einer DMA-Steuerung hinzugefügt wird. Die DMA-Steuerung 50 ist auf dieselbe Weise wie herkömmliche DMA-Steuerungen konstruiert, mit der Ausnahme, daß die DMA-Steuerung 50 einen Zähler 52 enthält, der die Anzahl der Zeiger in einem nachfolgenden DMA-Deskriptor speichert, die aus den letzten beiden Bit der nächsten Deskriptoradresse bestimmt wird. Die in dem Zähler 52 gespeicherte Anzahl von Zeigern steuert die Anzahl der Lesezyklen, die durch die DMA-Steuerung durchgeführt werden, wenn der nächste DMA-Deskriptor verarbeitet wird. Das heißt, nach dem Verarbeiten des nächsten DMA-Deskriptors, der in dem Adressregister 54 des nächsten Deskriptors referenziert wird, bewirkt die DMA-Steuerung, daß eine Anzahl von Wörtern aus dem Speicher gelesen wird, wobei die Anzahl von Wörtern von der in dem Zähler 52 gespeicherten Anzahl von Zeigern abhängt. wenn zum Beispiel die für jeden Datenzeiger gespeicherten Informationen zwei Datenwörter erfordern und das Register 50 anzeigt, daß in einem nachfolgenden DMA-Deskriptor zwei Datenzeiger vorliegen, dann bewirkt die DMA-Steuerung zuerst, daß fünf Datenwörter aus dem Speicher gelesen werden; ein Wort für die Adresse des nächsten DMA-Deskriptors und zwei weitere für jeden der beiden in dem nächsten DMA-Deskriptor enthaltenden Datenzeiger.
Aus dem obigen geht hervor, daß die vorliegende Erfindung ein Verfahren zum Verringern des mit DMA-Steuerungen assoziierten Overheads ist. Obwohl die bevorzugte Ausführungsform der Erfindung zuvor unbenutzte Bit des Adressenfeldes des nächsten Deskriptors zum Speichern einer Referenz auf eine variable Anzahl von Zeigern verwendet, versteht sich, daß die Referenz auch an anderen Stellen in dem Deskriptor plaziert werden könnte. Die Verwendung der zuvor unbenutzten Bit der Adresse des nächsten DMA-Deskriptors wird jedoch bevorzugt, weil nur ein einziger Schreibzyklus in die DMA erforderlich ist, um der DMA die nächste Adresse und die Anzahl von Zeigern zuzuführen.

Claims

Verfahren zum Verlagern von Speicherblöcken mit einer DMA-Steuerung (50), wobei – einer DMA-Steuerung (50) eine Adresse eines ersten DMA-Deskriptors (20) zugeführt wird, die einen durch die DMA-Steuerung (50) zu verlagernden Speicherblock (26) angibt, wobei der erste DMA-Deskriptor (20) eine Adresse eines nachfolgenden DMA-Deskriptors enthält, und – die Adresse (26) des nachfolgenden DMA-Deskriptors (30) gelesen wird, dadurch gekennzeichnet, daß der erste DMA-Deskriptor (20) eine Angabe (22) einer variablen Anzahl von in dem nachfolgenden DMA-Deskriptor (30) enthaltenden Datenzeigern (36, 40) enthält und eine Anzahl von Lesezyklen durchgeführt wird, die von der angegebenen Anzahl (22) der Datenzeiger (36, 40) abhängt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Angabe (22) der Anzahl von Datenzeigern (36, 40) in dem nachfolgenden DMA-Deskriptor (30) durch Codieren der Anzahl von Datenzeigern (36, 40) in ungenutzten Bits (22) der Adresse des nachfolgenden DMA-Deskriptors (30) bereitgestellt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die variable Anzahl von Datenzeigern (36, 40) von der DMA-Steuerung (50) gelesen wird, um die Anzahl von Lesezyklen zu bestimmen, die die DMA-Steuerung (50) durchführt.
Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß bis zu vier Datenzeiger (36, 40, ...) in dem nachfolgenden DMA-Deskriptor (30) enthalten sind.
DMA-Steuerung (50) des Typs, der Daten in und aus einem Speicher in einem Computersystem verlagert, gekennzeichnet durch einen Zähler (52), der eine Zahl (22) speichert, die eine Anzahl von Datenzeigern (36, 40) angibt, die in einem variablen DMA-Deskriptor (30) enthalten sind, um durch die DMA-Steuerung (50) verarbeitet zu werden, wobei der Zähler (52) eine Anzahl von Speicherlesezyklen steuert, die von der DMA-Steuerung (50) durchgeführt werden, wenn der DMA-Deskriptor (30) verarbeitet wird.