DE2645044A1 - Speicheranordnung mit direkter adressierung - Google Patents

Speicheranordnung mit direkter adressierung

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DE2645044A1
DE2645044A1 DE19762645044 DE2645044A DE2645044A1 DE 2645044 A1 DE2645044 A1 DE 2645044A1 DE 19762645044 DE19762645044 DE 19762645044 DE 2645044 A DE2645044 A DE 2645044A DE 2645044 A1 DE2645044 A1 DE 2645044A1
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DE
Germany
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memory
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blocks
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Withdrawn
Application number
DE19762645044
Other languages
English (en)
Inventor
Peter Mancklin Barnet Holland
Martin Edward Reeves
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International Standard Electric Corp
Original Assignee
International Standard Electric Corp
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Publication date
Application filed by International Standard Electric Corp filed Critical International Standard Electric Corp
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Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/342—Extension of operand address space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules

Description

Patentanwalt
nLpl.-Phys. Leo 1BiUl
Stuttgart
P.M.Holland 1-1
INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK
Speicheranordnung mit direkter Adressierung
Die Erfindung betrifft eine Anordnung zur direkten Adressierung eines Speichers für einen Rechner mit m direkten Adressenleitungen.
Rechner mit direkt adressierbaren Speichern sind mit einer bestimmten Anzahl von Adressenleitungen ausgestattet, auf denen eine Speicheradresse in einem Binärcode abgesetzt werden kann, wobei für jede Adressenleitung eine Binärziffer vorgesehen ist. Auf diese Weise kann beispielsweise ein Rechner, der 16 Adressenleitungen hat, einen 64 K-Speicher direkt adressieren. Wenn diese Speicherkapazität nicht ausreicht, muß ein größerer Speicher verwendet werden, der jedoch eine entsprechend größere Anzahl von Adressenleitungen benötigt. Bei handelsüblichen integrierten Rechnern (Mikroprozessoren) ist jedoch die Anzahl der Adressenleitungen als unveränderbar vorgegeben.
5.IO.I976
Sa/Mr ■
-1-
709815/0892
P.M.Holland 1-1 .J^
Der Erfindung liegt die Aufgabe zugrunde, für einen Rechner mit einer vorgegebenen Anzahl von direkten Adressenleitungen eine Anordnung anzugeben, mit der es möglich ist, gemessen am Bekannten,mindestens doppelt soviel Speicherstellen zu adressieren.
Die Aufgabe wird dadurch gelöst, daß der Speicher in zwei Blöcke geteilt ist, wobei jeder Block m Stellen von Informationsspeichern enthält, daß die mit dem Rechner verbundenen m direkten Adressenleitungen über eine von Blockauswahlsignalen steuerbare Umschaltlogig mit m Adressierungseingängen der m Stellen des ausgewählten Blockes verbindbar sind, und daß die Blockauswahlsignale in einem Festwertspeicher abhängig vom ersten Teil eines Maschinenbefehls erzeugt werden, wobei die Adresse der Stelle abhängig vom zweiten Teil des Maschinenbefehls erzeugt wird. Die erfindungsgemäße Anordnung ermöglicht eine Vergrößerung des Speichers unter Beibehaltung der direkten Adressierung.
Nachfolgend wird die Erfindung anhand von in den beiliegenden Zeichnungen dargestellten Ausfuhrungsbeispielennäher erläutert. Es zeigen:
Pig.l eine Anordnung für einen Rechner zur Verdoppelung der Größe eines direkt adressierbaren Speichers und
Fig.2 eine Anordnung für einen Rechner zur Vervierfachung der Größe eines direkt adressierbaren Speichers.
Die in Fig.l dargestellte Anordnung enthält einen handelsüblichen Mikroprozessor MP als Rechner. Der Prozessor
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empfängt auf 8 Befehls-/Datenleitungen BDL 8-Bit-Befehlswörter und ist mit 16 direkten Adressenleitungen AL verbunden. Die direkten Adressenleitungen AL können von einer Schaltlogik SL entweder mit einem o^K-Programmspeicherblock P oder mit einem 64K-Datenspeicherblock D verbunden werden, so daß sich eine Gesamtspeicherkapazität von 128K ergibt. Die Schaltlogik SL reagiert auf eine binäre Ziffernfolge aus einem 4-Bit-Schieberegister, wobei die Folge in einem programmierbaren 256x4-Bit-Festwertspeicher PROM erzeugt wird. Man beachte den Befehl SHLD (Schreibe die Inhalte der H- und L-Register direkt in den Speicher ein).
Es wird angenommen, daß der Datenblock D des Speichers M von einem "O"-Signal und daß der Programmblock P des Speichers von einem "!"-Signal aus dem Schieberegister SR adressiert wird. Im ers.ten Maschinenzyklus Ml wird der Grundbefehl aus dem Programmblock P des Speichers M geholt. Da im ersten Maschinenzyklus immer der Programmblock P adressiert wird, ist es notwendig, daß zum Zyklusbeginn immer eine "1" in die erste Lesestelle des Schieberegisters SR gelangt. Dies geschieht in einfacher Weise mittels einer nicht dargestellten Logik, die vom Rechnertakt gesteuert wird. Im vorliegenden Fall müssen dem ersten Maschinenzyklus zwei Programm- und zwei Datenspeicherzugriffe innerhalb der nächsten vier Maschinenzyklen M2-M5 folgen. Da der Speicher M zweiblöckig ist, muß das Schieberegister SR mit der Binärfolge 0011, die von rechts nach links ausgelesen wird, am Ende des Zyklusses Ml geladen werden. Es wird angenommen, daß der Befehl SHLD als-22 (hexadezimal) im Befehlssatz codiert ist. Dieser Befehl wird sowohl dem Rechner MP als auch dem Festwert-
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speicher PROM eingespeist, in dem unter Adresse '22" die Folge 0011 gespeichert ist. Diese Folge wird in das Schieberegister SR geladen. Zu Beginn des Maschinenzyklusses M2 wird die rechtsseitige "1" im Schieberegister SR ausgelesen, gelangt in die Schaltlogik SL und bewirkt, daß die Adressenleitungen AL an den Programmblock P des Speichers M geschaltet werden. Zu Beginn des Maschinenzyklusses M3 wird ein Taktimpuls T erzeugt, der den Registerinahit des Schieberegisters SR nach rechts schiebt und dadurch das Auslesen der zweiten "1" bewirkt, die in die Schaltlogik SL gelangt. Zu Beginn des Maschinenzyklusses m4 wird die erste "0" ausgelesen und bewirkt, daß die Adressenleitungen AL an den Datenblock D des Speichers M geschaltet werden und zu Beginn des Maschinenzyklusses M5 wird eine "0" ausgelesen, die den zweiten Zugriff zum Datenblock D bewirkt. Am Ende des Maschinenzyklusses M5 wird das Schieberegister SR zurückgestellt, um der Schaltlogik SL eine "1" anzubieten - wie schon beschrieben -, so daß der nächste Befehl aus dem Programm block P des Speichers M entnommen werden kann.
Da einige Befehle für kürzere Operationen vorgesehen sind, die beispielsweise weniger als 5 Maschinenzyklen erfordern, kommt es im Festwertspeicher PROM zu einem "don't care"-Zustand- Ein Beispiel ist der Sprungbefehl. In der Festwertspeicheradresse ist für diesen Befehl ein 4-Bit-Code XXIl vorgesehen, der anzeigt, daß nur zwei Maschinenzyklen M2 und M3 erforderlich sind. Die Bits, die sonst in den Zyklen M4 und M5 in das Schieberegister SR gegeben werden, entfallen jetzt. Eine Lösung dieses Problems ist es, sicherzustellen, daß alle "don't care"-Zustände im Festwertspeicher PROM auf "1" stehen. Diese "l"-en werden in das Schiebe-
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register SR geladen, so daß am Ende eines Kurzbefehls automatisch Zugriff zum Programmblock P für den nächsten Befehl besteht. Somit erübrigt sich ein gesonderter Rückstellbefehl, das Schieberegister mit einer "1" zu laden, die im ersten Maschinenzyklus Ml auszulesen ist.
Es ist auch möglieh, alle "don't care"-Zustände im Pestwertspeicher PROM umprogrammiert zu belassen (was auch immer der unprogrammierte Zustand im PROM ist), wobei zum Befehlsende ein Rückstellsignal erzeugt wird, das das Schieberegister SR mit einer "1" lädt, um den Programmblock während des sicherstellenden Maschinenzyklusses Ml über die Adressenleitungen AL zu adressieren. Diese Anordnung hat jedoch den Nachteil, daß eine zustätzliche Logik erforderlich wird, die nach einer unbekannten Anzahl von Maschinenzyklen ein Rückstellsignal erzeugen muß. Man berücksichtige, daß nicht alle Befehle die gleiche Anzahl von Maschinenzyklen erfordern.
Im vorstehenden Beispiel wurde die Speicherkapazität mittels eines Festwertspeichers PROM und eines 4-Bit-Schieberegisters lediglich verdoppelt.
Bei dem in Fig.2 dargestellten, allgemeinen Ausführungsbeispiel wird angenommen, daß ein Rechner MP', der mit Befehlen arbeitet, die weiteren Arten des Speicherzugriffs vorsehen, mehr als das Doppelte der ursprünglichen Speicherkapazität benötigt. Hierzu können zwei Festwerspeicher PROMl und PROM2 verwendet werden, die beide auf denselben ersten Teil des Befehls von der gemeinsamen Eingangsleitung BDL! reagieren, wobei jedoch beide einen eigenen 4-Bit-Code
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erzeugen. Die beiden 4-Bit-Codes laden individuelle 4-Bit-Schieberegister SRI und SR2 und deren Registerinhalte werden gleichzeitig als 2-Bit-Wörter für die Schaltlogik SL' ausgelesen (ein Bit aus je einem Schieberegister SRI und SR2). Der Speicher Mf kann somit aus vier Blöcken Pl, P2, Dl und D2 gebildet werden, jeder mit der Größe des ursprünglichen Speichers, wobei Speicher und Sehaltlogik entsprechend mit den 2-Bit-Wörtern 00, 01, 10 und 11 adressiert werden. Es wird davon ausgegangen, daß die Anordnung weiterhin für einen Befehl nur maximal fünf Maschinenzyklen benötigt. Die früheren Ausführungen über Kurzbefehle und "don't care"-Zustände gelten auch hier.
Im allgemeinen hängt die Anzahl von Pestwertspeichern PROM und die Anzahl von Schieberegistern SR von der Anzahl benötigter Speicherblöcke P, D ab. Die Bitzahl für eine Pestwertspeicheradresse wird bestimmt aus der größten Anzahl von Maschinenzyklen, die zur Ausführung eines Befehls notwendig ist.
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Claims (3)

  1. P.M.Holland 1-1
    Pat ent ans prü ehe
    '/l J Anordnung zur direkten Adressierung eines Speichers für
    einen Rechner mit m direkten Adressenleitungen, dadurch gekennzeichnet, daß der Speicher (M) in zwei Blöcke (D5 P) geteilt ist, wobei jeder Block m Stellen von Informationsspeichern enthält,, daß die mit dem Rechner (MP) verbundenen m direkten Adressenleitungen (AL) über eine von Blockauswahlsignalen steuerbare Umsehaltlogik (SL) mit m Adressierungseingängen der m Stellen des ausgewählten Blockes verbindbar sind, und daß die Blockauswahlsignale in einem Pestwertspeicher (PROM) abhängig vom ersten Teil eines Maschinenbefehls erzeugt werden, wobei die Adresse der Stelle abhängig vom zweiten Teil des Maschinenbefehls erzeugt wird.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Blockauswahlsignale aus dem Pestwertspeicher (PROM) in einem Schieberegister (SR) in paralleler Form aufgenommen werden und vom Rechnertakt T gesteuert einzeln nacheinander der Umschaltlogik (SL) während der Dauer eines Zyklusses' zugeführt werden, wobei die Anzahl der vom Schieberegister parallel aufgenommenen Blockauswahlsignale Maß für die Anzahl der nacheinander auszuführenden Zyklen eines Programms ist.
  3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß einer (P) der Blöcke (P, D) des Speichers (M) Informationsspeicher für Programme und der andere (D) Informationsspeicher für Daten enthält und daß die Umschaltlogik (SL)
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    P. M.Holland 1-1 .λ
    zu Beginn jedes Programms die Adressenleitungen (AL) an den Block (P) für Programme schaltet, und daß die vom Rechner (MP) im Block für Programme adressierte Stelle den Maschinenbefehl erzeugt.
    Anordnung nach Anspruch J>3 dadurch gekennzeichnet, daß der Speicher (M) zwei Blöcke (Pl, P2) für Programme und zwei Blöcke (Dl, D2) für Daten enthält und daß zur Erzeugung der Blockauswahlsignale zwei Festwertspeicher (PROMl3 PROM2) und zwei Schieberegister (SRI, SR2) vorgesehen sind.
    709815/0892
DE19762645044 1975-10-09 1976-10-06 Speicheranordnung mit direkter adressierung Withdrawn DE2645044A1 (de)

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GB4143175A GB1483442A (en) 1975-10-09 1975-10-09 Computing machine including a directly addressable memory arrangement

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DE2645044A1 true DE2645044A1 (de) 1977-04-14

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ID=10419650

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BE (1) BE847050A (de)
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GB (1) GB1483442A (de)

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