DE2134816C3

DE2134816C3 - Einrichtung zur Adressenübersetzung

Info

Publication number: DE2134816C3
Application number: DE2134816A
Authority: DE
Inventors: Klaus 7031 Ehningen Boger; Hellmuth R. 7036 Schoenaich Geng; Volkmar 7030 Boeblingen Goetze; Johann 7031 Holzgerlingen Hajdu
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-07-13
Filing date: 1971-07-13
Publication date: 1978-04-27
Also published as: IT951498B; DE2134816B2; FR2145982A5; GB1398182A; US3768080A; DE2134816A1; JPS5247859B1; CA981370A

Description

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Die Erfindung betrifft eine Einrichtung zur Übersetzung von externen, logischen Adressen von in Seiten unterteilten Datensegmenten in interne, reale Haupt-Speicheradressen, in Datenverarbeitungsanlagen mit vollständigen Übersetzungstabellen im Hauptspeicher und einer raschen Übersetzungseinrichtung mit Teiltabellen außerhalb des Hauptspeichers.

In Vielfach-Rechensystemen, Teilnehmer-Rechensystemen und ähnlichen Systemen liegen eine Vielfalt von Problemprogrammen vor, welche von einer Datenverarbeitungsanlage verarbeitet werden müssen. Der Hauptspeicher der Datenverarbeitungsanlage ist dabei meist nicht groß genug, um all diese Programme aufnehmen zu können. Man ist deshalb dazu übergegangen, die Problemprogramme auf einem externen Speicher, z. B. auf einem Plattenspeicher, unterzubringen und nur jeweils einige wenige dieser Programme in den Hauptspeicher der Datenverarbeitungsanlage zu laden. Hierbei muß man natürlich in Kauf nehmen, daß öfters Daten zwischen dem Hauptspeicher und dem externen Speicher der Anlage ausgetauscht werden müssen. Ist z. B. ein Programm verarbeitet oder muß dessen Verarbeitung unterbrochen werden, so muß aus Platzgründen dieses Programm in den externen Speicher rückgespeichert und ein neues Programm in den Hauptspeicher geladen werden. Dieser Vorgang wird dynamische Umspeicherung genannt. Vorzugsweise werden dabei die Programme in Segmente und die Segmente in Seilen unterteilt. Als kleinster Date.'.block wird also eine Datenseite, welche z. B. 2048 Bytes umfaßt, umgespeichert Um die Programmierung zu vereinfachen, ist es zweckmäßig, den Segmenten und Seiten symbolische Adresser, zu geben. Diese können auch logische Adressen genannt werden. Vor jeder Adressierung des Hauptspeichers ist bei Verwendung solcher logischer Adressen eine Übersetzung dieser logischen Adressen in die reale Hauptspeicheradresse notwendig. Hierbei werden zweckmäßigerweise Tabellen benutzt, welche im Hauptspeicher der Datenverarbeitungsanlage gespeichert werden können. Darüber hinaus hat es sich als vorteilhaft erwiesen für einige wenige logische Adressen, z. B. die zuletzt verwendeten, die übersetzte reale Adresse in Registern bereitzuhalten. Bei jeder Adressenübersetzung werden zunächst diese Register abgefragt und falls sich in einem dieser Register bereits die zur angebotenen logischen Adresse entsprechende reale Adresse befindet, können Hauptspeicherzugriffe zur Durchführung der Adressenübersetzung eingespart werden.

Solche Einrichtungen zur Adressenübersetzung sind z. B. aus der US-Patentschrift 35 04 349 und aus dem Artikel von Gibson »Time Sharing in the IBM System /360: Model 67« in Proceedings Spring-Joint Computer Conference 1966, Seiten 61 bis 78, bekanntgeworden.

In Datenverarbeitungsanlagen, in denen die Operanden z. B. halbwortweise oder byteweise verarbeitet werden, kann aber selbst die Übersetzung der Adressen in diesen externen Registern einen unnötigen Zeitverlust bedeuten. Es muß dann nsmlich bei jeder Adressierung eines Teiles (z. B. Halbwort oder Byte) des auszulesenden Wortes die logische Adresse dieses Teiles durch die Adressenübersetzungs-Einrichtung übersetzt werden und die gewonnene reale Adresse in das Speicheradressenregister des Hauptspeichers geladen werden. Da außerdem bei der Verarbeitung von zwei Operanden jeweils abwechselnd Bytes von verschiedenen Operanden adressiert werden, werden die realen Byteadressen eines Operanden jeweils durch die reale Byteadrejse des anderen Operanden im Speicheradressenregister überschrieben. Zur Erlangung jeder um 1 erhöhten folgenden realen Byteadresse müßte auch hier die logische Adresse durch die externen Register immer wieder aufs neue übersetzt werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, bei Zugriffen zu Teilen (z. B. Bytes) eines Operanden oder einer Instruktion den Zeitaufwand für die Adressierung des Hauptspeichers zu verringern.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Einrichtung gelöst

Solange also Operanden oder Instruktionen mit der gleichen logischen Startadresse verarbeitet werden, und sich nur jeweils die Byteadresse ändert, kann ein Zugriff zur raschen Übersetzungseinrichtung vermieden werden, da der Pufferspeicher die gegenwärtig verarbeiteten realen Adressen stets bereithält und der Modifizierer jeweils die aktuelle Byteadresse erzeugt, wenn der verarbeitete Operand aus mehreren Bytes besteht. Hierdurch wird ca. ein Drittel der Hauptspeicher-Zu-

griffszeit eingespart. Ein entsprechender Zeitgewinn ergibt sich bei der Ausführung von Instruktionen, die mehr als einen Operanden oder die Übertragung eines Datenblockes zum Gegenstand haben.

Eine vorteilhafte Weiterbildung der Erfindung ist gekennzeichnet durch Speichereinrichtungen zur Speicherung der logischen Adressen, welche während der gegenwärtig verarbeiteten Instruktion verwendet werden, und einen weiteren Modifizierer, welcher die logischen Adressen in den Speichereinrichtungen bei jedem Hauptspeicherzugriff um 1 modifiziert, wobei diese modifizierten Adressen nur dann in die Speichereinrichtungen eingelesen verden, wenn der Modifizierer durch einen Überlauf anzeigt, daß eine Seitengrenze überschritten wird.

Der weitere Modifizierer erhöht die in diesen Speichereinrichtungen gespeicherten logischen Adressen bei jeder Operation um 1, so daß die nächstfolgende logische Adresse zugleich zur Speicherung in den Speichereinrichtungen und zur Übersetzung ir; die entsprechende reale Adresse bereitsteht, wenn der Modifizierer bei Erhöhung der gegenwärtigen Byteadresse feststellt, daß eine Seitengrenze überschritten wird. Hierbei ist zu beachten, daß die logischen Adressen der Segmente und Seiten in numerischer Reihenfolge geordnet sind, die entsprechenden Seiten im Hauptspeicher jedoch sich in willkürlichen Speicherblöcken befinden können.

Ein Ausführungsbeispiel der Erfindung soll nun an Hand der Zeichnungen näher erläutert werden. Es zeigt

F i g. 1 die Adressenübersetzungseinrichtung nach einem Ausführungsbeispiel der Erfindung,

Fi g. 2 den Übersetzungsvorgang, welcher im Hauptspeicher abläuft, wenn aus einer logischen Adresse die entsprechende reale Adresse aus den Tabellen gewonnen wird.

Aus F i g. 1 ist ersichtlich, daß eine vom Rechenwerk ALU angebotene logische Adresse erst von der schnellen Übersetzungseinrichtung ATU in eine reale Adresse übersetzt wird, welche hierauf in dem Pufferspeicher SALS gespeichert wird. Diese reale Adresse wird hierauf in das Hauptspeicheradressenregister SAR gesetzt und adressiert hierauf den Hauptspeicher MS.

Die Übersetzungseinrichtung A TU besteht aus einem Schalter 5, welcher zunächst die angebotene logische Adresse LA einer Tabelle AA zuführt. Diese Tabelle kann z. B. nach der Art eines assoziativen Speichers aufgebaut sein und speichert η (ζ. Β. 8) logische Adressen, welche derzeit benutzt werden oder kürzlich benutzt worden sind. Falls eine Übereinstimmung zwischen der angebotenen logischen Adresse LA und einer der in der Tabelle AA gespeicherten logischen Adressen festgestellt wird, wird aus dem entsprechenden Speicherplatz in einer zweiten Tabelle ALS die entsprechende reale Adresse ausgelesen und über den Schalter S dem Pufferspeicher SALS zugeführt Diese reale Adresse wird hierauf in das Speicheradressenregister SAR eingelesen und adressiert den Hauptspeicher. Bei Operationen, welche sich auf einen einzigen Operanden, z. B. auch auf das Auslesen einer Instruktion, beziehen, braucht nur für das erste Byte dieses Operanden die logische Adresse in die reale Adresse übersetzt zu werden. Die folgenden realen Byte-Adressen werden über den Modifizierer MODi durch Erhöhung um 1 erlangt Bei wortweiser oder halbworlweiser Verarbeitung kann der Modifizierer MOD 1 natürlich auch eine Erhöhung um 2 oder 4 durchführen.

Bei Operationen, in denen z. B. zwei Operanden beteiligt sind, stehen im Hauptspeicheradressenregister SAR jeweils die realen Adressen von verschiedenen Operanden. Ohne den Pufferspeicher SALS hätte also eine Erhöhung dieser realen Adressen durch den Modifizierer AfOD 1 um I keinen Sinn, da im nächstfolgenden Speicherzugiriff die reale Adresse des anderen Operanden eingelesen würde. Durch den Pufferspeicher SALS ist nun die Möglichkeit gegeben, die um 1 erhöhten Adressen zu speichern und bei dem übernächsten Speicherzugriff zu verwenden.

Die Tabellen in der Übereetzungseinrichtung A TU brauchen also nur bei der erstbenutzten Byteadresse eines Operanden benutzt zu werden. In den darauffolgenden Zyklen der byteweisen Verarbeitung der Operanden kann ein Zugriff zu diesen Tabellen entfallen und wird auf diese Weise bei jeder Mikroinstruktion Zeit eingespart. Beträgt z. B. die Zeitdauer eines Hauptspeiciierzyklus 240 ns und die Zeit für die Adressenübersetzung in der raschen -Übersetzungseinheit A TU80 ns, so kann also durch die £K<ndung ca. ein Drittel des Hauptspeicherzyklus eingespart werden. Im Pufferspeicher können z. B. drei Plätze vorgerehen werden, welche die realen Adressen für das Instruktionsadrjssenregister IAR, den ersten Operanden OPi und den zweiten Operanden OP2 speichern. Bei andersgearteten Instruktionen, z. B. bei Mehradressenbefehlen, können im Pufferspeicher SALSentsprechend mehr Speicherplätze m vorgesehen werden.

Allgemein gilt also, daß der Pufferspeicher SALS von Vorteil ist bei Operationen mit Operandenwechsel, also auch bei Instruktionen, in denen das Instruklionswort selbst und ein Operand betroffen sind.

Beim Übergang zur nächsten Instruktion in einer Programmfolge wird die logische Adresse dieser nächsten Instruktion nicht gebraucht, sondern es kann einfach die reale Adresse im Pufferspeicher SALSdurch den Modifizierer MOD 1 erhöht werden. Dieser Vorteil entfällt natürlich bei einer Sprungoperation.

Eine Weiterbildung der Erfindung besteht darin, daß in der raschen Übersetzungseinrichtung ATU auch die logischen Adressen, welche den realen Adressen im Pufferspeicher SALS entsprechen, gespeichert werden. Außerdem ist ein weiterer Modifiz'erer MOD2 vorgesehen, welcher während jeder eine Speicheroperation betreffende Mikroinstruktion die betreffende logische Adresse aus dem zusätzlichen Speicher LAS um 1 erhöht. Im Speicher LAS bleibt jedoch jeweils die alte logische Adresse gespeichert. Die logischen Adressen sind im allgemeinem so gewählt, daß sie im virtuellen Gesamtspeicher, z. B. also im externen Plattenspeicher, benachbarte Seiten durch um 1 verschiedene logische Adressen angeben. Die Erhöhung um 1 einer logischen Adresse bezeichnet also jeweils die benachbarte Seite, stellt nun der Modifiziere.· MOD 1 durch ein Überlaufsignal c fest, daß eine Seitengrenze überschritten wurde, so wird der Schalter S gesteuert und steht durch den Inkrcmentierungsvorgang im Modifizierer MOU 2 zugleich ohne Zeitverlust die logische Adresse der benachburten Seite zur Zuführung zur Tabelle AA und zur Speicherung im Speicher LAS zur Verfügung. Befindet sich diese um I erhöhte logische Adresse bereits in der Tabelle AA, so kann ohne Hauptspeicherr'xriff bereits die re«le Adresse der benachbarten Seite üb«r den Schalter S in den Pufferspeicher SALS gelesen werden. Das Überlaufsignal im Modifizierer MODX wird einfach so erzeugt,daB an einer geeigneten Stelle der Inkrementierschaltuni

ein Übertragungssigral abgenommen wird. Die Anzahl Bytes einer Seite kann z. B. 2048 oder 4096 betragen.

F i g. 2 zeigt den Adressenübersetzungsvorgang, welcher abläuft, wenn sich die gewünschte reale Adresse nicht in der raschen Übersetzungseinrichtung ATlJ * befindet. Die angebotene logische Adresse LA besteht aus drei Teilen: einen logischen Segmentiert SN, einen logischen Seitenteil F'Nxind einen realen Byteteil PB. Im Hauptspeicher ist ein Tabellenregister TR vorgesehen, in dem die Beginnadresse STO einer Segmenttabellr ^ln gespeichert ist. Zu dieser Beginnadresse wird der logische Segmentteil SN addiert und mit dem Ergebnis wird eine bestimmte Speicherstelle in der Segmentla belle adressiert. Diese Speichersteile enthält die Beginnadresse PTO einer Seitentabelle PT. Zu dieser '5 Beginnadresse ITO wird der logische Seitenteil PN der logischen Adresse LA addiert und mit dem Ergebnis eine bestimmte SDeicherstelle in der Seitentabelle PT adressiert. Diese Speichcrslelle enthalt die hochwerti gen Bits der realen Scitcnadresse RAU. Die niederwer tigcn Bits der gewünschten Byteadresse werden direk aus dem Byteteil PB der logischen Adresse /./ übernommen. Die aneinandergereihten hochwertiger Bits //und niederwertigen Bits Wergeben dann die reali Byteadresse RA.

Im Speicher AA der raschen IJbersetzungseinrich Hing werden also die logischen Segment- und Seitenteil· SN und PN gespeichert, während im Speicher für dii realen Adressen ALS in der raschen Überset/imgscin richtung die dazugehörigen realen Adressenteile / gespeichert werden.

Das Laden der verschiedenen logischen und realei Adressen in die Speicher AA, LAS und ALS geschieh auf bekannte Weise und braucht deshalb nicht nähe erläutert zu werden.

Hierzu 1 Matt Zeichnungen

Claims

Patentansprüche:

1. Einrichtung zur Übersetzung von externen, logischen Adressen von in Seiten unterteilten Datensegmenten in interne, reale Hauptspeicheradressen, in Datenverarbeitungsanlagen mit vollständigen Übersetzungstabellen im Hauptspeicher und einer raschen Übersetzungseinrichtung mit Teiltabellen außerhalb des Hauptspeichers, ge- ίο kennzeichnet durch einen Modifizieren (MOD 1) zum Modifizieren der gegenwärtigen Hauptspeicheradresse für den nächsten Speicherzugriff sowie durch einen mit dem Modifizierer (MODi) verbundenen Pufferspeicher (SALS) zur Aufnahme der realen Adressen, welche während der gegenwärtig verarbeiteten Instruktion verwendet werden, aus der raschen Übersetzungseinrichtung (A TU), derari daß bei jedem Hauptspeicherzugriff während der Ausführung dieser Instruktion diese realen Adressen ohne Adressenübersetzung in das Hauptspeicheradressenregister (SAR) gesetzt werden.

2. Einrichtung nach Anspruch 1, gekennzeichnet durch Speichereinrichtungen (LAS)zur Speicherung der logischen Adressen, welche während der gegenwärtig verarbeiteten Instruktion verwendet werden, und einen weiteren Modifizierer (MOD2), welcher die logischen Adressen in den Speichereinrichtungen (LAS) bei jedem Hauptspeicherzugriff um 1 modifiziert, wobei diese modifizierten Adressen nur dann in die Speicht.einrichtung (LAS) eingelesen werden, wenn Oer Modifizierer (MOD 1) durch einen Überlauf (Signal C) inzeigt, daß eine Seitengrenze überschritten wird.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß bei Überschreiten einer Seitengrenze die um 1 modifizierte logische Adresse auch den Teiltabellen (AA) der raschen Übersetzungseinrichtung (A TU) zugeführt wird und die entsprechende reale Adresse, falls sie in den Teiltabellen (ALS) gespeichert int, in den Pufferspeicher (SALS) eingelesen wird.