JPH0151096B2 - - Google Patents
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- JPH0151096B2 JPH0151096B2 JP59072932A JP7293284A JPH0151096B2 JP H0151096 B2 JPH0151096 B2 JP H0151096B2 JP 59072932 A JP59072932 A JP 59072932A JP 7293284 A JP7293284 A JP 7293284A JP H0151096 B2 JPH0151096 B2 JP H0151096B2
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- 238000000034 method Methods 0.000 claims description 11
- 230000001174 ascending effect Effects 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 208000011580 syndromic disease Diseases 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイジタルオーデイオなどに用いる
２シンボル誤り訂正可能なリードソロモン符号
の、復号の一環である誤り位置の決定回路に関す
る。
２シンボル誤り訂正可能なリードソロモン符号
の、復号の一環である誤り位置の決定回路に関す
る。
従来の技術
デイジタルオーデイオテープなどのデイジタル
オーデイオでは２シンボル誤り訂正可能なリード
ソロモン符号が使われている。リードソロモン符
号の符号化は比較的簡単であるが、その復号化は
複雑である。デイジタルオーデイオではC1（32、
28）リードソロモン符号、C2（28、24）リードソ
ロモン符号をインタリーブを介して組合わす。括
弧内の数字は、それぞれ符号ブロツク長でリード
ソロモン符号を形成するシンボル数および情報シ
ンボル数を示すものである。従つてC1符号、C2
符号ともに検査シンボル数は４個であり、リード
ソロモン符号の最小間隔dnioは５であり、２シン
ボルの訂正が可能である。このシンボルは通常１
バイトで構成する。
オーデイオでは２シンボル誤り訂正可能なリード
ソロモン符号が使われている。リードソロモン符
号の符号化は比較的簡単であるが、その復号化は
複雑である。デイジタルオーデイオではC1（32、
28）リードソロモン符号、C2（28、24）リードソ
ロモン符号をインタリーブを介して組合わす。括
弧内の数字は、それぞれ符号ブロツク長でリード
ソロモン符号を形成するシンボル数および情報シ
ンボル数を示すものである。従つてC1符号、C2
符号ともに検査シンボル数は４個であり、リード
ソロモン符号の最小間隔dnioは５であり、２シン
ボルの訂正が可能である。このシンボルは通常１
バイトで構成する。
以下、C1符号の復号を例にとつて復号方式を
説明する。先ずシンドロームS0、S1、S2、S3は次
式で求められる。
説明する。先ずシンドロームS0、S1、S2、S3は次
式で求められる。
S0＝A0＋A1＋A2＋……A31
S1＝A0＋αA1＋α2A2＋……α31A31
S2＝A0＋α2A1＋α4A2＋……α62A31
S3＝A0＋α3A1＋α6A2＋……α93A31 (1)
こゝでA0、…、A31は各シンボルであり、αは
８次の原始多項式の根すなわち原始元である。そ
してαjはGF（28）を構成する。符号誤りのない場
合には、S0〜S3は零となる。いま、符号ブロツク
の最先の桁（“０”桁）から算えて第ｉ桁の誤り
を表わす数をγiとし、γi＝α-iとおく。そして第
n1桁、第n2桁の２つの誤りが生じたときの誤り
位置多項式として次式を考える。χはGF（28）の
元である。
８次の原始多項式の根すなわち原始元である。そ
してαjはGF（28）を構成する。符号誤りのない場
合には、S0〜S3は零となる。いま、符号ブロツク
の最先の桁（“０”桁）から算えて第ｉ桁の誤り
を表わす数をγiとし、γi＝α-iとおく。そして第
n1桁、第n2桁の２つの誤りが生じたときの誤り
位置多項式として次式を考える。χはGF（28）の
元である。
σ（χ）＝（１−αn1χ）（１−αn2χ） (2)
上式は展開されて、通常、次式で表わす。
σ（χ）＝１＋σ1χ＋σ2χ2 (3)
σ1、σ2の誘導方法は省略するが、(1)式のシンド
ロームS0〜S3から求められるものである。
ロームS0〜S3から求められるものである。
(3)式にGF（28）の元を次々に代入して行けば誤
り位置n1、n2に対応するα-n1、α-n2でσ（χ）＝０
となることが(2)式よりわかる。
り位置n1、n2に対応するα-n1、α-n2でσ（χ）＝０
となることが(2)式よりわかる。
上記は、チエーンのアルゴリズムといわれるも
のであるが、従来、この方法による具体的回路構
成は周知でない。
のであるが、従来、この方法による具体的回路構
成は周知でない。
発明を解決しようとする問題点
本発明の目的は、２シンボル誤り訂正リードソ
ロモン符号の復号に際し、チエーンの方法による
誤り位置決定の具体的回路を提供することにあ
る。
ロモン符号の復号に際し、チエーンの方法による
誤り位置決定の具体的回路を提供することにあ
る。
問題点を解決するための手段
本発明による誤り位置決定回路は、誤り位置多
項式χ2＋σ1χ＋σ2の変数χとして、原始多項式の
根αのべき乗αj（ｊ：整数）をｊの昇順に順次投
入して、前記誤り位置多項式が零になることを検
知して誤り位置を決定する方式であつて、 共通のクロツクにより駆動される３つのシフト
レジスタを有し、第１のシフトレジスタはα0（＝
１）をプリセツトした後、その出力をα2倍する定
数を有するROMメモリを介して入力側に帰還す
るシフト回路を、第２のシフトレジスタはσ1をプ
リセツトした後、その出力をα倍する定数を有す
るROMメモリを介して入力側に帰還するシフト
回路を、および第３のシフトレジスタは入力が常
にσ2であるシフト回路を、それぞれ構成し、前記
３つのシフト回路の出力を合成して、合成出力が
零になるときに出力する零判定回路に導き、該零
判定回路の出力パルスによつて、前記シフトレジ
スタの共通のクロツクと同位相のクロツクをカウ
ントするカウンタの数値をラツチすることで誤り
位置を決定することを特徴とするものである。
項式χ2＋σ1χ＋σ2の変数χとして、原始多項式の
根αのべき乗αj（ｊ：整数）をｊの昇順に順次投
入して、前記誤り位置多項式が零になることを検
知して誤り位置を決定する方式であつて、 共通のクロツクにより駆動される３つのシフト
レジスタを有し、第１のシフトレジスタはα0（＝
１）をプリセツトした後、その出力をα2倍する定
数を有するROMメモリを介して入力側に帰還す
るシフト回路を、第２のシフトレジスタはσ1をプ
リセツトした後、その出力をα倍する定数を有す
るROMメモリを介して入力側に帰還するシフト
回路を、および第３のシフトレジスタは入力が常
にσ2であるシフト回路を、それぞれ構成し、前記
３つのシフト回路の出力を合成して、合成出力が
零になるときに出力する零判定回路に導き、該零
判定回路の出力パルスによつて、前記シフトレジ
スタの共通のクロツクと同位相のクロツクをカウ
ントするカウンタの数値をラツチすることで誤り
位置を決定することを特徴とするものである。
前記の手段においては、誤り位置多項式の変数
χに、原始多項式の根αのべき乗αjをｊの昇順に
順次投入したが、これはｊの降順に順次投入する
ことでも同様に実施可能である。すなわち、Ｍ個
のシンボルからなるリードソロモン符号の復号に
おいて、αjをｊの降順にαM-1より順次に投入す
る。このとき第１のシフトレジスタはα2(M-1)をプ
リセツトした後、その出力をα-2倍する定数を有
するROMメモリを介して入力側に帰還するシフ
ト回路を、第２のシフトレジスタはσ1αM-1をプリ
セツトした後、その出力をα-1倍する定数を有す
るROMメモリを介して入力側に帰還するシフト
回路を、および第３のシフトレジスタは入力が常
にσ2であるシフト回路を、それぞれ構成し、前記
３つのシフト回路の出力を合成して、合成出力が
零になるときに出力する零判定回路に導く。該零
判定回路の出力パルスによつて、前記シフトレジ
スタの共通のクロツクと同位相のクロツクをカウ
ントするカウンタの数値をラツチすることで誤り
位置を決定する。
χに、原始多項式の根αのべき乗αjをｊの昇順に
順次投入したが、これはｊの降順に順次投入する
ことでも同様に実施可能である。すなわち、Ｍ個
のシンボルからなるリードソロモン符号の復号に
おいて、αjをｊの降順にαM-1より順次に投入す
る。このとき第１のシフトレジスタはα2(M-1)をプ
リセツトした後、その出力をα-2倍する定数を有
するROMメモリを介して入力側に帰還するシフ
ト回路を、第２のシフトレジスタはσ1αM-1をプリ
セツトした後、その出力をα-1倍する定数を有す
るROMメモリを介して入力側に帰還するシフト
回路を、および第３のシフトレジスタは入力が常
にσ2であるシフト回路を、それぞれ構成し、前記
３つのシフト回路の出力を合成して、合成出力が
零になるときに出力する零判定回路に導く。該零
判定回路の出力パルスによつて、前記シフトレジ
スタの共通のクロツクと同位相のクロツクをカウ
ントするカウンタの数値をラツチすることで誤り
位置を決定する。
なお、以下の説明および実施例はすべて、αjを
ｊの昇順に投入する場合について述べる。
ｊの昇順に投入する場合について述べる。
本発明の主要部は、原始多項式の原始元αのべ
き乗αjの発生と、誤り位置多項式へのαjの投入
と、誤り位置多項式の零判定と、零判定のシンボ
ル位置決定との４つの部分である。このうち前２
者は一体の回路で行なう。第１図は、このことを
説明するために示した原理図である。
き乗αjの発生と、誤り位置多項式へのαjの投入
と、誤り位置多項式の零判定と、零判定のシンボ
ル位置決定との４つの部分である。このうち前２
者は一体の回路で行なう。第１図は、このことを
説明するために示した原理図である。
誤り位置多項式σ（χ）は通常(2)(3)の形式をと
るが、本発明では、次の相反多項式を用いる。
るが、本発明では、次の相反多項式を用いる。
σ（χ）＝χ2＋σ1χ＋σ2 (4)
この多項式では、χ＝αn1、αn2でσ（χ）＝０と
なる。さて、χに投入するαのべき乗をα0（＝
１）、α、α2、…αNとする。C1符号ではＮ＝31、
C2符号ではＮ＝27である。従つて各αjを順次σ
（χ）のχに投入するということは、(4)式の第１
項についていえば、（α0）2、α2、α4、α6…とする
ことである。つまり、α0＝１にα2の乗算を続けれ
ばよい。第２項についていえばσ1α0、σ1α1、
σ1α2、…とすることでσ1にαの乗算を続ければよ
い。従つて、第１図に示すように、シフトレジス
タ１に最初α0をプリセツトしておいて、その出力
側をα2倍して入力側に帰還する回路を構成し、シ
フトレジスタ１を順次シフトすれば、シフトレジ
スタ１の出力は第１項の各シンボルによる値を順
次に出力する。同様にσ1でプリセツトしたシフト
レジスタ２の出力をα倍して帰還する回路を構成
すれば、順次シフトすることで、第２項の各シン
ボルによる値をシフトレジスタ２は順次に出力す
る。シフトレジスタ３の出力はシフトごとに定数
σ2を出力し、第３項を示す。そして、合成回路４
で、第１項、第２項、第３項の排他的論理和をと
ればσ（χ）が得られる。
なる。さて、χに投入するαのべき乗をα0（＝
１）、α、α2、…αNとする。C1符号ではＮ＝31、
C2符号ではＮ＝27である。従つて各αjを順次σ
（χ）のχに投入するということは、(4)式の第１
項についていえば、（α0）2、α2、α4、α6…とする
ことである。つまり、α0＝１にα2の乗算を続けれ
ばよい。第２項についていえばσ1α0、σ1α1、
σ1α2、…とすることでσ1にαの乗算を続ければよ
い。従つて、第１図に示すように、シフトレジス
タ１に最初α0をプリセツトしておいて、その出力
側をα2倍して入力側に帰還する回路を構成し、シ
フトレジスタ１を順次シフトすれば、シフトレジ
スタ１の出力は第１項の各シンボルによる値を順
次に出力する。同様にσ1でプリセツトしたシフト
レジスタ２の出力をα倍して帰還する回路を構成
すれば、順次シフトすることで、第２項の各シン
ボルによる値をシフトレジスタ２は順次に出力す
る。シフトレジスタ３の出力はシフトごとに定数
σ2を出力し、第３項を示す。そして、合成回路４
で、第１項、第２項、第３項の排他的論理和をと
ればσ（χ）が得られる。
以上の説明でわかるように、σ（χ）は最初に
プリセツトした状態で（α0）2＋σ1（α0）＋σ2とな
り、次にシフト回路１〜３を１回シフトすると
（α2）＋σ1α＋σ2、次のシフトで（α2）2＋σ1α2
＋
σ2、、となる。以下同様でC1符号ではχ＝α31ま
で、C2符号ではχ＝α27になるまでシフトする。
σ（χ）＝０になるαjとしてｊの値が誤りのあるシ
ンボルの桁数になる。
プリセツトした状態で（α0）2＋σ1（α0）＋σ2とな
り、次にシフト回路１〜３を１回シフトすると
（α2）＋σ1α＋σ2、次のシフトで（α2）2＋σ1α2
＋
σ2、、となる。以下同様でC1符号ではχ＝α31ま
で、C2符号ではχ＝α27になるまでシフトする。
σ（χ）＝０になるαjとしてｊの値が誤りのあるシ
ンボルの桁数になる。
次に本発明の４つの主要部の後半の零判定と、
零判定のシンボル位置決定について述べる。零判
定回路は、公知の回路、例えば各ビツトごとに
“１”とEX−ORをとり、すべてのEX−OR回路
の出力が“１”ならば零と判定できる。シンボル
位置決定には、シフトレジスタ１〜３のシフトク
ロツクと同一のクロツクあるいは同位相のクロツ
クをカウントするカウンタを設ける。このカウン
タのカウント値はσ（χ）の変数χのαjとしての
ｊの値に等しいから、零判定回路の出力によつ
て、カウント値をラツチすればよい。
零判定のシンボル位置決定について述べる。零判
定回路は、公知の回路、例えば各ビツトごとに
“１”とEX−ORをとり、すべてのEX−OR回路
の出力が“１”ならば零と判定できる。シンボル
位置決定には、シフトレジスタ１〜３のシフトク
ロツクと同一のクロツクあるいは同位相のクロツ
クをカウントするカウンタを設ける。このカウン
タのカウント値はσ（χ）の変数χのαjとしての
ｊの値に等しいから、零判定回路の出力によつ
て、カウント値をラツチすればよい。
次に、先に記した（×α）回路、（×α2）回路
について説明する。C1符号、C2符号では、１シ
ンボルが１バイトであり、原始多項式は８次の多
項式ｆ（χ）＝χ8＋χ4＋χ3＋χ2＋１である。αはこ
の原始元で、ベクトル表示では（01000000）とな
る。いま、Ai＝（χ0χ1χ2χ3χ4χ5χ6χ7）とすると
、×
αは、２つの多項式の積になる。すなわち（χ0＋
χ1χ＋χ2χ2＋χ3χ3＋…＋χ7χ7）×（０＋χ＋０
・χ2
＋…＋０・χ7） 従つて χ0χ＋χ1χ2＋χ2χ3＋…＋χ6χ7＋χ7χ8 となる。最後の項χ8は原始多項式よりわかるよう
にχ4＋χ3＋χ2＋１に等しいから、上記の積をベク
トル表示で示すと、 （χ7χ0 χ1＋χ7 χ2＋χ7 χ4χ5χ6） となる。これは次の８行８列のマトリクスをベ
クトル（χ0χ1…χ7）Tに乗ずることに等しい。
について説明する。C1符号、C2符号では、１シ
ンボルが１バイトであり、原始多項式は８次の多
項式ｆ（χ）＝χ8＋χ4＋χ3＋χ2＋１である。αはこ
の原始元で、ベクトル表示では（01000000）とな
る。いま、Ai＝（χ0χ1χ2χ3χ4χ5χ6χ7）とすると
、×
αは、２つの多項式の積になる。すなわち（χ0＋
χ1χ＋χ2χ2＋χ3χ3＋…＋χ7χ7）×（０＋χ＋０
・χ2
＋…＋０・χ7） 従つて χ0χ＋χ1χ2＋χ2χ3＋…＋χ6χ7＋χ7χ8 となる。最後の項χ8は原始多項式よりわかるよう
にχ4＋χ3＋χ2＋１に等しいから、上記の積をベク
トル表示で示すと、 （χ7χ0 χ1＋χ7 χ2＋χ7 χ4χ5χ6） となる。これは次の８行８列のマトリクスをベ
クトル（χ0χ1…χ7）Tに乗ずることに等しい。
同じように×α2も、省略するが８行８列のマト
リクス2を考えればよい。これらのマトリクス
α、2による積はROMメモリによつて実現でき
る。ROMメモリを利用するので、高速な演算が
できる。
リクス2を考えればよい。これらのマトリクス
α、2による積はROMメモリによつて実現でき
る。ROMメモリを利用するので、高速な演算が
できる。
実施例
第２図は、C1符号、C2符号について、本発明
を実施する具体的回路のブロツク図を示し、第３
図はそのタイムチヤートを示す。なお第２図の回
路では、誤り数をカウントする回路を附加してい
る。マルチプクサ１１、シフトレジスタ（１段）
１２、ROM１３によつて、σ（χ）のχ2項を、
マルチプクサ１４、シフトレジスタ（１段）１
５、ROM１６によつてσ（χ）のχ項を形成す
る。シフトレジスタ（１段）１７はσ2項を供給す
る。合成回路１８，１９は排他的論理和として、
前記３項を合成して零判定回路２０に入力する。
上記のシフト回路の動作は、先ず第３図に示すよ
うに信号Ｂ１１が“０”になつてマルチプクサ１
１，１４を“０”側に切換え、同時に信号Ｂ１６
を“０”にすることで、シフトレジスタ１２，１
５，１７にそれぞれα0、σ1、σ2がプリセツトさ
れ、合成回路１９の出力１９ａとしてσ（α0）、す
なわち（α0）2＋σ1α0＋σ2が表われる。また、この
とき、信号Ｂ１２を“０”にして、誤り数をカウ
ントするカウンタ２２、誤り位置数をカウントす
るカウンタ２１をクリアしておく。次に信号Ｂ１
５，Ｂ１６にクロツク信号を印加してシフトレジ
スタ１２，１５，１７およびカウンタ２１を動作
させる。信号Ｂ１１は“１”となつているので、
マルチプクサ１１，１４は“１”側に切換わり、
出力帰還回路が構成され、最初のシフトで、シフ
トレジスタ１２の出力はα2、シフトレジスタ１５
の出力はσ1α、シフトレジスタ１７の出力はσ2と
なり、信号１９ａとしてσ（α）が表われる。そ
してシフトごとにσ（α2）、σ（α3）、…と変化して
ゆく。なおこのとき信号Ｂ１５は信号Ｂ１６と同
位相のクロツク信号が印加されるから、カウンタ
２１は前記シフト回数をカウントしてゆく。
を実施する具体的回路のブロツク図を示し、第３
図はそのタイムチヤートを示す。なお第２図の回
路では、誤り数をカウントする回路を附加してい
る。マルチプクサ１１、シフトレジスタ（１段）
１２、ROM１３によつて、σ（χ）のχ2項を、
マルチプクサ１４、シフトレジスタ（１段）１
５、ROM１６によつてσ（χ）のχ項を形成す
る。シフトレジスタ（１段）１７はσ2項を供給す
る。合成回路１８，１９は排他的論理和として、
前記３項を合成して零判定回路２０に入力する。
上記のシフト回路の動作は、先ず第３図に示すよ
うに信号Ｂ１１が“０”になつてマルチプクサ１
１，１４を“０”側に切換え、同時に信号Ｂ１６
を“０”にすることで、シフトレジスタ１２，１
５，１７にそれぞれα0、σ1、σ2がプリセツトさ
れ、合成回路１９の出力１９ａとしてσ（α0）、す
なわち（α0）2＋σ1α0＋σ2が表われる。また、この
とき、信号Ｂ１２を“０”にして、誤り数をカウ
ントするカウンタ２２、誤り位置数をカウントす
るカウンタ２１をクリアしておく。次に信号Ｂ１
５，Ｂ１６にクロツク信号を印加してシフトレジ
スタ１２，１５，１７およびカウンタ２１を動作
させる。信号Ｂ１１は“１”となつているので、
マルチプクサ１１，１４は“１”側に切換わり、
出力帰還回路が構成され、最初のシフトで、シフ
トレジスタ１２の出力はα2、シフトレジスタ１５
の出力はσ1α、シフトレジスタ１７の出力はσ2と
なり、信号１９ａとしてσ（α）が表われる。そ
してシフトごとにσ（α2）、σ（α3）、…と変化して
ゆく。なおこのとき信号Ｂ１５は信号Ｂ１６と同
位相のクロツク信号が印加されるから、カウンタ
２１は前記シフト回数をカウントしてゆく。
零判定回路２０には信号１９ａが入力し、その
値が変化してゆき、信号誤り位置n1，n2（図では
４，１３）に相当するαn1，αn2で、“１”を信号
Ｂ２０として出力する。こゝで、信号Ｂ１９は、
信号Ｂ１６のクロツクと同期するクロツクで、
“０”判定出力の信号Ｂ２０を確実にフエツチす
るための信号である。
値が変化してゆき、信号誤り位置n1，n2（図では
４，１３）に相当するαn1，αn2で、“１”を信号
Ｂ２０として出力する。こゝで、信号Ｂ１９は、
信号Ｂ１６のクロツクと同期するクロツクで、
“０”判定出力の信号Ｂ２０を確実にフエツチす
るための信号である。
信号Ｂ２０がα4で“１”になると、ラツチ回路
２３は、カウンタ２１のそのときのカウント値４
をラツチする。このときラツチ回路２４の出力は
零である。そして信号Ｂ２０がα13で再び“１”
になると、ラツチ回路２３はカウント値13をラツ
チし、ラツチ回路２４は前回のカウント値４をラ
ツチする。すなわち、２つの誤り位置Ｃがそれぞ
れ、ラツチ回路２３，２４の出力として表われる
ことになる。第３図に、Ｂ２３の信号Ｂ値として
ラツチ回路２３の出力値の変化を示してある。
２３は、カウンタ２１のそのときのカウント値４
をラツチする。このときラツチ回路２４の出力は
零である。そして信号Ｂ２０がα13で再び“１”
になると、ラツチ回路２３はカウント値13をラツ
チし、ラツチ回路２４は前回のカウント値４をラ
ツチする。すなわち、２つの誤り位置Ｃがそれぞ
れ、ラツチ回路２３，２４の出力として表われる
ことになる。第３図に、Ｂ２３の信号Ｂ値として
ラツチ回路２３の出力値の変化を示してある。
第２図の回路は、C1符号、C2符号共用に用い
られるもので、C1デコーダとして動作した後、
信号Ｐによりラツチ回路２３，２４の出力をラツ
チ回路２５，２７で一旦ラツチした後、さらに、
C2デコーダとして動作させる前にラツチ回路２
６，２８にデータを待避して保持しておく。図に
示すようにラツチ回路２８にはC1符号のｉ、ラ
ツチ回路２６にはC1符号のｊ（ｊ＞１）が保持さ
れる。こゝでｉ、ｊは符号誤り位置、前の説明で
はｉ＝４、ｊ＝13である。次のC2符号で図示の
如くC2符号のｉ、ｊ値が得られる。
られるもので、C1デコーダとして動作した後、
信号Ｐによりラツチ回路２３，２４の出力をラツ
チ回路２５，２７で一旦ラツチした後、さらに、
C2デコーダとして動作させる前にラツチ回路２
６，２８にデータを待避して保持しておく。図に
示すようにラツチ回路２８にはC1符号のｉ、ラ
ツチ回路２６にはC1符号のｊ（ｊ＞１）が保持さ
れる。こゝでｉ、ｊは符号誤り位置、前の説明で
はｉ＝４、ｊ＝13である。次のC2符号で図示の
如くC2符号のｉ、ｊ値が得られる。
第２図の回路では、さらに誤り回数を計測する
回路を附加している。カウンタ２２は信号Ｂ２０
が“１”になるたびにカウントしてゆき、出力信
号Ｂ２２を比較回路２９で“２”と比較する。カ
ウント値が“２”のとき出力は“１”となる。信
号Ｐによつて、誤り位置数をラツチ回路２５，２
７にラツチするとともに、ラツチ回路３０によつ
て誤り回数をラツチして出力する。
回路を附加している。カウンタ２２は信号Ｂ２０
が“１”になるたびにカウントしてゆき、出力信
号Ｂ２２を比較回路２９で“２”と比較する。カ
ウント値が“２”のとき出力は“１”となる。信
号Ｐによつて、誤り位置数をラツチ回路２５，２
７にラツチするとともに、ラツチ回路３０によつ
て誤り回数をラツチして出力する。
以上で、本発明の２バイト訂正の場合について
説明をしてきた。１バイト訂正の場合には誤り位
置多項式はσ（χ）＝χ＋σ1（但しσ1は２バイト訂
正の場合と異なる）となり第２図の回路で、シフ
トレジスタ１２、ROM１３で構成するシフト回
路が不要になる。また、誤り位置数のラツチ２
３，２４なども１つに省略できる。
説明をしてきた。１バイト訂正の場合には誤り位
置多項式はσ（χ）＝χ＋σ1（但しσ1は２バイト訂
正の場合と異なる）となり第２図の回路で、シフ
トレジスタ１２、ROM１３で構成するシフト回
路が不要になる。また、誤り位置数のラツチ２
３，２４なども１つに省略できる。
発明の効果
以上、説明したように、本発明では、誤り位置
多項式σ（χ）の変数χにαjをｊ＝０より昇順に
あるいはｊ＝Ｍ−１（Ｍは符号ブロツク長）より
降順に投入することが、シフトレジスタとROM
メモリによる乗算を利用して、簡単でしかも高速
になすことができる。また、αjのｊの進行はシフ
トレジスタのクロツクによるものであるから、こ
のクロツク数をカウントするカウンタを別に設け
ておいて、σ（χ）＝０の検出パルスにより、この
カウンタのカウント値をラツチするようにすれ
ば、容易に誤り位置ｊ＝n1、n2を知ることがで
きる。
多項式σ（χ）の変数χにαjをｊ＝０より昇順に
あるいはｊ＝Ｍ−１（Ｍは符号ブロツク長）より
降順に投入することが、シフトレジスタとROM
メモリによる乗算を利用して、簡単でしかも高速
になすことができる。また、αjのｊの進行はシフ
トレジスタのクロツクによるものであるから、こ
のクロツク数をカウントするカウンタを別に設け
ておいて、σ（χ）＝０の検出パルスにより、この
カウンタのカウント値をラツチするようにすれ
ば、容易に誤り位置ｊ＝n1、n2を知ることがで
きる。
図面は本発明の実施例を示し、第１図は誤り位
置多項式σ（χ）の回路構成の原理説明図、第２
図は全回路の具体的回路ブロツク図、第３図は第
２図の回路のタイムチヤートである。 １，２，３……シフトレジスタ、４……合成回
路、１１，１４……マルチプレクサ、１２，１
５，１７……シフトレジスタ、１３，１６……
ROMメモリ、１８，１９……合成回路、２０…
…零判定回路、２１，２２……カウンタ、２３〜
２８，３０……ラツチ回路、２９……比較回路、
１９ａ……σ（χ）。
置多項式σ（χ）の回路構成の原理説明図、第２
図は全回路の具体的回路ブロツク図、第３図は第
２図の回路のタイムチヤートである。 １，２，３……シフトレジスタ、４……合成回
路、１１，１４……マルチプレクサ、１２，１
５，１７……シフトレジスタ、１３，１６……
ROMメモリ、１８，１９……合成回路、２０…
…零判定回路、２１，２２……カウンタ、２３〜
２８，３０……ラツチ回路、２９……比較回路、
１９ａ……σ（χ）。
Claims (1)
- 【特許請求の範囲】 １ ２シンボル誤り訂正能力をもつリードソロモ
ン符号の復号において、誤り位置多項式χ2＋σ1χ
＋σ2の変数χとして、原始多項式の根αのべき乗
αj（ｊ：整数）をｊの昇順に順次に投入し、前記
誤り位置多項式が零になることを検知して、誤り
位置を決定する方式であつて、 共通のクロツクにより駆動される３つのシフト
レジスタを有し、第１のシフトレジスタはα0（＝
１）をプリセツトした後、その出力をα2倍する定
数を有するROMメモリを介して入力側に帰還す
るシフト回路を、第２のシフトレジスタはσ1をプ
リセツトした後、その出力をα倍する定数を有す
るROMメモリを介して入力側に帰還するシフト
回路を、および第３のシフトレジスタは入力が常
にσ2であるシフト回路を、それぞれ構成し、前記
３つのシフト回路の出力を合成して、合成出力が
零になるときに出力する零判定回路に導き、該零
判定回路の出力パルスによつて、前記シフトレジ
スタの共通のクロツクと同位相のクロツクをカウ
ントするカウントの数値をラツチすることで誤り
位置を決定することを特徴とするリードソロモン
符号・復号方式の誤り位置決定回路。 ２ 第１項記載の零判定回路の出力パルスをカウ
ントして誤り回数を求めるカウンタを附加した特
許請求の範囲の第１項記載のリードソロモン符
号・復号方式の誤り位置決定回路。 ３ ２シンボル誤り訂正能力をもち、Ｍ個のシン
ボルからなるリードソロモン符号の復号におい
て、誤り位置多項式χ2＋σ1χ＋σ2の変数χとして
原始多項式の根αのべき乗αj（ｊ：整数）をｊの
降順にαM-1より順次に投入し、前記誤り位置多項
式が零になることを検知して、誤り位置を決定す
る方式であつて、 共通のクロツクにより駆動される３つのシフト
レジスタを有し、第１のシフトレジスタはα2(M-1)
をプリセツトした後、その出力をα-2倍する定数
を有するMOMメモリを介して入力側に帰還する
シフト回路を、第２のシフトレジスタはσ1αM-1を
プリセツトした後、その出力をα-1倍する定数を
有するROMメモリを介して入力側に帰還するシ
フト回路を、および第３のシフトレジスタは入力
が常にσ2であるシフト回路を、それぞれ構成し、
前記３つのシフト回路の出力を合成して、合成出
力が零になるときに出力する零判定回路に導き、
該零判定回路の出力パルスによつて、前記シフト
レジスタの共通のクロツクと同位相のクロツクを
カウントするカウンタの数値をラツチすることで
誤り位置を決定することを特徴とするリードソロ
モン符号・復号方式の誤り位置決定回路。 ４ 第３項記載の零判定回路の出力パルスをカウ
ントして誤り回数を求めるカウンタを附加した特
許請求の範囲の第３項記載のリードソロモン符
号・復号方式の誤り位置決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293284A JPS60217735A (ja) | 1984-04-13 | 1984-04-13 | リ−ドソロモン符号・復号方式の誤り位置決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7293284A JPS60217735A (ja) | 1984-04-13 | 1984-04-13 | リ−ドソロモン符号・復号方式の誤り位置決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217735A JPS60217735A (ja) | 1985-10-31 |
| JPH0151096B2 true JPH0151096B2 (ja) | 1989-11-01 |
Family
ID=13503627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7293284A Granted JPS60217735A (ja) | 1984-04-13 | 1984-04-13 | リ−ドソロモン符号・復号方式の誤り位置決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217735A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314978A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | チェン・サーチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123144A (ja) * | 1982-01-18 | 1983-07-22 | Nec Home Electronics Ltd | リ−ド・ソロモン符号復号方式 |
-
1984
- 1984-04-13 JP JP7293284A patent/JPS60217735A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123144A (ja) * | 1982-01-18 | 1983-07-22 | Nec Home Electronics Ltd | リ−ド・ソロモン符号復号方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60217735A (ja) | 1985-10-31 |
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