JPS61237521A - 誤り訂正符号の符号化・復号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報をデジタル化して通信または記録等を
行う際に用いられる誤り訂正符号の符号化φ復号化回路
に関するものである。

〔従来の技術〕

デジタル情報を伝送したり記録する場合には必ず受信ま
たは再生時に誤りが混入した情報が得られると考えるの
が一般的であり、混入した誤りでシステムが誤動作しな
いように送信、または記録する際に誤シ訂正符号を用い
ることが多い。

従来のこの攬装置として第５図に示すものがめった。第
５図は従来技術を用いた誤ジ訂正符号の１つである２重
誤り訂正ＢＣＨ（ポーズ・チョド１７・オツケンジム）
符号の符号化争復号化回路のブロック図で、図において
、１は符号化される情報入力端子、２は前記情報入力端
子１から入力された情報が符号化回路１００において符
号化されて出力される符号語出力端子、３は前記符号語
出力端子２から出力された符号語が通信路または記録さ
れた後に再生された受信語入力端子、４は受信語入力端
子３から入力された受信語が復号化回路１１０で復号化
された情報の出力端子、５は復号化する際の遅延を吸収
する遅延回路１２０への遅延回路入力線、６は遅延回路
出力線、７は受信信号から生成されるシンドロームから
誤り位置情報の格納されているＲＯＭ１３０．１４０を
索表するためのＲＯＭアドレス入力、８は前記ＲＯＭア
ドレス入カフで入力されたＲＯＭアドレス（っまり、シ
ンドローム）から索表により求められた誤り位置情報の
ＲＯＭアドレス出力である。

また、第６図は前記第５図の従来の符号化回路１００の
具体的回路図の例で１図において、９は１重位時間の遅
延回路、１０は１ビットの２を法とする加算器（具体的
には排他的論理和回路）、１１は前記１重位時間の遅延
回路９．加算６１０によって構成される線形帰還シフト
レジスタ回路の帰還路をゲート制御回路１５０によって
制御するゲート回路、１２は符号語出力端子２に出力す
る情報を選択するセレクト回路である。また、第７図は
第５図に示した従来の復号化回路１１０に含まれるシン
ドローム生成回路の一部で、１３はシンドロームを並列
に出力する出力端子である。

復号化回路１１０には同様の回路が奄う１つ存在してい
る。すなわち、第８図は、誤シ位置を求める部分の概念
図で、第７図および第７図と同様のシンドローム生成回
路の入力アドレスとしてｖＡり位置を格納しているＲＯ
Ｍ１３０．１４０に与、することで、出力に誤り位置を
得ている。

次に符号化回路の動作について説明する。まず、ゲート
回路１１を閉じセレクタ回路１２をｔ２側に切り換えて
情報入力端子１より符号化すべき情報を所定のビット数
入力し、ゲート回路１１全通して線形帰還シフトレジス
タ回路２００（以下、ＬＰＳＲ回路と略する。）に入力
し検査ビットを生成しながら符号語出力端子２よジ出カ
する。そして所定のビット数の入力が終了するとゲート
回路１１を開きセレクト回路１２をｔ１側に切り換えて
、ＬＰＳＲ回路２００中の検査ビットを符号語出力端子
２より出力する。

続いて復号化回路１１０の動作について説明する。受信
語を受信語入力端子３ｔ−通して、第６図のＬＦＳＲ回
路２００よりなるシンドローム生成回路に入力しシンド
ロームを生成しながら遅延回路入力線５を通して遅延回
路１２０に出方する。

そして、受信語の全ピットを入力し終ると出方端子１３
よりＬＰＳＲ回路２００の内容を並列に取り出す。ここ
で、一方のシンドローム生成回路ノピントタリｈｂ＋と
じ、他のピット列を８３とする。

次いで、２組のビット列Ｓ１と島をアドレスとしてＲＯ
Ｍアドレス入カフのアドレス線を通して誤り位置情報を
格納したＲＯＭ１３０．１４０にビット列情報を与え格
納されている誤り位置情報をＲＯＭアドレス出力線８全
通して受信し、その情報に基づいて遅延回路１２０に書
き込まれた受信語を入力線６を通じて逐次読み出しなが
ら訂正し情報出力端子４を通して出力する。

〔発明が解決しようとする問題点〕　−従来の誤り訂正
符号の符号化・復号化回路は以上のように構成されてい
るので、第６図および第７図のＬＦＳＲ回路の帰還路が
固定されており、用いる符号を変更すると新たにＬＦ８
Ｒ回路を作り直すことが必要となる。また、第７図に示
すシンドローム生成回路の段数をｂ段とすれば誤り位置
情報を格納するＲＯＭは２２ｂｘｂビットの容量のＲＯ
Ｍが２組必要となるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、符号長の異なる符号を符号化・復号化できる
ようにするとともに、必要とするＲＯＭの容量も４ｘ（
２ｘｂ）のＲＯＭが１組あれば誤り位置情報を求めるこ
とができる誤り訂正符号の符号化・復号化回路を得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係るｌａｄ訂正符号の符号化・復号化回路は
、用いる符号を選択するための入力手段を設け、その入
力手段に従って符号化およびシンドローム生成のための
ＬＦＳＲ回路の帰還路を制御する機構を有し、生成され
たシンドロームに関する指数情報と誤り位置の情報を格
納したＲＯＭを備えるとともに、ＲＯＭのアドレス制御
回路およびシンドロームに関する指数情報を扱う演算回
路を設けたものである。

〔作　用〕

この発明においては、用いる符号を選択するための入力
信号によりＬＦＳＲ回路の段数と帰還路の位置が切り替
えられるようにし、対応する符号の符号語、あるいはシ
ンドロームを生成する。また、シンドロームのパターン
を数値情報に変換し、演算回路で演算を行なうことで必
要とするＲＯＭの容量を小さくすることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。図中
、第５図と同一の部分は同一の符号をもって図示した第
１図において、４は符号選択信号の入力端子である。ま
た、第２図は前記第１図の符号化回路１００の回路図で
あり、１５〜２７は符号選択信号の入力端子１４から入
力された符号選択信号に従ってゲート制御回路１５０に
よって制御されるセレクタ回路である。第３図は従来例
の第７図に相当するシンドローム生成回路の１つで、２
８〜３７は前記符号選択信号の入力端子１４から入力さ
れる符号選択信号によりゲート制御回路１５０から制御
されるセレクタ回路である。

更に第４図は第１図の復号化回路１００における誤シ位
置を求めるための演算回路である。第４図において％３
８は前記第３図の出力端子１３から並列に出力されるシ
ンドロームのパターンをラッチするレジスタ回路、３９
は第３図と同様にして構成されるもう１つのシンドロー
ム生成回路により出力されるシンドロームのパターンを
ラッチするレジスタ回路、４０及び４１は誤９位置を計
算する際にその途中結果と最終結果を保持するレジスタ
回路、４２は法を２ｂ−１とする加算器、４３は補数器
、４４は正規化されたシンドロームをＲＯＭ１３ＱのＲ
ＯＭアドレス入力１１！７へ供給するための中継用のレ
ジスタ回路で、４５は前記の加算器４２、補数器４３、
レジスタ回路４０．４１゜４４およびＲＯＭアドレス出
力８を相互に接続するためのデータバス、４６は求めら
れた誤り位置の情報を外部へ出力するためのデータ線で
ある。

次にこの発明の動作について説明する。まず、符号選択
信号の入力端子１４より符号選択信号を入力し、その入
力信号をデコードすることで、ゲート１５〜２７を制御
し所定の符号に対する線形帰還シフトレジスタ回路２０
０を形成する。例えば、２５５．２３９ビットの２重誤
り訂正ＢＣＨ符号に対しては、ゲート１５．２０，２２
，２３゜２４．２６．２７を帰還路側へ、ゲート１６．
１７゜１８．１９，２１，２２．２５は遅延回路側へ切
り換えて符号化回路が形成されている。まず、データを
符号化する際には、ゲート１１ｔｌ−閉じ、ゲート１２
をｔ１側へ切り換え、情報入力端子１よより符号化すべ
き情報を入力し、符号語出力端子２よジ出力すると同時
に線形帰還シフトレジスタへ入力する。次に２ｂ−（２
ｂ）−１ビット分（例えば２３９ビット）を読み込むと
、その後でゲート１１を開き、ゲート１２をｔ２側へ倒
し、シフトレジスタの内容を逐次端子１２より出力する
。そして、全体として２重誤り訂正ＢＣＨ符号の符号語
を生成する。

次に復号化回路１１０の動作について説明する。

まず、符号選択信号の入力端子１４から入力される符号
選択信号をデコードし、第３図および第３図と同様にし
て構成されるシンドローム生成回路のゲートを制御して
、対応する符号のシンドローム生成回路を形成する。先
述の例では、第３図のゲー）２８．２９．３０を帰還路
側へ、ゲート３１を遅延回路側へ、ゲート３２．３３を
各々’３＋ｔＳ側へ、ゲート３４ｅｔｓ側へ切り換え、
ゲート３５゜３６を閉じ、ゲート３７を開くことで対応
する符号のシンドローム生成回路を形成しておき、受信
語入力端子３から２つのシンドローム回路および遅延用
のＲＡＭへデータを読み込む。受信語を２ｂ−１ビット
分入力し終るとシンドローム生成回路の各レジスタの内
容がその受信語の状態を示イシンドロームとして残る。

そして、２つのシンドロームの状態が共に全部零であれ
ば誤りなしと判定する。全部零でなければ第４図のシン
ドロームのレジスタ回路３８．３９へその内容をロード
する。シンドロームのパターンは各々有限体の元ｔ−ｂ
ビットの２進のベクトルで表現したものと考えることが
でき、しかも６元は有限体の原始光を累乗したものとな
っているので、各シンドロームのパターンを原始光の累
乗の形で表現したときの指数の形に変換（指数表現変換
回路機構〕する。

つマリ、各シンドロームのバタ“−ンｔ　Ｓ＋　＋　”
’ｓ　トすれば、各パターンは有限体の原始光αを用い
て、Ｓ＋＝ａ” ５３＝　　αＪ と書くことができるので、レジスタ回路３８．３９の内
容をアドレスとして、ＲＯＭ内にｉ、ｊを格納しておく
ことにより、 Ｓ１→ｉ Ｓ５→ｊ の形に変換し、データ線８を通して、各々レジスタ回路
４０．４１に格納する。次に、加算器４２を用いて、レ
ジスタ４０の内容を３倍し、補数器４３により−３１を
求め、再び加算器４２を用いてレジスタ４１の内容を加
えて、ｊ−３ｉを求め（演算回路機構）、これを中継用
のレジスタ回路４４へ格納する。この中継用のレジスタ
回路４４の内容は、シンドロームを正規化したものと考
えることができる。次にこのレジスタ４４の内容をＲＯ
Ｍのアドレスとしてアドレス線７を通してＲＯＭに与え
あらかじめ格納しておいた正規化されたシンドロームに
対する誤り位置数の組（／。

ｍ）をＲＯＭアドレス出力８を介してデータバス４５へ
与え加算器４２を用いてレジスタ回路４０の内容ｉを加
えて、真の誤り位置の組（ｌ！＋ｉ。

ｍ　−）−ｉ　）を求めこれを各々レジスタ４０．４１
に格納する。このレジスタ回路４０．４１の内容を遅延
用のＲＡＭのアドレスとして該当するビットデータを反
転することにより、２ビットまでの誤りは訂正すること
ができる。次いで、遅延用のＲＡＭの内容を情報出力端
子４全通して索表出力すれば復号化が完了する（索表回
路機構）。

この発明で用いるＲＯＭは、シンドローム゛の１つのビ
ット数ｉｂとすれば、シンドロームの表現１！ｅ変形す
るのに各々２ｂｘｂの容量が、また誤り位置を格納する
ためにも同じく２ｂｘｂ×２の容量が必要で、合計４ｘ
（２ｂｘｂ）の容量のＲＯＭが１つあればよく、従来の
方法に比べ必要とするＲＯＭの容量を１　／　２　ｂ　
−＋に減らすことができる。

なお、上記実施例では、符号長を２ｂ−１ビットとした
場合について説明したが、符号化開始位置信号を符号化
回路に入力信号として与えることにより、符号長を短縮
してもよく、上記実施例とまったく同一の回路で同様の
効果を得ることができるのはいうまでもない。また、上
記実施例では２重誤シ訂正符号のみを用いる場合につい
て説明したが、若干の回路（符号語付加回路機構）を追
加し、その回路に対して拡張指示信号を入力として力え
ることで、符号語の前、または後に任意の値（０又は１
）をもつ１ビットを付加するか、又は奇偶検査ビットを
符号語の後に付加することができる。

〔発明の効果〕

以上のように、この発明によれば複数の符号に対し用い
る符号を選択するため入力手段を設け、その入力手段に
よって符号化及びシンドローム生成のためのＬＦＳＲ回
路の帰還路を制御する機構を備え、符号語、あるいはシ
ンドロームを生成するようにしたので、必要とするＲＯ
Ｍの容量が少なくてすむ効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す符号化・復号化回路
のブロック図、第２図は符号化回路図、第３図は復号化
回路のうちシンドローム生成回路図、第４因は誤り位置
を求める演算回路図、第５図は従来の符号化・復号化回
路のブロック図、第６図は従来の符号化回路図、第７図
は従来のシンドローム生成回路図、第８図は従来の誤り
位置を求める回路図である。 図において、１は符号化情報の入力端子、２は符号語の
出力端子、３は受信語の入力端子、４は復号後の情報の
出力端子、７はアドレス線、８はデータの出力線、９は
１単位時間の遅延回路、１０は２を法とする加算器、１
４は符号選択信号の入力端子、１５〜３７は切替えゲー
ト、４２は法を２　ｂ　−ｔとする加算器、４３は補数
器、１００は符号化回路、１１０ｉｊ復号化回路、１５
０はゲート制御回路、１２０は遅延回路、２００は線形
帰還シフトレジスタ回路。 特許出願人　　三菱電機株式会社 （外２名）　−

Claims (5)

【特許請求の範囲】
1. （１）入力された符号選択信号を解読しゲート制御信号
   を出力するゲート制御回路と、前記ゲート制御信号によ
   つてセレクタ回路を作動し段数および帰還路を切り換え
   るための切替えゲートを有する線形帰還シフトレジスタ
   回路とを備えた誤り訂正符号の符号化・復号化回路にお
   いて、前記ゲート制御回路の出力信号により前記線形帰
   還シフトレジスタ回路の段数と帰還路を切り換えるゲー
   トを制御して次数の異なる生成多項式を選定して複数の
   符号長のボーズ・チヨドーリ・オツケンジム符号の符号
   語を発生するようにしたことを特徴とする誤り訂正符号
   の符号化・復号化回路。
2. （２）前記制御回路のゲート制御信号によつて段数およ
   び帰還路を切り換えるゲートを有する線形帰還シフトレ
   ジスタ回路の該ゲートを制御して次数の異なる既約多項
   式を選定し複数の符号長のボーズ・チヨドーリ・オツケ
   ンジム符号の符号語に対するシンドローム生成をするこ
   とを特徴とする特許請求の範囲第１項記載の誤り訂正符
   号の符号化・復号化回路。
3. （３）ボーズ・チヨドーリ・オツケンジム符号の前記復
   号化回路において、シンドロームのパターンから、誤り
   位置を演算するため、該シンドロームのパターンを有限
   体の原始元の指数表現に変換する指数表現変換回路機構
   と、前記変換された指数表現を扱える演算回路機構と、
   前記演算の結果から正規化誤り位置テーブルを索表する
   索表回路機構とを有し、前記変換された指数表現に対し
   て演算を施してシンドロームを正規化し、該正規化され
   た誤り位置を索表にて求めさらに正規化された誤り位置
   から真の誤り位置を求めて訂正することを特徴とする特
   許請求の範囲第２項記載の誤り訂正符号の符号化・復号
   化回路。
4. （４）前記符号化及び復号化を行なう際に符号化開始位
   置信号を符号化回路に入力信号として与えることで符号
   長を短縮化可能とするようにしたことを特徴とする特許
   請求の範囲第１項、第２項、第３項いずれか記載の誤り
   訂正符号の符号化・復号化回路。
5. （５）前記符号化及び復号化を行う際に拡張指示信号を
   前記符号化回路に与えることにより任意の値（０又は１
   ）を持つ１ビットを符号語の前または後に付加するか、
   又は奇偶検査ビットを符号語の後に付加する符号語付加
   回路機構を備えたことを特徴とする特許請求の範囲第１
   項、第２項、第３項、第４項いずれか記載の誤り訂正符
   号の符号化・復号化回路。