JP3595191B2

JP3595191B2 - 畳み込み符号化装置とビタビ復号化装置

Info

Publication number: JP3595191B2
Application number: JP11431799A
Authority: JP
Inventors: 政美阿部
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-04-22
Filing date: 1999-04-22
Publication date: 2004-12-02
Anticipated expiration: 2019-04-22
Also published as: JP2000013241A

Description

【０００１】
【発明の属する技術分野】
この発明は、移動体通信の分野に適する畳み込み符号化装置とビタビ復号化装置とに関するものである。
【０００２】
【従来の技術】
自動車電話、携帯電話等の、移動体用の無線通信システムは、時代の要請に従って急激な発展をとげている。こうした無線通信においては、信号が電波によって送受信されることから、雑音等による誤りを訂正し、入力時の信号を忠実に再生する誤り訂正技術が不可欠となっている。この誤り訂正技術としては、従来、畳み込み符号化方式や、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）方式、ＲＳ（ＲｅｅｄＳｏｌｏｍｏｍ）方式等が良く知られている。
【０００３】
【発明が解決しようとする課題】
ところで、上記のような従来の技術には次のような解決すべき課題があった。
【０００４】
畳み込み符号化方式は、復号時に前後の信号を予測できるよう、入力信号をそれ以前に入力した信号と関連づけて出力する符号化方式である。関連づけを式で表したものを生成多項式と呼ぶ。１ビット入力に対し、生成多項式を２種類使えば、レート１／２の符号化、３種類使えばレート１／３の符号化と呼ぶ。レート１／２の場合、出力情報量は入力情報量の２倍、レート１／３の場合は３倍となり、情報量は増えるが、情報量が増えるほど、誤り訂正能力は高くなる。移動通信の分野では、無線伝搬環境やサービス種別により、情報量を可変して、適切な誤り品質を提供する必要がある。
【０００５】
図４（ａ）と４（ｂ）は、従来の畳み込み符号化装置とビタビ復号化装置とを示している。図４（ａ）において、従来の畳み込み符号化装置は、セレクタ２３、レート１／２の畳み込み符号化装置２４、レート１／３の畳み込み符号化装置２５そしてセレクタ２６を含む。従来の畳み込み符号化装置は、畳み込み符号化レート（Ｒ＝１／２またはＲ＝１／３）に応答して、レート１／２の畳み込み符号化装置２４またはレート１／３の畳み込み符号化装置２５のどちらかを選択する。図４（ｂ）において、ビタビ復号化装置は、セレクタ３３、レート１／２のビタビ復号化装置３４、レート１／３のビタビ復号化装置３５そしてセレクタ３６を含む。ビタビ復号化装置は、畳み込み符号化レートに応答して、レート１／２のビタビ復号化装置３４またはレート１／３のビタビ復号化装置３５のどちらかを選択する。従って、２つの畳み込み符号化装置と２つのビタビ復号化装置を持っている従来の無線トランシーバは、サイズが大きく複雑になる。
【０００６】
【課題を解決するための手段】
この発明は前記課題を解決するために、次の構成を採用する。
【０００７】
＜構成１＞
Ｎ個の生成多項式に基づいてＮ個の畳み込み符号化ビットを発生するための畳み込み符号発生部と、前記畳み込み符号化ビットをシリアルな畳み込み符号列に変換するためのパラレル／シリアル変換部と、レート１／Ｎまたはレート１／Ｍのどちらかの畳み込み符号化レートを示すためのレート指示部と（ここでＮとＭは、Ｍ＜Ｎの関係を満たす正の整数である）、レート１／Ｎで畳み込み符号化を行うときＮ個の前記畳み込み符号化ビットを供給し、レート１／Ｍで畳み込み符号化を行うときレート１／Ｎの畳み込み符号化とレート１／Ｍの畳み込み符号化とに共通するＭ個の生成多項式によって発生されるＭ個の畳み込み符号化ビットを供給し且つレート１／Ｎの畳み込み符号化のために他の（Ｎ−Ｍ）個の生成多項式によって発生される（Ｎ−Ｍ）個の畳み込み符号化ビットを無効化するためのセレクタとを備えてなることを特徴とする畳み込み符号化装置。
【０００８】
＜構成２＞
構成１に記載の畳み込み符号化装置において、前記パラレル／シリアル変換部は前記１／Ｍの畳み込み符号化を行うとき前記無効化された（Ｎ−Ｍ）個の畳み込み符号化ビットを出力しないようにすることを特徴とする畳み込み符号化装置。
【０００９】
＜構成３＞
構成１に記載の畳み込み符号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つフレーム毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
【００１０】
＜構成４＞
構成１に記載の畳み込み符号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つバーストフレーム毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
【００１１】
＜構成５＞
構成１に記載の畳み込み符号化装置において、前記レート指示部は、呼設定毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
【００１２】
＜構成６＞
畳み込み符号化部により入力されるレート情報を持つ受信信号から１／Ｎ（Ｎは正の整数）または１／Ｍ（Ｍは、Ｍ＜Ｎである正の整数）の畳み込み符号化レートを検出し、前記検出された畳み込み符号化レートに基づく指令を供給するためのレート指示部と、前記指令が１／Ｎの畳み込み符号レートであるとき、前記レート１／Ｎの畳み込み符号化のためＮ個の生成多項式によって発生されるＮ個の畳み込み符号化ビットをビタビ復号化回路へ供給し、前記指令が１／Ｍの畳み込み符号レートであるとき、前記１／Ｎの畳み込み符号と前記１／Ｍの畳み込み符号とで共通するＭ個の生成多項式によって発生されるＭ個の畳み込み符号化ビットを前記ビタビ復号化回路へ供給し且つ残りの（Ｎ−Ｍ）個の畳み込み符号化ビットを無効化データに置き換えるためのデータ変換部とを備えてなることを特徴とするビタビ復号化装置。
【００１３】
＜構成７＞
構成６に記載のビタビ復号化装置において、前記データ変換部は、畳み込み符号化ビットを「１」から「０」へ変換し且つ「０」から「１」へ変換するための畳み込み符号化ビット変換部と、前記レート指示部からの指令に基づいて前記無効化データを「０」に変換するためのゼロ挿入回路とを備えてなることを特徴とするビタビ復号化装置。
【００１４】
＜構成８＞
構成７に記載のビタビ復号化装置において、前記ゼロ挿入回路は、前記畳み込み符号化部が前記無効化データを送信しない場合に前記無効化データのために「０」を挿入することを特徴とするビタビ復号化装置。
【００１５】
＜構成９＞
構成６に記載のビタビ復号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つフレーム毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。
【００１６】
＜構成１０＞
構成６に記載のビタビ復号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つバーストフレーム毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。
【００１７】
＜構成１１＞
構成６に記載のビタビ復号化装置において、前記レート指示部は、呼設定毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
【００１９】
（具体例１）
図１は、本発明の畳み込み符号化装置の具体例を示す説明図である。
【００２０】
図１の（ａ）は畳み込み符号化部のブロック図、（ｂ）はレート１／３の畳み込み符号化を行うときの畳み込み符号化部の出力データ、（ｃ）はレート１／２の畳み込み符号化を行うときの畳み込み符号化部の出力データを示す。
【００２１】
図１（ａ）に示される畳み込み符号化部は、７個の排他的諭理和回路３、３個のシフトレジスタＳＬ１、ＳＬ２およびＳＬ３、セレクタ４、レート指示部５、そしてパラレル／シリアル変換部６を含む。畳み込み符号化部は、入力ビット列１を、第１ビット列Ｃ１_ｉ、第２ビット列Ｃ２_ｉと第３ビット列Ｃ３_ｉからなる出力ビット列２へ畳み込み符号化する。第１のビット列Ｃ１_ｉは、以下の第１の生成多項式を演算することによって得られる。
Ｃ１_ｉ＝Ｃ_ｎ（＋）Ｃ_ｎ−１（＋）Ｃ_ｎ−２（＋）Ｃ_ｎ−３
ここで、Ｃ_ｎは入力ビット、Ｃ_ｎ−１はシフトレジスタＳＬ１により出力される第１先行ビット、Ｃ_ｎ−２はシフトレジスタＳＬ２により出力される第２先行ビット、Ｃ_ｎ−３はシフトレジスタＳＬ３より出力される第３先行ビット、（＋）は排他的論理和演算を示す。
【００２２】
同様に、第２のビット列Ｃ２_ｉは、以下の第２の生成多項式を演算することによって得られる。
【００２３】
Ｃ２_ｉ＝Ｃ_ｎ（＋）Ｃ_ｎ−２（＋）Ｃ_ｎ−３
第３のビット列Ｃ３_ｉは、以下の第３の生成多項式を演算することによって得られる。
【００２４】
Ｃ３_ｉ＝Ｃ_ｎ（＋）Ｃ_ｎ−１（＋）Ｃ_ｎ−３
パラレル／シリアル変換部６は、第１ビット列Ｃ１_ｉ、第２ビット列Ｃ２_ｉと第３ビット列Ｃ３_ｉを含むパラレルデータ列をシリアル出力ビット列２に変換する。このようにして、シリアルに畳み込み符号を送ることができる。ここで、第３ビット列Ｃ３_ｉは、レート指示部５によって出力されるコマンド信号によって制御されるセレクタ４を経由し、パラレル／シリアル変換部６へ出力される。セレクタ４は、コマンド信号がレート１／３の畳み込み符号化を示すとき、第３ビット列Ｃ３_ｉをパラレル／シリアル変換部６へ出力する。一方、セレクタ４は、コマンド信号がレート１／２の畳み込み符号化を示すとき、第３ビット列Ｃ３_ｉを無効にする。例えば、セレクタ４は、コマンド信号がレート１／２の畳み込み符号化を示すならば、パラレル／シリアル変換部６に第３ビット列Ｃ３_ｉを出力しない。このようにして、パラレル／シリアル変換部６は、セレクタ４が第３ビット列Ｃ３_ｉを通過させるとき、図１（ｂ）に示されるように出力ビット列２Ａを出力する。パラレル／シリアル変換部６は、同様に、セレクタ４が第３ビット列Ｃ３_ｉを無効にするとき、図１（ｃ）に示される出力ビット列２Ｂを出力する。
【００２５】
図５は、図１（ａ）のレート１／３の畳み込み符号化部のためのトレリス図を示す。図５のツリー構造における各々のノードは、ａ＝０００、ｂ＝１００、ｃ＝０１０、ｄ＝１１０、ｅ＝００１、ｆ＝１０１、ｇ＝０１１、ｈ＝１１１のように、シフトレジスタＳＬ１、ＳＬ２とＳＬ３において、８つの取り得る状態に対応して表示されている。ツリー構造の第１の分岐は、時間Ｔ１で、２倍になり一対のノードを生成する。第２の分岐は、時間Ｔ２で、ａ、ｂ、ｃとｄで表示される４つのノードとなる。第３の分岐は、時間Ｔ３でａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇとｈで表示される８つのノードとなる。第４の分岐の後、時間Ｔ４で、合計１６のノードがある。
【００２６】
同じ状態の各々のノードから発する全ての分岐は、図５の分岐に示されるように同一の畳み込みビット列を発生する。例えば、各々のノードは、（ａ）時間Ｔ１〜Ｔ５では、畳み込みビット列０００をもつ分岐と、畳み込みビット列１１１をもつ分岐とがある。他の例として、各々のノードは、（ｂ）時間Ｔ２〜Ｔ５では、畳み込みビット列１０１をもつ分岐と、畳み込みビット列０１０をもつ分岐とがある。この理由は、前記した３つの生成多項式から明らかである。
【００２７】
図５において、時間Ｔ（ｋ）のノードから時間Ｔ（ｋ＋１）の他のノードへの実線で示される分岐は、入力データ「０」が畳み込み符号化部へ入力されることを示している。時間Ｔ（ｋ）のノードから時間Ｔ（ｋ＋１）の他のノードへの破線で示される分岐は、入力データ「１」が畳み込み符号化部へ入力されることを示している。
【００２８】
以下の例は、レート１／３の畳み込み符号化を行うとき、図５におけるトレリス図を横切ることを示している。もし、時間Ｔ１で、状態（ａ）で、入力データ「１」が畳み込み符号化部へ入力されるなら、符号化部は、生成多項式に基づいて第１、第２及び第３のビット列Ｃ１_ｉ、Ｃ２_ｉ、Ｃ３_ｉに対応して畳み込み符号化部へ畳み込み符号「１１１」を出力する。次に、もし時間Ｔ２で、状態（ｂ）で、入力データ「１」が入力されるなら、符号化部は、畳み込み符号「０１０」を出力する。同様に、もし入力データ「０」、「１」、「１」が連続して入力されるならば、符号化部は、畳み込み符号、「０１１」、「１１０」、「１０１」を順に出力する。
【００２９】
以下の例は、１／２の畳み込み符号化を行うとき、図５におけるトレリス図を横切ることを示している。もし、時間Ｔ１で、状態（ａ）で、入力データ「１」が畳み込み符号化部へ入力されるなら、第３のビット列Ｃ３_ｉがセレクタ４により無効化されるので、符号化部は、第１および第２のビット列Ｃ１_ｉ、Ｃ２_ｉに対応して畳み込み符号化部へ畳み込み符号「１１」を出力する。次に、もし時間Ｔ２で、状態（ｂ）で、入力データ「１」が入力されるなら、符号化部は、畳み込み符号「１０」を出力する。同様に、もし入力データ「０」、「１」、「１」が連続して入力されるならば、符号化部は、畳み込み符号、「０１」、「１１」、「１０」を順に出力する。
【００３０】
この具体例において、セレクタ４は、装置がレート指示部５により出力されるコマンド信号に基づいて、第３のビット列Ｃ３_ｉを通過させたり無効化させたりすることができるなら、そのような他の装置へ容易に置き換えることができる。
【００３１】
図２はビタビ復号化装置を説明するための図であり、以下、ビタビ復号化装置の具体例につき図面を用いて説明する。このビタビ復号化装置は、データ変換部１２、ゼロ挿入回路１３、分岐メトリック演算部１４、パスメトリック演算部１５、パス評価部１６そしてレートレート指示部１８を備えている。ビタビ復号化装置は、一般的に、受信ビット列を復号化し、復号化ビット列を出力する。図２に示されるように、受信ビット列は、入力端子１１を介して、データ変換部１２へ供給される。
データ変換部１２は、受信ビット「０」は「１」に変換され、「１」は「０」に変換されるというように、受信ビット列（第１、第２及び第３のビット列Ｃ１_ｉ、Ｃ２_ｉ、Ｃ３_ｉ）を変換する。
【００３２】
ゼロ挿入回路１３は、レート指示部がレート１／３の畳み込み符号化を示すとき、分岐メトリック演算部１４へ、データ変換部１２により出力される変換されたデータ列を変換する。同様に、ゼロ挿入回路１３は、レート指示部がレート１／２の畳み込み符号化を示すとき、図１（ｂ）に示されるように、第３ビット列Ｃ３_ｉの各部分に「０」を挿入する。
【００３３】
分岐メトリック演算部１４は、以下の式を用いることにより、各分岐メトリックＢＭを演算する。
【００３４】
ＢＭ＝Ｃ１_ｉ＊ＢＭ（Ｎ，１）＋Ｃ２_ｉ＊ＢＭ（Ｎ，２）＋Ｃ３_ｉ＊ＢＭ（Ｎ，３）
分岐メトリック演算部１４は、図６の各分岐に示されるように、受信ビット列（Ｃ１_ｉ、Ｃ２_ｉ、Ｃ３_ｉ）と符号ワード（ＢＭ（Ｎ，１）、ＢＭ（Ｎ，２）、ＢＭ（Ｎ，３））との相関を計算する。各々の符号ワードＢＭ（Ｎ，１）、ＢＭ（Ｎ，２）、ＢＭ（Ｎ，３）は、各々の状態遷移の結果として符号化部からの出力と推定される符号シンボルである。
【００３５】
ゼロ挿入回路１３がＣ３_ｉの各部分に「０」を挿入する場合のため（即ち、レート１／２の畳み込み符号化のため）、分岐メトリック演算部１４は、レート１／３の畳み込み符号化のためと同様に、同じ式を用いて受信ビット列（Ｃ１_ｉ、Ｃ２_ｉ、Ｃ３_ｉ）と符号ワード（ＢＭ（Ｎ，１）、ＢＭ（Ｎ，２）、ＢＭ（Ｎ，３））との相関を計算する。従って、レート１／２の畳み込み符号化のための分岐メトリックを計算するとき、分岐メトリック演算部１４によるその計算は、ゼロ挿入回路１３が各Ｃ３_ｉの部分に「０」を挿入するので、以下の式を計算するのと等価となる。
【００３６】
ＢＭ＝Ｃ１_ｉ＊ＢＭ（Ｎ，１）＋Ｃ２_ｉ＊ＢＭ（Ｎ，２）
分岐メトリック演算部１４によって計算された分岐メトリックは、パスメトリック演算部１５へ供給される。パスメトリック演算部１５は、接続された分岐の分岐メトリックを合計することによって、各々のパスメトリックを計算する。パス推定部１６は、最も大きなパスメトリックをもつパスとして最適パスを選択する。
【００３７】
図６は、この具体例のレート１／３のビタビ復号化のためのトレリス図を示す。図６のツリー構造における各ノードは、ａ＝０００、ｂ＝１００、ｃ＝０１０、ｄ＝１１０、ｅ＝００１、ｆ＝１０１、ｇ＝０１１、ｈ＝１１１のように、シフトレジスタＳＬ１、ＳＬ２およびＳＬ３において取り得る８つの状態の対応して表示されている。
例えば、図６の下部において、各々の符号ワード列と分岐メトリックは、「１１１」、「０１０」、「０１１」、「１１０」、「１０１」の受信ビット列に基づいた分岐を示している。この受信ビット列に基づいて、分岐メトリック演算部１４は、上記の式を用いて、各々の分岐メトリックを計算する。もし、受信ビット列が「１１１」であるならば、状態ａから状態ａへの分岐メトリックは、符号ワード列「０００」から「−３」として計算され、状態ａから状態ｂへの分岐メトリックは、符号ワード列「１１１」から「３」として計算される。同様にして、各々の分岐メトリックは、図６の分岐上に示されている。
パスメトリック演算部１５は、パスメトリックを決定するため、すべてのパスに分岐メトリックを加える。パス推定部１６は、最も大きいパスメトリックを持つパスに基づいて最適パスを決定する。
【００３８】
図３（ａ）、３（ｂ）と３（ｃ）は、畳み込み符号のレート１／２と１／３との間でのレート変更のタイミングを説明するための図である。例えば、伝搬する信号の誤り特性が極めて厳しい環境においては、レートを１／３に固定して移動通信を行うことが好ましい。また、誤り特性が十分良好な環境では、レートを１／２に固定すればよい。いずれの場合でも、図１に示した畳み込み符号化装置や図２に示したビタビ復号化装置のレート指示部５や１８を、該当する状態に初期設定しておけばよい。
【００３９】
しかしながら、例えば移動局が都会から郊外に移動して使用されるような場合には、基地局が自動的にレートを切り換えることができるとよい。このようなレートの切り換えは、送信側から受信側のレート指示部１８に所定の制御信号を送出することにより実現する。その送出タイミングは、例えばこの図３（ａ）で示されるように、フレーム毎に畳み込み符号化のレートを変更することが可能である。この場合、畳み込み符号化のレートを示す情報ビットは、各々のフレームのヘッド部分に供給される。
さらに、図３（ｂ）で示されるように、呼毎にレートを設定し、呼が切断されると、次の呼設定の際に新たなレートを決定するという方法も可能である。それは、呼設定を開始するとき、畳み込み符号化のレートは、決定される。
【００４０】
また、図３（ｃ）で示されるように、各々のバーストフレーム、即ち連続した音声の切れ目が生じた部分毎に、レート変更が可能である。
【００４１】
また、もし畳み込み符号化のレートを示す情報とタイミングが復号化装置へ送信されるなら、その畳み込み符号化のレートは、いつでも変えることができる。
【００４２】
この発明の具体例は、１／２と１／３のレートの畳み込み符号化を例に説明したが、発明は、ＭとＮが正の整数でＭ＜Ｎを満たすとき、１／Ｎと１／Ｍのレートの畳み込み符号化に適用することができる。
また、この発明の具体例は、符号化装置と復号化装置において１ビットシフトする例を用いて説明したが、この発明は、１ビットより大きいビットシフトする場合にも適用できる。
【００４３】
当業者であれば理解できるように、この発明はハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせにより実施することができる。
【００４４】
以上、好ましい具体例を用いて詳細に説明したが、当業者であれば特許請求の範囲内において、その具体例にとらわれず、容易にその具体例を置換、または変更することができるであろう。
【００４５】
【発明の効果】
以上、詳細に説明したように、この発明の符号化装置によれば、両レートで共通の畳み込み符号化ビットをシリアルに変換すると共に、残りの畳み込み符号化ビットを無効化データに置き換えるようにしたので、排他的論理和回路やシフトレジスタの大部分を両レートで共通化して、ハードウェアを簡略化することができる。
【００４６】
また、同様にこの発明のビタビ復号化装置によれば、従来の装置に比べてハードウェア量を小さくできる。即ち、この発明のビタビ復号化装置では、レート１／３用ビタビ復号化部１セット分のハードウェアを使用して、２種のレートの信号を処理することが可能になる。
【図面の簡単な説明】
【図１】この発明の具体例を説明するための畳み込み符号化部を示すブロック図とその出力のデータ構造図、
【図２】この発明の具体例を説明するためのビタビ復号化装置を示すブロック図、
【図３】この発明のレート変更タイミングの説明図、
【図４】従来の畳み込み符号化装置とビタビ復号化装置とを説明するためのブロック図、
【図５】図１（ａ）に示した畳み込み符号化部のレート１／３の畳み込み符号化を説明するためのトレリス図、
【図６】図２に示したビタビ復号化装置のレート１／３のビタビ復号化を説明するためのトレリス図である。
【符号の説明】
１入力ビット列、２出力ビット列、３排他的論理和回路
４セレクタ、５レート指示部、ＳＬ１〜ＳＬ３シフトレジスタ

Claims

Ｎ個の生成多項式に基づいてＮ個の畳み込み符号化ビットを発生するための畳み込み符号発生部と、
前記畳み込み符号化ビットをシリアルな畳み込み符号列に変換するためのパラレル／シリアル変換部と、
レート１／Ｎまたはレート１／Ｍのどちらかの畳み込み符号化レートを示すためのレート指示部と（ここでＮとＭは、Ｍ＜Ｎの関係を満たす正の整数である）、
レート１／Ｎで畳み込み符号化を行うときＮ個の前記畳み込み符号化ビットを供給し、レート１／Ｍで畳み込み符号化を行うときレート１／Ｎの畳み込み符号化とレート１／Ｍの畳み込み符号化とに共通するＭ個の生成多項式によって発生されるＭ個の畳み込み符号化ビットを供給し且つレート１／Ｎの畳み込み符号化のために他の（Ｎ−Ｍ）個の生成多項式によって発生される（Ｎ−Ｍ）個の畳み込み符号化ビットを無効化するためのセレクタとを備えてなることを特徴とする畳み込み符号化装置。
請求項１に記載の畳み込み符号化装置において、前記パラレル／シリアル変換部は前記１／Ｍの畳み込み符号化を行うとき前記無効化された（Ｎ−Ｍ）個の畳み込み符号化ビットを出力しないようにすることを特徴とする畳み込み符号化装置。
請求項１に記載の畳み込み符号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つフレーム毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
請求項１に記載の畳み込み符号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つバーストフレーム毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
請求項１に記載の畳み込み符号化装置において、前記レート指示部は、呼設定毎に畳み込み符号化レートを指示することを特徴とする畳み込み符号化装置。
畳み込み符号化部により入力されるレート情報を持つ受信信号から１／Ｎ（Ｎは正の整数）または１／Ｍ（Ｍは、Ｍ＜Ｎである正の整数）の畳み込み符号化レートを検出し、前記検出された畳み込み符号化レートに基づく指令を供給するためのレート指示部と、
前記指令が１／Ｎの畳み込み符号レートであるとき、前記レート１／Ｎの畳み込み符号化のためＮ個の生成多項式によって発生されるＮ個の畳み込み符号化ビットをビタビ復号化回路へ供給し、前記指令が１／Ｍの畳み込み符号レートであるとき、前記１／Ｎの畳み込み符号と前記１／Ｍの畳み込み符号とで共通するＭ個の生成多項式によって発生されるＭ個の畳み込み符号化ビットを前記ビタビ復号化回路へ供給し且つ残りの（Ｎ−Ｍ）個の畳み込み符号化ビットを無効化データに置き換えるためのデータ変換部とを備えてなることを特徴とするビタビ復号化装置。
請求項６に記載のビタビ復号化装置において、前記データ変換部は、
畳み込み符号化ビットを「１」から「０」へ変換し且つ「０」から「１」へ変換するための畳み込み符号化ビット変換部と、
前記レート指示部からの指令に基づいて前記無効化データを「０」に変換するためのゼロ挿入回路とを備えてなることを特徴とするビタビ復号化装置。
請求項７に記載のビタビ復号化装置において、前記ゼロ挿入回路は、前記畳み込み符号化部が前記無効化データを送信しない場合に前記無効化データのために「０」を挿入することを特徴とするビタビ復号化装置。
請求項６に記載のビタビ復号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つフレーム毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。
請求項６に記載のビタビ復号化装置において、前記レート指示部は、前記畳み込み符号化ビットを持つバーストフレーム毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。
請求項６に記載のビタビ復号化装置において、前記レート指示部は、呼設定毎に前記畳み込み符号化レートを検出することを特徴とするビタビ復号化装置。