JP2001024523A

JP2001024523A - 復号器

Info

Publication number: JP2001024523A
Application number: JP11195081A
Authority: JP
Inventors: Kenji Higuchi; 憲二樋口
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-07-08
Filing date: 1999-07-08
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】小型化とコスト低減を図った復号器を提供す
ること。【解決手段】第１の生成行列で畳み込まれた符号系列
が伝送路上に送信される。逆畳み込み復号器１２０は、
この符号系列を受信し、第１の生成行列に基づいて定め
られる第２の生成行列で畳み込みを行い、それをモジュ
ロ２で加算して訂正前復号信号を出力する。再畳み込み
符号器１４０は、この訂正前復号信号を第１の生成行列
で畳み込む。誤り検出回路１６０は、再畳み込み符号器
１４０から出力される符号系列と受信された符号系列と
を比較して、シンドロームを検出し、そのシンドローム
のパターンに基づいて誤りが生じているビット位置を特
定し、誤り訂正パルスを出力する。誤り訂正回路１８０
は、訂正前復号信号と誤り訂正パルスのタイミングを一
致させた上で誤り訂正パルスによって訂正前復号信号中
の誤りビットを反転させることにより、訂正前復号信号
を訂正して訂正後復号信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信した信号に対
して所定の復号処理を行う復号器に関する。

【０００２】

【従来の技術】最近の無線通信システムにおいては、誤
り検出および誤り訂正のために、送信機が情報系列（送
信対象の情報ビット列とこの情報ビット列に続くテール
ビット列（Ｋ−１ビット以上の“０”のビット列））に
対して畳み込み符号化処理を行って符号系列を送信し、
受信機がこの符号系列の復号化処理を行うという手法が
広く用いられている。

【０００３】図３０は、従来の畳み込み符号器の構成を
示す図である。同図に示す畳み込み符号器９００は、１
系列の情報系列に対して畳み込み符号化処理を行ってＱ
系列（Ｑ＝１／Ｒ、Ｒ：符号化率）の符号系列を送信す
るものであり、拘束長はＫである。この畳み込み符号器
９００は、拘束長Ｋよりも１だけ少ないＫ−１段の縦続
接続された単位時間遅延素子（例えばＤ型フリップフロ
ップ）９０１−（１）〜９０１−（Ｋ−１）と、モジュ
ロ２（ｍｏｄ２）演算部９０２−１〜９０２−Ｑとを含
んで構成されている。

【０００４】単位時間遅延素子９０１−（１）〜９０１
−（Ｋ−１）は、あらかじめリセットされている。情報
系列が直列に入力されると、これらの単位時間遅延素子
９０１−（１）〜９０１−（Ｋ−１）は、この情報系列
を時間軸上で展開する。

【０００５】モジュロ２演算部９０２−１〜９０２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって構成されている。そして、モジュロ２演算部９
０２−１〜９０２−Ｑのそれぞれにおいて、初段の単位
時間遅延素子９０１−（１）の入力端子のタップから最
終段の単位時間遅延素子９０１−（Ｋ−１）の出力端子
のタップまでのＫ個のタップの中からいくつかのタップ
が選択されており、これらの選択されたタップが排他的
論理和回路に接続されている。ただし、タップの選択に
おいては、モジュロ２演算部９０２−１〜９０２−Ｑの
それぞれに対応するタップの選択のいずれかにおいて初
段の単位時間遅延素子９０１−（１）の入力端子のタッ
プと最終段の単位時間遅延素子９０１−（Ｋ−１）の出
力端子のタップが必ず選択されていること、およびモジ
ュロ２演算部９０２−１〜９０２−Ｑのそれぞれに対応
するタップの選択の組み合わせがそれぞれ異なっている
ことが条件となる。

【０００６】モジュロ２演算部９０２−１〜９０２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって、選択されたタップから出力される信号をモジ
ュロ２で加算してＱ系列の符号系列を生成する。ここ
で、初段の単位時間遅延素子９０１−（１）の入力端子
のタップを０、出力端子のタップを１、２段目の単位時
間遅延素子９０１−（２）の出力端子のタップを２、
…、最終段の単位時間遅延素子９０１−（Ｋ−１）の出
力端子のタップをＫ−１と番号を付ける。ｇ_i をｉ番目
のタップの選択の有無を表す値とすると、畳み込み符号
器９００によって生成される行列はＧ＝［ｇ₀ ｇ₁ ・・・ｇ_K-1］ …（１）となる。ここで、タップ選択ありの場合はｇ_i ＝１、タ
ップ選択なしの場合はｇi＝０である。

【０００７】また、図３１は、ビタビ復号器の構成を示
す図である。同図に示すビタビ復号器９５０は、上述し
た畳み込み符号器９００から送信されるＱ系列の符号系
列に対して最尤復号法による復号化処理を行って厳密な
信号誤りの検出および訂正を行うためのものであり、ブ
ランチメトリック回路９５１、パスメトリック回路９５
２、加算比較選択回路９５３、パスメモリ９５４、出力
バッファ９５５を含んで構成されている。

【０００８】符号系列が伝送路上を伝送されることによ
って、符号系列に誤り系列が加算されたＱ系列の受信系
列が入力されると、ブランチメトリック回路９５１は、
トレリス（trellis：状態遷移を時間軸上で表したも
の）上の各時点において、受信系列と各ブランチ（bran
ch：トレリスの枝）に対応する送信系列候補とのハミン
グ距離（hamming distance：受信系列と送信系列候補の
ビット列間の差、すなわち受信系列と送信系列候補の対
応する位置のビットが異なっている箇所の数）またはユ
ークリッド距離（euclid distance：受信系列と送信系
列候補のアナログ的な距離）により、各ブランチのブラ
ンチメトリック（branch metric）を算出する。

【０００９】パスメトリック回路９５２は、各時点にお
いてブランチメトリックが算出されるごとに、トレリス
上のパス（path）について、そのパスを構成するブラン
チのブランチメトリックを累積してパスメトリック（pa
th metric）を算出する。ただし、トレリス上のパスの
数は時間経過とともに累乗的に増加するため、全てのパ
スについてパスメトリックを算出すると計算量が膨大に
なる。このため、各時点において生き残りのパスを選択
し、選択されたパスについてのみブランチメトリックを
累積することにより、計算量を減らす処理が行われる。

【００１０】加算比較選択回路９５３は、各時点ごと
に、選択可能な全てのパスのパスメトリックの候補（１
時刻前のパスメトリックにブランチメトリック回路９５
１によって算出されたブランチメトリックを加算したも
の）を比較し、最小のパスメトリックの候補を有するパ
スを生き残りのパスとして選択する。

【００１１】そして、パスメトリック回路９５２は、加
算比較選択回路９５３によって選択された生き残りパス
についてのみブランチメトリックを累積し、選択されな
かったパスについては以降のブランチメトリックの累積
を打ち切る。

【００１２】パスメモリ９５４は、加算比較選択回路９
５３による生き残りパスの選択結果を一時的に保存す
る。出力バッファ９５５には、復号結果である情報系列
が逆順に書き込まれる。そして、出力バッファ９５５に
書き込まれた情報系列は、正順に読み出されて出力され
る。

【００１３】

【発明が解決しようとする課題】上述した最尤復号法に
よる復号化処理では、畳み込み符号器９００の拘束長Ｋ
が大きくなるにつれて、ビタビ復号器９５０の装置規模
が指数関数的に大きくなるという問題があった。また、
ビタビ復号器９５０を用いて、最尤復号法に近似した逐
次復号法による復号化処理を行うことも可能であるが、
この場合にはパスメモリ９５４の記憶容量を大きくしな
ければならなかった。このため、装置規模が小さくかつ
コストを低減した復号器が要求されている。

【００１４】特に、従来の無線機の試験装置は、上述し
たビタビ復号器９５０を備えて被測定装置から送出され
る信号の復号を行っていたが、一般に無線機の試験装置
の受信部と被測定装置の送信部は、短い同軸ケーブルや
アンテナカップラによって接続されるため、伝送路は理
想状態に近く符号系列に誤り系列が加算されて信号誤り
が発生することはほとんどない。したがって、必ずしも
無線機の試験装置にビタビ復号器９５０を備えて厳密な
信号誤りの検出および訂正を行う必要はなく、ビタビ復
号器９５０を用いずに試験装置の小型化とコスト低減を
図ることが要求されている。

【００１５】本発明は、このような点に鑑みて創作され
たものであり、その目的は小型化とコスト低減を図った
復号器を提供することにある。

【００１６】

【課題を解決するための手段】請求項１に記載された復
号器は、畳み込み符号化用の第１の生成行列によって送
信側で畳み込まれた複数の符号系列が順次入力され、こ
れらの前記符号系列を前記第１の生成行列に基づいて定
められる第２の生成行列を用いてそれぞれ畳み込み、そ
の畳み込んだ結果をモジュロ２で加算することによって
訂正前復号信号を出力する逆畳み込み復号手段を含んで
構成されるものである。送信側では、情報系列に対して
畳み込み符号化用の第１の生成行列を用いて畳み込みが
行われ、この結果生成された符号系列が伝送路上に送信
される。受信側では、この伝送路上を伝送して来た符号
系列を受信して復号する。このとき、受信される符号系
列には、伝送路上を伝送する間に加算された誤り系列が
含まれている。そこで、逆畳み込み復号手段は、送信側
の畳み込みに用いられた畳み込み符号化用の第１の生成
行列に基づいて定められる第２の生成行列を用いて畳み
込みを行い、その畳み込み結果をモジュロ２で加算し
て、訂正前復号信号を生成する。無線機の試験装置の受
信部と被測定装置の送信部との間のように、短い同軸ケ
ーブルやアンテナカップラによって接続された伝送路
は、理想状態に近く符号系列に誤り系列が加算されて信
号誤りが発生することはほとんどないので、従来の復号
器のようにビタビ復号器を備える必要はなく、この発明
のように簡単な回路構成の逆畳み込み復号手段によって
復号処理を行うことが可能であり、復号器の小型化とコ
スト低減を図ることができる。

【００１７】請求項２に記載された復号器は、畳み込み
符号化用の第１の生成行列によって送信側で畳み込まれ
た複数の符号系列が順次入力され、これらの前記符号系
列を前記第１の生成行列に基づいて定められる第２の生
成行列を用いてそれぞれ畳み込み、その畳み込んだ結果
をモジュロ２で加算することによって訂正前復号信号を
出力する逆畳み込み復号手段と、前記逆畳み込み復号手
段から出力される前記訂正前復号信号を前記第１の生成
行列によって畳み込み、第２の符号系列として出力する
再畳み込み符号手段と、前記第１及び第２の符号系列を
比較してシンドロームを検出し、検出されたシンドロー
ムのパターンに基づいて前記第１符号系列中に存在する
誤りビットを判定し誤り訂正パルスを出力する誤り検出
手段とを備えるものである。再畳み込み符号手段は、逆
畳み込み復号手段によって生成された訂正前復号信号に
対して、送信側と同じ畳み込み符号化用の第１の生成行
列を用いた畳み込みを行って第２の符号系列を生成す
る。誤り検出手段は、受信手段によって受信された第１
の符号系列と再畳み込み符号手段によって生成された第
２の符号系列とを比較してシンドロームを検出する。受
信された第１の符号系列に誤りが存在する場合には、検
出されたシンドロームのパターンと誤り系列のパターン
との間に相関関係が存在するので、誤り検出手段は、シ
ンドローム中の特定パターンを検出して誤りビットの位
置を判定し、そのビット位置に誤り訂正パルスを出力す
る。この誤り訂正パルスに基づいて訂正前復号信号中の
誤りビットを反転させるなどの処理を行うことによっ
て、誤りを訂正することができる。

【００１８】請求項３に記載された復号器は、前記請求
項２に記載された復号器において、前記誤り検出手段か
ら出力される前記誤り訂正パルスを用いて前記逆畳み込
み復号手段から出力される前記訂正前復号信号を反転さ
せることによって訂正後復号信号を出力する誤り訂正手
段をさらに備えるものである。この発明の復号器は、誤
り訂正の方法を具体的に特定したものであり、誤り検出
手段から出力される誤り訂正パルスを用いて、訂正前復
号信号を反転させて、誤りの訂正された訂正後復号信号
を出力するようにしたものである。

【００１９】請求項４に記載された復号器は、前記請求
項３に記載された復号器の一実施態様として、前記誤り
訂正手段から出力される前記訂正後復号信号を前記第１
の生成行列によって畳み込み、第３の符号系列として出
力する接続手段と、前記第１の生成行列に基づいて定め
られる第３の生成行列を用いて前記接続手段から出力さ
れる前記第３の符号系列を畳み込み、この畳み込み結果
をモジュロ２で加算することによって第２の訂正前復号
信号を出力する第２の逆畳み込み復号手段と、前記第２
の逆畳み込み復号手段から出力される前記第２の訂正前
復号信号を前記第１の生成行列によって畳み込み、第４
の符号系列として出力する第２の再畳み込み符号手段
と、前記第３及び第４の符号系列を比較してシンドロー
ムを検出し、検出されたシンドロームのパターンに基づ
いて前記第３符号系列中に存在する誤りビットを判定し
誤り訂正パルスを出力する第２の誤り検出手段と、前記
第２の誤り検出手段から出力される前記誤り訂正パルス
を用いて前記第２の逆畳み込み復号手段から出力される
前記第２の訂正前復号信号を反転させることによって第
２の訂正後復号信号を出力する第２の誤り訂正手段とを
備えるものである。本発明の復号器は、請求項３に記載
された復号器と同じ構成の復号器を、接続手段を介して
縦続に接続したものであり、これによって、誤り訂正能
力を向上させることができる。

【００２０】請求項５に記載された復号器は、前記請求
項４に記載された復号器の一実施態様として、前記接続
手段、前記第２の逆畳み込み復号手段、前記第２の再畳
み込み符号手段、前記第２の誤り検出手段及び前記第２
の誤り訂正手段から構成される誤り訂正復号手段を縦続
に２以上接続したものである。本発明の復号器は、請求
項４に記載された復号器をさらに２以上、すなわち、全
体として３段以上縦続に接続したものであり、これによ
って、さらに誤り訂正能力を向上させることができる。

【００２１】請求項６に記載された復号器は、前記請求
項３に記載された復号器の一実施態様として、前記誤り
訂正手段から出力される前記訂正後復号信号を前記第１
の生成行列によって畳み込み、第３の符号系列として出
力する接続手段と、前記接続手段から出力される前記第
３の符号系列を所定時間記憶した後に再び前記逆畳み込
み復号手段及び前記誤り検出手段に出力する記憶手段と
を備えるものである。本発明の復号器は、接続回路と記
憶手段を用いて、請求項４又は５に記載された発明のよ
うに、全体として復号器を複数段接続した場合と同等の
動作をさせるようにしたものである。請求項４又は５に
記載された復号器のように類似する構成を多段接続する
と、回路規模が大きくなるので、このように一つの復号
器を用いて構成することによって、小さな回路規模で同
様の誤り訂正能力の向上を図ろうとしたものである。

【００２２】

【発明の実施の形態】以下、本発明を適用した一実施形
態の復号器について図面を参照しながら説明する。

【００２３】図１は、一実施形態の復号器の構成を示す
図である。同図に示す復号器１は、１つのブロック回路
１００を含んで構成されている。このブロック回路１０
０は、図３０に示した送信側の畳み込み符号器９００
（拘束長Ｋ）から出力されるＱ系列（Ｑ＝１／Ｒ、Ｒ：
符号化率）の符号系列を復号するためのものであり、逆
畳み込み復号器１２０、再畳み込み符号器１４０、誤り
検出回路１６０、誤り訂正回路１８０を含んで構成され
ている。

【００２４】逆畳み込み復号器１２０は、送信側の畳み
込み符号器９００から出力された符号系列に誤り系列が
加算されたＱ系列の受信系列のうち少なくとも２系列以
上が入力されており、これらの入力された２系列以上の
受信系列に対して畳み込み復号化処理を行って訂正前復
号信号を生成する。

【００２５】図２は、逆畳み込み復号器１２０の詳細な
構成を示す図である。同図に示す逆畳み込み復号器１２
０は、シフトレジスタ１２１−１〜１２１−Ｑ、モジュ
ロ２演算部１２２−１〜１２２−Ｑ、モジュロ２回路１
２３を含んで構成されている。

【００２６】シフトレジスタ１２１−１〜１２１−Ｑ
は、それぞれＫ−１段の縦続接続された単位時間遅延素
子によって構成され、受信系列のいずれか１系列が入力
される。例えば、シフトレジスタ１２１−１は、第１列
の受信系列が入力される。また、シフトレジスタ１２１
−２は、第２列の受信系列が入力される。これらのシフ
トレジスタ１２１−１〜１２１−Ｑは、内蔵する単位時
間遅延素子により、入力される受信系列を時間軸上に展
開する。なお、シフトレジスタ１２１−１〜１２１−Ｑ
内の単位時間遅延素子は、必ずしもＫ−１段でなくても
よく、Ｋ−１段以下であればよい。

【００２７】モジュロ２演算部１２２−１〜１２２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって構成されている。そして、これらの縦続接続さ
れた複数の排他的論理和回路は、対応するシフトレジス
タ１２１−１〜１２１−Ｑに内蔵された初段の単位時間
遅延素子の入力端子のタップ０から最終段の単位時間遅
延素子の出力端子のタップＫ−１までのＫ個のタップの
中から選択されたいくつかのタップに接続されている。
なお、タップの選択においては、送信側の畳み込み符号
器９００の生成行列によって決定されるタップ選択の組
み合わせの中から適当な組み合わせが選択される。

【００２８】モジュロ２演算部１２２−１〜１２２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって、選択されたタップから出力される信号をモジ
ュロ２で加算し、この加算結果をモジュロ２回路１２３
に出力する。モジュロ２回路１２３は、これらの加算結
果をさらにモジュロ２で加算して、訂正前復号信号を生
成する。

【００２９】再畳み込み符号器１４０は、図３０に示し
た送信側の畳み込み符号器９００と同じ生成行列を有し
ており、訂正前復号信号に対して畳み込み符号化処理を
行って再符号化信号を生成する。

【００３０】図３は、再畳み込み符号器１４０の詳細な
構成を示す図である。同図に示す再畳み込み符号器１４
０は、訂正前復号信号に対して畳み込み符号化処理を行
ってＱ系列の再符号化信号を生成するためのものであ
り、拘束長はＫである。この畳み込み符号器１４０は、
拘束長Ｋよりも１だけ少ないＫ−１段の縦続接続された
単位時間遅延素子１４１−（１）〜１４１−（Ｋ−１）
と、モジュロ２演算部１４２−１〜１４２−Ｑとを含ん
で構成されている。

【００３１】単位時間遅延素子１４１−（１）〜１４１
−（Ｋ−１）は、あらかじめリセットされており、情報
系列が直列に入力されると、この情報系列を時間軸上で
展開する。

【００３２】モジュロ２演算部１４２−１〜１４２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって構成されている。そして、モジュロ２演算部１
４２−１〜１４２−Ｑのそれぞれにおいて、初段の単位
時間遅延素子１４１−（１）の入力端子のタップ０から
最終段の単位時間遅延素子１４１−（Ｋ−１）の出力端
子のタップＫ−１までのＫ個のタップの中からいくつか
のタップが選択されており、これらの選択されたタップ
が排他的論理和回路に接続されている。

【００３３】モジュロ２演算部１４２−１〜１４２−Ｑ
のそれぞれは、縦続接続された複数の排他的論理和回路
によって、選択されたタップから出力される信号をモジ
ュロ２で加算してＱ系列の再符号化信号を生成する。こ
こで、ｇiをｉ番目のタップの選択の有無を表す値とす
ると、再畳み込み符号器１４０によって生成される行列
は送信側の畳み込み符号器９００によって生成される行
列と同じ式（ａ）となる。

【００３４】Ｑ系列の再符号化信号は、初段の単位時間
遅延素子１４１−（１）に訂正前復号信号の最初のビッ
トが入力されてから最後のビットが入力されるまでの
間、並列に出力される。誤り検出回路１６０は、再畳み
込み符号器１４０から出力される再符号化信号と受信系
列とを比較して、誤りビットが生じているビット位置を
特定し、誤り訂正パルスを出力する。

【００３５】図４は、誤り検出回路１６０の詳細な構成
の一例を示す図である。同図に示す誤り検出回路１６０
は、シンドローム生成部１６１−１〜１６１−Ｑ、パタ
ーン検出回路１６６を含んで構成されている。

【００３６】シンドローム生成部１６１−１〜１６１−
Ｑは、それぞれ遅延回路１６２−１および比較器として
動作する排他的論理和回路１６３−１等を含んで構成さ
れている。遅延回路１６２−１〜１６２−Ｑは、それぞ
れ縦続接続された単位時間遅延素子によって構成され、
受信系列の１系列が入力されている。遅延回路１６２−
１には第１列の受信系列が入力され、遅延回路１６２−
２には第２列の受信系列が入力される。

【００３７】これらの遅延回路１６２−１〜１６２−Ｑ
は、入力された受信系列を遅延させる。再畳み込み符号
器１４０から出力される再符号化信号は、逆畳み込み復
号器１２０および再畳み込み符号器１４０の内部遅延に
よって遅れが生じているため、遅延回路１６２−１〜１
６２−Ｑによって受信系列を遅延させることにより、受
信系列と再符号化信号のタイミングを一致させている。

【００３８】排他的論理和回路１６３−１〜１６３−Ｑ
のそれぞれは、対応する遅延回路１６２−１〜１６２−
Ｑから出力される受信系列とこの受信系列と同一系列の
再符号化信号との排他的論理和を演算することにより受
信系列と再符号化信号とを比較して、符号系列を伝送す
る際に加わった誤り系列だけに依存して送信側の元の情
報系列には依存しないＱ系列のシンドローム（syndrom
e）を生成する。

【００３９】例えば、排他的論理和回路１６３−１は、
受信系列の第１列と再符号化信号の第１列との排他的論
理和を演算して第１列のシンドロームを生成し、排他的
論理和回路１６３−２は、受信系列の第２列と再符号化
信号の第２列との排他的論理和を演算して第２列のシン
ドロームを生成する。

【００４０】このシンドロームのビットパターンは、誤
り系列のビットパターンと相関関係があり、Ｋビット中
の１ビットのみが誤っているなどのように誤りが少ない
場合には１対１で対応する。パターン検出回路１６６
は、シンドローム中の特定パターンを検出することによ
り、誤りビットの生じたビット位置を特定し、誤り訂正
パルスを出力する。

【００４１】ところで、図４に示した誤り検出回路１６
０によって検出されるシンドロームには、伝送路で加え
られた誤りが逆畳み込み復号器１２０および再畳み込み
符号器１４０によって二重に畳み込まれているため、単
独（１ビット）の誤りであっても最大２Ｋ−１ビットに
渡って展開されることになり、必ずしも常に高い誤り検
出能力を維持することができるとは限らない。誤り検出
能力とは、誤りビットを見逃さずにそのビット位置を正
確に特定すること、および誤りのないビットを誤りがあ
ると誤判定しないことの両方を意味する。従って、図４
に示した誤り検出回路１６０よりも誤り検出能力を高め
た誤り検出回路を用いるようにしてもよい。

【００４２】図５は、図４に示したパターン検出回路１
６６の詳細な構成を示す図である。図５に示すようにパ
ターン検出回路１６６は、シンドローム修正回路１６７
−１〜１６７−Ｑ、パターン比較器１６８を含んで構成
されている。

【００４３】シンドローム修正回路１６７−１〜１６７
−Ｑは、それぞれ複数の論理積回路とこれらの論理積回
路と同数の単位時間遅延素子を含んでおり、１つの論理
積回路の出力端子に１つの単位時間遅延素子の入力端子
が接続された組み合わせ回路の縦続接続によって構成さ
れている。

【００４４】シンドローム修正回路１６７−１〜１６７
−Ｑのそれぞれにおいて、初段の組み合わせ回路を構成
する論理積回路の一方の入力端子にはシンドロームの１
系列の信号が入力され、他方の入力端子にはパターン比
較器１６８から出力される誤り訂正パルスが入力され
る。また、この論理積回路の一方の入力端子に入力され
るシンドロームの１系列の信号のそれぞれがパターン比
較器１６８に入力されている。

【００４５】また、初段以外の組み合わせ回路を構成す
る論理積回路の一方の入力端子には前段の組み合わせ回
路を構成する単位時間遅延素子から出力される信号が入
力され、他方の入力端子にはパターン比較器１６８から
出力される誤り訂正パルスが入力される。また、この論
理積回路の一方の入力端子に入力される信号のそれぞれ
は、パターン比較器１６８に入力される。また、最終段
の組み合わせ回路を構成する単位時間遅延素子から出力
される信号がパターン比較器１６８に入力される。

【００４６】パターン比較器１６８は、各シンドローム
修正回路１６７−１〜１６７−Ｑから出力される信号に
基づいて誤りビットの生じたビット位置を特定し、誤り
訂正パルスを出力する。また、この誤り訂正パルスは、
各シンドローム修正回路１６７−１〜１６７−Ｑに内蔵
された論理積回路にフィードバックされて、シンドロー
ムが全て０になるように修正されるため、誤りビットの
間隔が拘束長Ｋ程度に狭い場合の誤り検出能力を高める
ことができる。なお、パターン検出回路１６６では、論
理積回路と単位時間遅延素子を用いているが、単位時間
遅延素子にリセット入力端子がある場合には、リセット
入力によりシンドロームを修正するようにしてもよい。

【００４７】図６は、誤り検出回路の詳細な構成の他の
例を示す図である。同図に示す誤り検出回路１６０ａ
は、シンドローム生成部１６１ａ−１、１６１ａ−２、
シンドローム畳み込み回路１６４ａ−１、１６４ａ−
２、モジュロ２回路１６５ａ、パターン検出回路１６６
ａを含んで構成されている。この誤り検出回路１６０ａ
は、誤り検出能力を高めるために、受信された受信系列
中の２つの系列を選択している。

【００４８】一方のシンドローム生成部１６１ａ−１
は、遅延回路１６２ａ−１および比較器として動作する
排他的論理和回路１６３ａ−１を含んで構成されてい
る。他方のシンドローム生成部１６１ａ−２は、遅延回
路１６２ａ−２および排他的論理和回路１６３ａ−２を
含んで構成されている。遅延回路１６２ａ−１、１６２
ａ−２はそれぞれ縦続接続された複数の単位時間遅延素
子によって構成され、選択された１系列の受信系列が入
力される。これらの遅延回路１６２ａ−１、１６２ａ−
２によって受信系列に遅延を生じさせることにより、受
信系列と再符号化信号のタイミングを一致させる。排他
的論理和回路１６３ａ−１、１６３ａ−２は、対応する
遅延回路１６２ａ−１、１６２ａ−２から出力される受
信系列とこの受信系列と同一系列の再符号化信号との排
他的論理和を演算することによりシンドロームを生成す
る。

【００４９】シンドローム畳み込み回路１６４ａ−１、
１６４ａ−２は、それぞれシンドロームの畳み込み演算
処理を行う。なお、畳み込み演算処理における生成行列
は、送信側の畳み込み符号器９００および再畳み込み符
号器１４０と同一の生成行列が用いられる。このよう
に、シンドローム畳み込み回路１６４ａ−１、１６４ａ
−２によって、シンドロームの畳み込み演算処理が行わ
れることにより、ビット誤りは、逆畳み込み復号器１２
０によって展開された分が縮退されて、再畳み込み符号
器１４０によって展開された分（Ｋビット）のみとな
る。

【００５０】モジュロ２回路１６５ａは、シンドローム
畳み込み回路１６４ａ−１、１６４ａ−２によって畳み
込まれたシンドロームをそれぞれモジュロ２で加算す
る。この演算結果（シンドロームのビットパターン）
は、誤り系列のビットパターンと相関関係がある。パタ
ーン検出回路１６６ａは、シンドローム中の特定パター
ンを検出することにより、誤りビットの生じたビット位
置を特定し、誤り訂正パルスを出力する。

【００５１】図７は、図６のパターン検出回路１６６ａ
の詳細な構成を示す図である。図７に示すようにパター
ン検出回路１６６ａは、シンドローム修正回路１６７
ａ、パターン比較器１６８ａ−１〜１６８ａ−Ｐ、論理
和回路１６９ａを含んで構成されている。

【００５２】シンドローム修正回路１６７ａは、複数の
論理積回路とこれらの論理積回路と同数の単位時間遅延
素子を含んでおり、１つの論理積回路の出力端子に１つ
の単位時間遅延素子の入力端子が接続された組み合わせ
回路が縦続接続されることによって構成されている。

【００５３】シンドローム修正回路１６７ａにおいて、
初段の組み合わせ回路を構成する論理積回路の一方の入
力端子にはシンドロームの１系列の信号が入力され、他
方の入力端子には論理和回路１６９ａから出力される誤
り訂正パルスが入力される。また、この論理積回路の一
方の入力端子に入力されるシンドロームの１系列の信号
はパターン比較器１６８ａ−１〜１６８ａ−Ｐにそれぞ
れ入力される。

【００５４】また、初段以外の組み合わせ回路を構成す
る論理積回路の一方の入力端子には前段の組み合わせ回
路を構成する単位時間遅延素子から出力される信号が入
力され、他方の入力端子には論理和回路１６９ａから出
力される誤り訂正パルスが入力される。また、この論理
積回路の一方の入力端子に入力される信号は、パターン
比較器１６８ａ−１〜１６８ａ−Ｐにそれぞれ入力され
る。また、最終段の組み合わせ回路を構成する単位時間
遅延素子から出力される信号がパターン比較器１６８ａ
−１〜１６８ａ−Ｐにそれぞれ入力される。

【００５５】パターン比較器１６８ａ−１〜１６８ａ−
Ｐは、シンドローム修正回路１６７ａから出力される信
号に基づいて誤りビットの生じたビット位置を特定し、
そのビット位置に対応するパルスを出力する。

【００５６】論理和回路１６９ａは、各パターン比較器
１６８ａ−１〜１６８ａ−Ｐの論理和を演算して、その
演算結果を誤り訂正パルスとして出力する。また、この
誤り訂正パルスは、各シンドローム修正回路１６７ａ内
の各論理積回路にフィードバックされ、そこでシンドロ
ームが全て０になるように修正されるため、誤りビット
の間隔が拘束長Ｋ程度に狭い場合の誤り検出能力を高め
ることができる。

【００５７】図８は、図１の誤り訂正回路１８０の詳細
な構成を示す図である。図８に示すように誤り訂正回路
１８０は、遅延回路１８１、排他的論理和回路１８３を
含んで構成されている。遅延回路１８１は、縦続接続さ
れた複数の単位時間遅延素子によって構成され、入力さ
れる訂正前復号信号を順次遅延させる。誤り検出回路１
６０から出力される誤り訂正パルスは、再畳み込み符号
器１４０および誤り検出回路１６０の内部遅延によって
遅れが生じているため、遅延回路１８１によって訂正前
復号信号に遅延を生じさせることにより、訂正前復号信
号と誤り訂正パルスのタイミングを一致させる。排他的
論理和回路１８３は、訂正前復号信号と誤り検出回路１
６０から出力される誤り訂正パルスとの排他的論理和を
演算する。すなわち、排他的論理和回路１８３は、誤り
訂正パルスによって訂正前復号信号中の誤りビットを反
転させることにより、訂正前復号信号を訂正して訂正後
復号信号を生成する。

【００５８】上述した逆畳み込み復号器１２０が逆畳み
込み復号手段に、再畳み込み符号器１４０が再畳み込み
符号手段に、誤り検出回路１６０が誤り検出回路に、誤
り訂正回路１８０が誤り訂正手段にそれぞれ対応する。

【００５９】次に、送信側の畳み込み符号器が拘束長Ｋ
＝３、符号化率Ｒ＝１／２の畳み込み符号を送信し、受
信側の復号器がこの畳み込み符号を復号するまでの動作
について説明する。なお、以下の説明においては式
（１）の生成行列の代わりに次式（２）の生成多項式を
用いるものとして説明する。なお、本明細書中の各式に
出てくる「＋」は行列の加算を意味する。

【００６０】

【数１】

【００６１】図９は、送信側の畳み込み符号器の一例を
示す図である。図９に示すように畳み込み符号器３００
は、拘束長Ｋ＝３、符号化率Ｒ＝１／２であり、単位時
間遅延素子３０１，３０２、モジュロ２回路３０３〜３
０５を含んで構成される。この畳み込み符号器３００に
は次式のような情報系列Ｉ（Ｄ）が入力される。

【００６２】I(D)=i₀+i₁D+i₂D²+・・・+i_n-1D^n-1 また、畳み込み符号器３００は、次式のような生成多項
式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）を有している。

【００６３】G₁(D)=1+D² G₂(D)=1+D+D² 畳み込み符号器３００は、情報系列Ｉ（Ｄ）を、生成多
項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）に従って、次のような２系列
の符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）に符号化して伝送路に
出力する。

【００６４】 W₁(D)=G₁(D)I(D) =i₀+i₁D+(i₀+i₂)D²+・・・+(i_n-3+i_n-1)D^n-1 W₂(D)=G₂(D)I(D) =i₀+(i₀+i₁)D+(i₀+i₁+i₂)D²+・・・+(i_n-3+i_n-2+i_n-1)D^n-1 なお、上式における括弧内（Ｄの係数）の加算は、畳み
込み符号器３００内のモジュロ２回路によって行われ
る。

【００６５】図１０は、２系列の符号系列Ｗ₁（Ｄ）、
Ｗ₂（Ｄ）が伝送される伝送路の一例を示す図である。
図１０に示す伝送路３１０は、符号化率Ｒ＝１／２であ
り、排他的論理和回路３１１、３１２を含んで構成され
る。この伝送路３１０に畳み込み符号器３００から出力
される符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）が入力されると、
次式のような誤り系列Ｅ₁（Ｄ），Ｅ₂（Ｄ）が加算さ
れ、２系列の受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）が生成され
る。

【００６６】E₁(D)=e_1,0+e_1,1D+e_1,2D²+・・・+e_1,n-1D^n-1 E₂(D)=e_2,0+e_2,1D+e_2,2D²+・・・+e_2,n-1D^n-1 Y₁(D)=W₁(D)+E₁(D)=G₁(D)I(D)+E₁(D) =(i₀+e_1,0)+(i₁+e_1,1)D+(i₀+i₂+e_1,2)D²+・・・ +(i_n-3+i_n-1+e_1,n-1)D^n-1 Y₂(D)=W₂(D)+E₂(D)=G₂(D)I(D)+E₂(D) =(i₀+e_2,0)+(i₀+i₁+e_2,1)D+(i₀+i₁+i₂+e_2,2)D²+・・・ +(i_n-3+i_n-2+i_n-1+e_2,n-1)D^n-1 これらの受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）は復号器１内の
逆畳み込み復号器１２０および誤り検出回路１６０に入
力される。

【００６７】図１１は、受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）
に関する逆畳み込み復号器１２０の簡単な構成例を示す
図である。図１１に示す逆畳み込み復号器３２０は、拘
束長Ｋ＝３、符号化率Ｒ＝１／２であり、モジュロ２回
路３２１を含んで構成される。この逆畳み込み復号器３
２０は、誤り系列Ｅ₁（Ｄ），Ｅ₂（Ｄ）が加算される前
の符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）が入力されると、次式
のように簡単に情報系列ＤＩ（Ｄ）を復号することがで
きる。

【００６８】W₁(D)+W₂(D)=(G₁(D)+G₂(D))I(D)=DI(D) これに対して、この逆畳み込み復号器３２０は、生成多
項式Ａ₁（Ｄ）＝１，Ａ₂（Ｄ）＝１を有しているので、
誤り系列Ｅ₁（Ｄ），Ｅ₂（Ｄ）が加算された２系列の受
信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）については次式のような訂
正前復号信号Ｊ（Ｄ）を生成する。

【００６９】J(D)=A₁(D)Y₁(D)+A₂(D)Y₂(D) =W₁(D)+E₁(D)+W₂(D)+E₂(D) =DI(D)+E₁(D)+E₂(D) このようにして逆畳み込み復号器３２０によって生成さ
れた訂正前復号信号Ｊ（Ｄ）は再畳み込み符号器１４０
に入力される。

【００７０】図１２は、受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）
に関する再畳み込み符号器１４０の簡単な構成例を示す
図である。図１２に示す再畳み込み符号器３３０は拘束
長Ｋ＝３、符号化率１／２であり、単位時間遅延素子３
３１，３３２、モジュロ２回路３３３〜３３５を含んで
構成されている。この再畳み込み符号器３３０は、送信
側の畳み込み符号器３００と同じ構成であり、同一の生
成多項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）を有している。再畳み込
み符号器３３０は、これらの生成多項式Ｇ₁（Ｄ）、Ｇ₂
（Ｄ）を用いて訂正前復号信号Ｊ（Ｄ）に対して畳み込
み符号化処理を行うことにより、次式のような２系列の
再符号化信号Ｚ₁（Ｄ）、Ｚ₂（Ｄ）を生成する。

【００７１】 Z₁(D)=G₁(D)J(D)=G₁(D)(DI(D)+E₁(D)+E₂(D)) Z₂(D)=G₂(D)J(D)=G₂(D)(DI(D)+E₁(D)+E₂(D)) これらの再符号化信号Ｚ₁（Ｄ）、Ｚ₂（Ｄ）は誤り検出
回路１６０に入力される。

【００７２】図１３は、受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）
に関する誤り検出回路１６０内のシンドローム生成部の
簡単な構成例を示す図である。図１３に示すシンドロー
ム生成部３４０は、受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）およ
び再符号化信号Ｚ₁（Ｄ）、Ｚ₂（Ｄ）が入力されると、
次式のような２系列のシンドロームＳ₁（Ｄ）とＳ
₂（Ｄ）を生成する。

【００７３】S₁(D)=DY₁(D)+Z₁(D) =D(G₁(D)I(D)+E₁(D))+G₁(D)(DI(D)+E₁(D)+E₂(D)) =(D+G₁(D))E₁(D)+G₁(D)E₂(D) =(1+D+D²)E₁(D)+(1+D²)E₂(D) S₂(D)=DY₂(D)+Z₂(D) =D(G₂(D)I(D)+E₂(D))+G₂(D)(DI(D)+E₁(D)+E₂(D)) =G₂(D)E₁(D)+(D+G₂(D))E₂(D) =(1+D+D²)E₁(D)+(1+D²)E₂(D) =S₁(D) 上式から明らかなように、シンドロームＳ₁（Ｄ）とシ
ンドロームＳ₂（Ｄ）は同一であるため、いずれか一方
だけを生成すればよいことになる。従って、図１２に示
した再畳み込み符号器３３０及び図１３に示したシンド
ローム生成部３４０においては、点線部分で示した構成
については省略することができる。なお、これ以降の説
明ではシンドロームＳ（Ｄ）とする。

【００７４】図１４は、上述の訂正前復号信号Ｊ（Ｄ）
とシンドロームＳ（Ｄ）に関する式に基づいた、誤り系
列Ｅ₁（Ｄ）、Ｅ₂（Ｄ）の誤りのパターンＥ₁，Ｅ₂と、
シンドロームＳ（Ｄ）のパターンＳと、Ｉ（Ｄ）＝０の
場合の訂正前復号信号Ｊ（Ｄ）の誤りパターンＪとの間
のそれぞれの対応関係を示す図である。なお、シンドロ
ームＳ（Ｄ）のパターンＳ中の「ＸＸ」はこれ以前の誤
りに依存していることを示す。

【００７５】図１５は、受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）
に関する誤り検出回路１６０のパターン検出回路１６６
と誤り訂正回路１８０とから構成されるパターン検出及
び誤り訂正回路３５０の簡単な構成例を示す図である。
図１５に示すようにパターン検出及び誤り訂正回路３５
０は、論理積回路３５１〜３５４、単位時間遅延素子３
５５，３５６、否定回路３５７、論理和回路３５８、排
他的論理和回路３５９を含んで構成される。このパター
ン検出及び誤り訂正回路３５０は、図１４に示した誤り
系列Ｅ₁（Ｄ）、Ｅ₂（Ｄ）の誤りのパターンＥ₁、Ｅ₂と
シンドロームＳ（Ｄ）のパターンＳとＩ（Ｄ）＝０の場
合の訂正前復号信号Ｊ（Ｄ）の誤りパターンＪとの間の
それぞれの対応関係から導き出されるものである。パタ
ーン検出及び誤り訂正回路３５０は、シンドローム生成
部３４０から出力されるシンドロームＳ（Ｄ）に基づい
て誤り訂正パルスを生成し、この誤り訂正パルスを用い
て、逆畳み込み復号器３２０から出力される訂正前復号
信号Ｊ（Ｄ）を訂正して訂正後復号信号を生成する。

【００７６】次に、実際に移動体通信システムで利用さ
れている拘束長Ｋ＝９、符号化率Ｒ＝１／３の畳み込み
符号を送信する場合について説明する。図１６は、送信
側の畳み込み符号器の他の例を示す図である。図１６に
示す畳み込み符号器４００は、拘束長Ｋ＝９、符号化率
Ｒ＝１／３であり、単位時間遅延素子４０１〜４０８、
モジュロ２回路４０９〜４２３を含んで構成される。こ
の畳み込み符号器４００には次式のような情報系列Ｉ
（Ｄ）が入力される。

【００７７】I(D)=i₀+i₁D+i₂D²+・・・+i_n-1D^n-1 また、畳み込み符号器４００は、次式のような生成多項
式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）、Ｇ₃（Ｄ）を有している。

【００７８】G₁(D)=1+D²+D³+D⁵+D⁶+D⁷+D⁸ G₂(D)=1+D+D³+D⁴+D⁷+D⁸ G₃(D)=1+D+D²+D⁵+D⁸ 畳み込み符号器４００は、情報系列Ｉ（Ｄ）を、生成多
項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）、Ｇ₃（Ｄ）に従って、次の
ような３系列の符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）、Ｗ
₃（Ｄ）に符号化して伝送路に出力する。

【００７９】W₁(D)=G₁(D)I(D) W₂(D)=G₂(D)I(D) W₃(D)=G₃(D)I(D) 図１７は、３系列の符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）、Ｗ
₃（Ｄ）が伝送される伝送路の一例を示す図である。図
１７に示す伝送路４３０は、符号化率Ｒ＝１／３であ
り、排他的論理和回路４３１〜４３３を含んで構成され
る。この伝送路４３０に畳み込み符号器４００から出力
される符号系列Ｗ₁（Ｄ）、Ｗ₂（Ｄ）、Ｗ ₃（Ｄ）が入
力されると、次式のような誤り系列Ｅ₁（Ｄ）、Ｅ
₂（Ｄ）、Ｅ₃（Ｄ）が加算され、３系列の受信系列Ｙ₁
（Ｄ）、Ｙ₂（Ｄ）、Ｙ₃（Ｄ）が生成される。

【００８０】 E₁(D)=e_1,0+e_1,1D+e_1,2D²+・・・+e_1,n-1D^n-1 E₂(D)=e_2,0+e_2,1D+e_2,2D²+・・・+e_2,n-1D^n-1 E₃(D)=e_3,0+e_3,1D+e_3,2D²+・・・+e_3,n-1D^n-1 Y₁(D)=W₁(D)+E₁(D)=G₁(D)I(D)+E₁(D) Y₂(D)=W₂(D)+E₂(D)=G₂(D)I(D)+E₂(D) Y₃(D)=W₃(D)+E₃(D)=G₃(D)I(D)+E₃(D) これらの受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）、Ｙ₃（Ｄ）が
復号器１内の逆畳み込み復号器１２０および誤り検出回
路１６０に入力される。逆畳み込み復号器１２０は、３
系列の受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）、Ｙ₃（Ｄ）の全
てを利用して復号処理を行う場合には、生成多項式のペ
アＡ₁（Ｄ）、Ａ₂（Ｄ）、Ａ₃（Ｄ）として、次式に示
すような条件のものを有する。

【００８１】A₁(D)G₁(D)+A₂(D)G₂(D)+A₃(D)G₃(D)=D^m

【００８２】

【数２】

【００８３】

【数３】

【００８４】

【数４】

【００８５】上式において、ｍは０≦ｍ≦２（Ｋ−１）
であり、ａ_1,i、ａ_2,i、ａ_3,iは０または１であり、ａ
_1,0、ａ_2,0、ａ_3,0の少なくとも１つは１である。

【００８６】上述の生成多項式のペアを簡略化し、逆畳
み込み復号器１２０がＡ₁（Ｄ）、Ａ₂（Ｄ）を生成多項
式のペアとして有するものとして説明する。すなわち、
復号器１の入力として３系列の受信系列のうちの２系列
が逆畳み込み復号器１２０および誤り検出回路１６０に
入力され、２系列の受信系列を利用して復号処理を行う
場合について説明する。従って、この場合には、逆畳み
込み復号器１２０は次式に示すような条件を満たす生成
多項式のペアＡ₁（Ｄ）、Ａ₂（Ｄ）を有する。

【００８７】A₁(D)G₁(D)+A₂(D)G₂(D)=D^m

【００８８】

【数５】

【００８９】

【数６】

【００９０】上式において、ｍは０≦ｍ≦２（Ｋ−１）
であり、ａ_1,i、ａ_2,iは０または１であり、ａ_1,0、ａ
_2,0、の少なくとも１つは１である。

【００９１】図１８は、逆畳み込み復号器１２０の別の
構成例を示す図である。図１８に示す逆畳み込み復号器
４４０は、拘束長Ｋ＝９、符号化率Ｒ＝１／３であり、
単位時間遅延素子４４１〜４５０、モジュロ２回路４５
１〜４５７を含んで構成される。この逆畳み込み復号器
４４０は、生成多項式Ｇ₁（Ｄ）で受信系列Ｙ₁（Ｄ）を
畳み込み、生成多項式Ｇ₂（Ｄ）で受信系列Ｙ₂（Ｄ）を
畳み込むことによって次式のような信号Ｘ₁（Ｄ）、Ｘ₂
（Ｄ）を生成する。

【００９２】X₁(D)=A₁(D)Y₁(D)=A₁(D)(G₁(D)I(D)+E
₁(D)) X₂(D)=A₂(D)Y₂(D)=A₂(D)(G₂(D)I(D)+E₂(D)) そして、逆畳み込み復号器４４０は、これらの信号Ｘ₁
（Ｄ）、Ｘ₂（Ｄ）をモジュロ２で加算することによっ
て次式のような訂正前復号信号Ｊ（Ｄ）を出力する。

【００９３】 J(D)=X₁(D)+X₂(D) =A₁(D)(G₁(D)I(D)+E₁(D))+A₂(D)(G₂(D)I(D)+E₂(D)) =(A₁(D)G₁(D)+A₂(D)G₂(D))I(D)+A₁(D)E₁(D)+A₂(D)E₂(D) =D^mI(D)+A₁(D)E₁(D)+A₂(D)E₂(D) 逆畳み込み復号器４４０の場合は、生成多項式のペアＡ
₁（Ｄ）、Ａ₂（Ｄ）は、次式のようになる。

【００９４】A₁(D)=1+D²+D⁵ A₂(D)=1+D+D²+D³+D⁵ この逆畳み込み復号器４４０は、前述のような２系列の
受信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）が入力されると、次式の
ような訂正前復号信号Ｊ（Ｄ）を出力する。

【００９５】 J(D)=D^mI(D)+(1+D²+D⁵)E₁(D)+(1+D+D²+D³+D⁵)E₂(D) この訂正前復号信号Ｊ（Ｄ）は再畳み込み符号器１４０
に入力される。

【００９６】図１９は、再畳み込み符号器１４０の別の
構成例を示す図である。同図に示す再畳み込み符号器４
６０は、拘束長Ｋ＝９、符号化率１／３であり、単位時
間遅延素子４６１〜４６８、モジュロ２回路４６９〜４
７９を含んで構成される。この再畳み込み符号器４６０
は、次式のような生成多項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）を有
している。

【００９７】G₁(D)=1+D²+D³+D⁵+D⁶+D⁷+D⁸ G₂(D)=1+D+D³+D⁴+D⁷+D⁸ これらの生成多項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）は、送信側の
畳み込み符号器４００の生成多項式のうち、２系列の受
信系列Ｙ₁（Ｄ）、Ｙ₂（Ｄ）に対応する生成多項式と同
じである。この再畳み込み符号器４６０は、生成多項式
Ｇ₁（Ｄ）、Ｇ₂（Ｄ）に従って訂正前復号信号Ｊ（Ｄ）
の畳み込み符号化処理を行うことにより、次式のような
２系列の再符号化信号Ｚ₁（Ｄ）、Ｚ₂（Ｄ）を生成す
る。

【００９８】 Z₁(D)=G₁(D)J(D)=G₁(D)(D^mI(D)+A₁(D)E₁(D)+A₂(D)E₂(D)) =(1+D²+D³+D⁵+D⁶+D⁷+D⁸)(D⁷I(D)+(1+D²+D⁵)E₁(D)+(1+D+D²+D³+D⁵)E₂(D)) =(1+D²+D³+D⁵+D⁶+D⁷+D⁸)D⁷I(D) +(1+D³+D⁴+D⁵+D⁶+D⁷+D⁸+D⁹+D¹¹+D¹²+D¹³)E₁(D) +(1+D+D³+D⁶+D⁸+D⁹+D¹⁰+D¹²+D¹³)E₂(D) Z₂(D)=G₂(D)J(D)=G₂(D)(D^mI(D)+A₁(D)E₁(D)+A₂(D)E₂(D)) =(1+D+D³+D⁴+D⁷+D⁸)(D⁷I(D)+(1+D²+D⁵)E₁(D)+(1+D+D²+D³+D⁵)E₂(D)) =(1+D+D³+D⁴+D⁷+D⁸)D⁷I(D) +(1+D+D²+D⁴+D⁷+D¹⁰+D¹²+D¹³)E₁(D) +(1+D³+D⁴+D⁵+D⁶+D⁸+D¹¹+D¹²+D¹³)E₂(D) これらの再符号化信号Ｚ₁（Ｄ）、Ｚ₂（Ｄ）は誤り検出
回路１６０に入力される。

【００９９】図２０は、誤り検出回路１６０内のシンド
ローム生成部の別の構成例を示す図である。図２０に示
すようにシンドローム生成部４８０は、単位時間遅延素
子４８１〜４９４、排他的論理和回路４９５、４９６を
含んで構成される。このシンドローム生成部４８０は、
受信系列Ｙ₁（Ｄ）と再符号化信号Ｚ₁（Ｄ）に基づいて
次式のようなシンドロームＳ₁（Ｄ）を生成する。

【０１００】 S₁(D)=D^mY₁(D)+Z₁(D) =D^m(G₁(D)I(D)+E₁(D))+G₁(D)(D^mI(D)+A₁(D)E₁(D)+A₂(D)E₂(D)) =(D^mG₁(D)+G₁(D)D^m)I(D)+(D^m+G₁(D)A₁(D))E₁(D)+G₁(D)A₂(D)E₂(D) 上式において、 D^mG₁(D)+G₁(D)D^m=0 D^m+G₁(D)A₁(D)=G₂(D)A₂(D) であるから、シンドロームＳ₁（Ｄ）は次式のようにな
る。

【０１０１】S₁(D)=G₂(D)A₂(D)E₁(D)+G₁(D)A₂(D)E₂(D) =A₂(D)(G₂(D)E₁(D)+G₁(D)E₂(D)) また、シンドローム生成部４８０は、受信系列Ｙ
₂（Ｄ）と再符号化信号Ｚ₂（Ｄ）に基づいて次式のよう
なシンドロームＳ₂（Ｄ）を生成する。

【０１０２】 S₂(D)=D^mY₂(D)+Z₂(D) =D^m(G₂(D)I(D)+E₂(D))+G₂(D)(D^mI(D)+A₁(D)E₁(D)+A₂(D)E₂(D)) =(D^mG₂(D)+G₂(D)D^m)I(D)+G₂(D)A₁(D)E₁(D)+(D^m+G₂(D)A₂(D))E₂(D) 上式において、 D^mG₂(D)+G₂(D)D^m=0 D^m+G₂(D)A₂(D)=G₁(D)A₁(D) であるから、シンドロームＳ₂（Ｄ）は次式のようにな
る。

【０１０３】 S₂(D)=G₂(D)A₁(D)E₁(D)+G₁(D)A₁(D)E₂(D) =A₁(D)(G₂(D)E₁(D)+G₁(D)E₂(D)) これらのシンドロームＳ₁（Ｄ）、Ｓ₂（Ｄ）はシンドロ
ーム畳み込み回路に出力される。

【０１０４】図２１は、シンドローム畳み込み回路の一
例を示す図である。図２１に示すようにシンドローム畳
み込み回路５００は、単位時間遅延素子５０１〜５１
６、モジュロ２回路５１７〜５２８を含んで構成され
る。このシンドローム畳み込み回路５００は、再畳み込
み符号器４６０と同じ次式のような生成多項式Ｇ
₁（Ｄ）、Ｇ₂（Ｄ）を有する。

【０１０５】G₁(D)=1+D²+D³+D⁵+D⁶+D⁷+D⁸ G₂(D)=1+D+D³+D⁴+D⁷+D⁸ 従って、シンドローム畳み込み回路５００は、Ｇ
₂（Ｄ）でシンドロームＳ₁（Ｄ）を畳み込み、Ｇ
₁（Ｄ）でシンドロームＳ₂（Ｄ）を畳み込んで、これら
の畳み込み結果をモジュロ２で加算することによって次
式のようなシンドロームＳ（Ｄ）を生成する。

【０１０６】 S(D)=G₂(D)S₁(D)+G₁(D)S₂(D) =(G₂(D)A₂(D)+G₁(D)A₁(D))(G₂(D)E₁(D)+G₁(D)E₂(D)) =D^m(G₂(D)E₁(D)+G₁(D)E₂(D)) =D⁷((1+D+D³+D⁴+D⁷+D⁸)E₁(D)+(1+D²+D³+D⁵+D⁶+D⁷+D⁸)E₂(D)) 図２２は、逆畳み込み復号器４４０から出力される訂正
前復号信号Ｊ（Ｄ）とシンドローム畳み込み回路５００
から出力されるシンドロームＳ（Ｄ）に関する式に基づ
いた、誤り系列Ｅ₁（Ｄ）、Ｅ₂（Ｄ）の誤りのパターン
Ｅ₁，Ｅ₂と、シンドロームＳ（Ｄ）のパターンＳと、Ｉ
（Ｄ）＝０の場合の訂正前復号信号Ｊ（Ｄ）の誤りパタ
ーンＪとの間のそれぞれの対応関係を示す図である。

【０１０７】図２３は、誤り検出回路１６０のパターン
検出回路１６６の他の構成例を示す図である。同図に示
すパターン検出回路５３０は、組み合わせ回路５３１〜
５３８、否定回路５３９〜５４７、論理積回路５４８〜
５５０、論理和回路５５１を含んで構成される。図２４
は、図２３の組み合わせ回路５３１〜５３８の構成を示
す図である。組み合わせ回路５３１〜５３８は、１つの
論理積回路５５２の出力端子に１つの単位時間遅延素子
５５３の入力端子が接続されることによって構成され
る。このパターン検出回路５３０は、シンドローム畳み
込み回路５００から出力されるシンドロームＳ（Ｄ）に
基づいて３系列の誤り検出パルスＥＤ１〜ＥＤ３を生成
する。

【０１０８】図２５は、図１の誤り訂正回路１８０の詳
細な構成例を示す図である。図２５に示す誤り訂正回路
５６０は、単位時間遅延素子５６１〜５８９、論理和回
路５９０〜５９３、排他的論理和回路５９４を含んで構
成される。縦続接続された１５個の単位時間遅延素子５
６１〜５７５によって所定時間の遅延回路が形成されて
いる。この誤り訂正回路５６０は、パターン検出回路５
３０から出力される３系列の誤り検出パルスＥＤ１〜Ｅ
Ｄ３に基づいて誤り訂正パルスを生成し、この誤り訂正
パルスを用いて、逆畳み込み復号器４４０から出力され
る訂正前復号信号Ｊ（Ｄ）を訂正して訂正後復号信号を
出力するものである。

【０１０９】図２３のパターン検出回路５３０および図
２５の誤り訂正回路５６０は、図２２に示した誤り系列
Ｅ₁（Ｄ）、Ｅ₂（Ｄ）の誤りのパターンＥ₁、Ｅ₂とシン
ドロームＳ（Ｄ）のパターンＳおよびＩ（Ｄ）＝０の場
合の訂正前復号信号Ｊ（Ｄ）の誤りパターンＪとの間の
関係から導き出されるものである。

【０１１０】なお、逆畳み込み復号器３２０、４４０に
よる復号処理が可能となるためには、送信側の畳み込み
符号器３００、４００（拘束長Ｋ、符号化率Ｒ）の生成
多項式を

【０１１１】

【数７】

【０１１２】と定め、逆畳み込み復号器３２０、４４０
の生成多項式を

【０１１３】

【数８】

【０１１４】と定めた場合に、

【０１１５】

【数９】

【０１１６】を満たすＡ_j（Ｄ）の組み合わせが存在し
なければならない。

【０１１７】また、送信側の畳み込み符号器３００、４
００の生成多項式Ｇ_j（Ｄ）として有意な組み合わせの
数Ｎ_Gとこの有意な組み合わせの数Ｎ_Gの中の復号可能な
組み合わせの数Ｎ_GAは拘束長Ｋと符号化率Ｒによって決
まる。ここで、「有意な組み合わせ」とは、以下の
（１）〜（４）の条件を満たすものである。（１）１／Ｒ個の生成多項式Ｇ_j（Ｄ）は互いに異な
る。（２）全ての生成多項式Ｇ_j（Ｄ）は０ではない。すな
わち、係数ｇ_j,iのいずれかが１である。（３）少なくとも１つ以上の生成多項式Ｇ_j（Ｄ）にお
いてＤ⁰ ＝１の項の係数ｇ_j,0が１である。（４）少なくとも１つ以上の生成多項式Ｇ_j（Ｄ）にお
いてＤ^k-1 ＝１の項の係数ｇ_j,k-1が１である。

【０１１８】なお、逆畳み込み復号器３２０、４４０に
よる復号処理が可能となるための生成多項式Ａ_j（Ｄ）
の組み合わせの条件として、冗長なものを取り除くため
に以下の（５）、（６）を定める。（５）すべての生成多項式Ａ_j（Ｄ）は０ではない。す
なわち、係数ａ_j,iのいずれかが１である。（６）少なくとも１つ以上の生成多項式Ａ_j（Ｄ）にお
いてＤ⁰ ＝１の項の係数ａ_j,0が１である。

【０１１９】以上の（１）〜（６）の条件の下で、符号
化率Ｒ＝１／２とすると、有意な組み合わせの数Ｎ
_Gと、この有意な組み合わせの数Ｎ_Gの中の復号可能な組
み合わせの数Ｎ_GAは、Ｎ_G＝３（３×２^2k-5−２^k-3）Ｎ_GA＝３×２^2k-4 のようになり、Ｎ_GA／Ｎ_Gは、次式のような関係にな
る。

【０１２０】

【数１０】

【０１２１】また、符号化率Ｒ＝１／２の場合には、復
号可能なＧ_j（Ｄ）の組み合わせにおいて復号可能なＡ_j
（Ｄ）の組み合わせ数Ｎ_AはＮ_A＝２Ｋとなる。

【０１２２】図２６は、符号化率Ｒ＝１／２のときにお
ける拘束長Ｋ＝２〜９に対応する上記Ｎ_G、Ｎ_GA、Ｎ_GA
／Ｎ_G、Ｎ_Aのそれぞれの値を示す。図２６において、復
号することができない生成多項式Ｇ₁（Ｄ）、Ｇ₂（Ｄ）
の組み合わせとしてはＧ₁（Ｄ）、Ｇ₂（Ｄ）それぞれに
おけるＤⁱ （０≦ｉ≦Ｋ−１）の項の係数ｇ_1,i＝１、
ｇ_2,i＝１の項の数がともに偶数の場合などである。

【０１２３】図２７は、符号化率Ｒ＝１／３のときにお
いて、３系列の受信系列を全て復号処理に使用する場合
の拘束長Ｋ＝２〜４に対応する上記Ｎ_G、Ｎ_GA、Ｎ_GA／
Ｎ_G、Ｎ_Aのそれぞれの値を示す。図２６および図２７か
ら明らかなように、符号化率Ｒが小さいほど復号可能な
生成多項式Ｇ_j（Ｄ）の組み合わせの割合Ｎ_GA／Ｎ_Gが増
加する傾向にあることが理解できる。

【０１２４】このように、上述の実施の形態の復号器に
おいては、図３１に示した従来のビタビ復号器のような
複雑な復号法を用いていないため、簡単な回路で復号処
理を行うことが可能となる。したがって、復号器の小型
化とコスト低減を図ることができる。特に、この実施の
形態に係る復号器を無線機の試験装置に適用した場合に
は、伝送路は理想状態に近く符号系列に誤り系列が加算
されて信号誤りが発生することはほとんどないため、試
験の信頼性を低下させることなく復号器の小型化とコス
ト低減を図ることができる。

【０１２５】なお、本発明は上述の実施の形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。例えば、図１に示した実施の形態で
は、１つのブロック回路１００を用いて復号器１を構成
したが、ブロック回路を多段に縦続接続して復号器を構
成するようにしてもよい。

【０１２６】図２８は、復号器の変形例を示す図であ
る。同図に示す復号器１Ａは、２段に縦続接続されたブ
ロック回路１００Ａ、１００Ｂと、これらのブロック回
路１００Ａ、１００Ｂを接続する接続回路２００Ａとを
含んで構成されている。

【０１２７】ブロック回路１００Ａは、逆畳み込み復号
器１２０Ａ、再畳み込み符号器１４０Ａ、誤り検出回路
１６０Ａ、誤り訂正回路１８０Ａを含んで構成されてい
る。このブロック回路１００Ａは、送信側の畳み込み符
号器から出力された符号系列に誤り系列が加算された受
信系列の訂正を行って第１の訂正後符号信号を生成す
る。

【０１２８】接続回路２００Ａは、再畳み込み符号器２
０１Ａ、遅延回路２０２Ａを含んで構成されている。再
畳み込み符号器２０１Ａは、ブロック回路１００Ａから
出力される第１の訂正後復号信号に対して畳み込み符号
化処理を行って再符号化信号を生成する。遅延回路２０
２Ａは、受信系列に遅延を生じさせる。再畳み込み符号
器２０１Ａから出力される再符号化信号は、ブロック回
路１００Ａおよび再畳み込み符号器２０１Ａの内部遅延
によって遅れが生じているため、遅延回路２０２Ａによ
って受信系列に遅延を生じさせることにより、受信系列
と再符号化信号のタイミングを一致させる。

【０１２９】ブロック回路１００Ｂは、逆畳み込み復号
器１２０Ｂ、再畳み込み符号器１４０Ｂ、誤り検出回路
１６０Ｂ、誤り訂正回路１８０Ｂを含んで構成されてい
る。このブロック回路１００Ｂは、接続回路２００Ａか
ら出力される受信系列と再符号化信号の復号化処理を行
って第２の訂正後復号信号を生成する。

【０１３０】このように、接続回路を用いてブロック回
路を多段に縦続接続することにより、ビット誤りが連続
する場合や受信系列中の複数の系列に同時にビット誤り
が生じている場合においても誤り訂正を確実に行うこと
ができ、誤り訂正能力を高めることができる。

【０１３１】上述した接続回路２００Ａが接続手段に、
逆畳み込み復号器１２０Ｂが第２の逆畳み込み復号手段
に、再畳み込み符号器１４０Ｂが第２の再畳み込み符号
手段に、誤り検出回路１６０Ｂが第２の誤り検出手段
に、誤り訂正回路１８０Ｂが第２の誤り訂正手段に、接
続回路２００Ａおよびブロック回路１００Ｂが誤り訂正
復号手段にそれぞれ対応する。

【０１３２】なお、ブロック回路１００Ａ内の誤り訂正
回路１８０Ａから出力される第１の訂正後復号信号を接
続回路２００Ａ内の再畳み込み符号器２０１Ａおよびブ
ロック回路１００Ｂ内の逆畳み込み復号器１２０Ｂを経
ずに、ブロック回路１００Ｂ内の再畳み込み符号器１４
０Ｂ、誤り訂正回路１８０Ｂに入力させるようにしても
よい。また、接続回路２００Ａおよびブロック回路１０
０Ｂからなる誤り訂正復号手段を２以上縦続接続して、
誤り訂正能力をさらに向上させるようにしてもよい。

【０１３３】また、１つのブロック回路によって複数回
の誤り訂正を行うようにしてもよい。図２９は、復号器
の他の変形例を示す図である。同図に示す復号器１Ｃ
は、切換器５０、ブロック回路１００Ｃ、接続回路２０
０Ｃ、バッファメモリ２５０を含んで構成されている。

【０１３４】切換器５０は、２系列の受信系列とバッフ
ァメモリ２５０から出力される信号のいずれかを選択し
てブロック回路１００Ｃに入力する。具体的には、切換
器５０は、受信系列が入力された時にはこの受信系列を
選択してブロック回路１００Ｃに入力し、受信系列の入
力が終了した後はバッファメモリ２５０から出力される
信号を選択してブロック回路１００Ｃに入力する。

【０１３５】ブロック回路１００Ｃは、逆畳み込み復号
器１２０Ｃ、再畳み込み符号器１４０Ｃ、誤り検出回路
１６０Ｃ、誤り訂正回路１８０Ｃを含んで構成されてい
る。このブロック回路１００Ｃは、送信側の畳み込み符
号器から出力された符号系列に誤り系列が加算された受
信系列の復号化処理を行って第１の訂正後符号信号を生
成する。

【０１３６】接続回路２００Ｃは、再畳み込み符号器２
０１Ｃ、遅延回路２０２Ｃを含んで構成されている。再
畳み込み符号器２０１Ｃは、ブロック回路１００Ｃから
出力される訂正後復号信号に対して畳み込み符号化処理
を行って再符号化信号を生成する。

【０１３７】遅延回路２０２Ｃは、切換器５０から出力
される受信系列に遅延を生じさせる。再畳み込み符号器
２０１Ｃから出力される再符号化信号は、ブロック回路
１００Ｃおよび再畳み込み符号器２０１Ｃの内部遅延に
よって遅れが生じているため、遅延回路２０２Ｃによっ
て受信系列に遅延を生じさせることにより、受信系列と
再符号化信号のタイミングを一致させる。

【０１３８】バッファメモリ２５０は、接続回路２００
Ｃから出力される再符号化信号および受信系列とを格納
して所定のタイミングで切換器５０に出力する。接続回
路２００Ｃから出力される信号をブロック回路１００Ｃ
にフィードバックする場合には、受信系列の畳み込み符
号化の対象となるブロックの畳み込み符号化処理が終了
している必要があるため、このバッファメモリ２５０に
よって接続回路２００Ｃから出力される信号をブロック
回路１００Ｃにフィードバックするタイミングが調整さ
れる。そして、ブロック回路１００Ｃは、切換器５０を
介してバッファメモリ２５０から出力される再符号化信
号および受信系列の復号化処理を行う。

【０１３９】上述した接続回路２００Ｃが接続手段に、
バッファメモリ２５０が記憶手段にそれぞれ対応する。

【０１４０】このように、１つのブロック回路によって
複数回の誤り訂正を行うことにより、ビット誤りが連続
する場合や受信系列中の複数の系列に同時にビット誤り
が生じている場合においても誤り訂正を確実に行うこと
ができ、誤り訂正能力を高めることができ、しかも、１
つのブロック回路を備えるだけでよいため、さらなる復
号器の小型化を図ることができる。

【０１４１】また、図２に示した逆畳み込み復号器１２
０にはＱ系列の受信系列が全て入力されているが、少な
くとも２系列が入力されていればよい。ただし、入力さ
れる系列によっては復号することができない場合もある
ため、復号可能な系列を選択する必要がある。

【０１４２】また、図４に示した誤り検出回路１６０に
はＱ系列の受信系列が全て入力されているが、少なくと
も１系列が入力されていればよい。なお、逆畳み込み復
号器１２０にＱ系列の受信系列が全て入力されておら
ず、一部の系列のみが入力されている場合において、逆
畳み込み復号器１２０に入力される系列と誤り検出回路
１６０に入力される系列は同じでなくてもよい。

【０１４３】また、図５に示したパターン検出回路１６
６は、シンドローム修正回路１６７−１等を備えてお
り、図７に示したパターン検出回路１６６ａは、シンド
ローム修正回路１６７ａを備えているが、これらのシン
ドローム修正回路は省略してもよい。また、誤り訂正パ
ルスは、既存の方法で生成するようにしてもよい。ま
た、パターン検出回路１６６、１６６ａは、シンドロー
ム中の特定パターンを検出することにより、誤りビット
の生じたビット位置を特定しているが、特定パターンに
は様々なものが考えられる。

【０１４４】

【発明の効果】上述したように、本発明によれば、従来
の復号器のようにビタビ復号器を備える必要がなく、簡
単な回路で復号処理を行うことが可能となり、復号器の
小型化とコスト低減を図ることができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施形態の復号器の構成を
示す図である。

【図２】図１の逆畳み込み復号器の詳細な構成を示す図
である。

【図３】図１の再畳み込み符号器の詳細な構成を示す図
である。

【図４】図１の誤り検出回路の詳細な構成の一例を示す
図である。

【図５】図４のパターン検出回路の詳細な構成を示す図
である。

【図６】図１の誤り検出回路の詳細な構成の他の例を示
す図である。

【図７】図６のパターン検出回路の詳細な構成を示す図
である。

【図８】図１の誤り訂正回路の詳細な構成を示す図であ
る。

【図９】送信側の畳み込み符号器の具体例を示す図であ
る。

【図１０】伝送路の具体例を示す図である。

【図１１】図１の逆畳み込み復号器の具体例を示す図で
ある。

【図１２】図１の再畳み込み符号器の具体例を示す図で
ある。

【図１３】図４のシンドローム生成部の具体例を示す図
である。

【図１４】誤り系列の誤りパターンとシンドロームのパ
ターンおよび訂正前復号信号の誤りパターンとの間の関
係を示す図である。

【図１５】図４の誤り検出回路を構成するパターン検出
回路と図１の誤り訂正回路から構成されるパターン検出
及び誤り訂正回路の具体例を示す図である。

【図１６】送信側の畳み込み符号器の他の具体例を示す
図である。

【図１７】伝送路の他の具体例を示す図である。

【図１８】図１の逆畳み込み復号器の他の具体例を示す
図である。

【図１９】図１の再畳み込み符号器の他の具体例を示す
図である。

【図２０】図４のシンドローム生成部の他の具体例を示
す図である。

【図２１】図６のシンドローム畳み込み回路の具体例を
示す図である。

【図２２】誤り系列の誤りパターンとシンドロームのパ
ターンおよび訂正前復号信号の誤りパターンとの間の関
係を示す図である。

【図２３】図４のパターン検出回路の他の具体例を示す
図である。

【図２４】図２３の組み合わせ回路の一例を示す図であ
る。

【図２５】図１の誤り訂正回路の他の具体例を示す図で
ある。

【図２６】拘束長に対応する生成多項式Ｇ_j（Ｄ）、逆
畳み込み復号器による復号処理が可能となるための生成
多項式Ａ_j（Ｄ）、復号可能なＧ_j（Ｄ）の組み合わせに
おいて復号可能なＡ_j（Ｄ）の組み合わせ数Ｎ_Aの一例を
示す図である。

【図２７】拘束長に対応する生成多項式Ｇ_j（Ｄ）、逆
畳み込み復号器による復号処理が可能となるための生成
多項式Ａ_j（Ｄ）、復号可能なＧ_j（Ｄ）の組み合わせに
おいて復号可能なＡ_j（Ｄ）の組み合わせ数Ｎ_Aの他の例
を示す図である。

【図２８】図１の復号器の変形例を示す図である。

【図２９】図１の復号器の他の変形例を示す図である。

【図３０】従来の畳み込み符号器の構成を示す図であ
る。

【図３１】従来のビタビ復号器の構成を示す図である。

【符号の説明】

１復号器１００ブロック回路１２０逆畳み込み復号器１４０再畳み込み符号器１６０誤り検出回路１８０誤り訂正回路

Claims

【特許請求の範囲】

【請求項１】畳み込み符号化用の第１の生成行列によ
って送信側で畳み込まれた複数の符号系列が順次入力さ
れ、これらの前記符号系列を前記第１の生成行列に基づ
いて定められる第２の生成行列を用いてそれぞれ畳み込
み、その畳み込んだ結果をモジュロ２で加算することに
よって訂正前復号信号を出力する逆畳み込み復号手段を
備えることを特徴とする復号器。
【請求項２】畳み込み符号化用の第１の生成行列によ
って送信側で畳み込まれた複数の第１の符号系列が順次
入力され、これらの前記符号系列を前記第１の生成行列
に基づいて定められる第２の生成行列を用いてそれぞれ
畳み込み、その畳み込んだ結果をモジュロ２で加算する
ことによって訂正前復号信号を出力する逆畳み込み復号
手段と、前記逆畳み込み復号手段から出力される前記訂正前復号
信号を前記第１の生成行列によって畳み込み、第２の符
号系列として出力する再畳み込み符号手段と、前記第１及び第２の符号系列を比較してシンドロームを
検出し、検出されたシンドロームのパターンに基づいて
前記第１符号系列中に存在する誤りビットを判定し誤り
訂正パルスを出力する誤り検出手段と、を備えることを特徴とする復号器。
【請求項３】請求項２において、前記誤り検出手段から出力される前記誤り訂正パルスを
用いて前記逆畳み込み復号手段から出力される前記訂正
前復号信号を反転させることによって訂正後復号信号を
出力する誤り訂正手段をさらに備えることを特徴とする
復号器。
【請求項４】請求項３において、前記誤り訂正手段から出力される前記訂正後復号信号を
前記第１の生成行列によって畳み込み、第３の符号系列
として出力する接続手段と、前記第１の生成行列に基づいて定められる第３の生成行
列を用いて前記接続手段から出力される前記第３の符号
系列を畳み込み、この畳み込み結果をモジュロ２で加算
することによって第２の訂正前復号信号を出力する第２
の逆畳み込み復号手段と、前記第２の逆畳み込み復号手段から出力される前記第２
の訂正前復号信号を前記第１の生成行列によって畳み込
み、第４の符号系列として出力する第２の再畳み込み符
号手段と、前記第３及び第４の符号系列を比較してシンドロームを
検出し、検出されたシンドロームのパターンに基づいて
前記第３符号系列中に存在する誤りビットを判定し誤り
訂正パルスを出力する第２の誤り検出手段と、前記第２の誤り検出手段から出力される前記誤り訂正パ
ルスを用いて前記第２の逆畳み込み復号手段から出力さ
れる前記第２の訂正前復号信号を反転させることによっ
て第２の訂正後復号信号を出力する第２の誤り訂正手段
と、を備えることを特徴とする復号器。
【請求項５】請求項４において、前記接続手段、前記第２の逆畳み込み復号手段、前記第
２の再畳み込み符号手段、前記第２の誤り検出手段及び
前記第２の誤り訂正手段から構成される誤り訂正復号手
段を２以上縦続接続したことを特徴とする復号器。
【請求項６】請求項３において、前記誤り訂正手段から出力される前記訂正後復号信号を
前記第１の生成行列によって畳み込み、第３の符号系列
として出力する接続手段と、前記接続手段から出力される前記第３の符号系列を所定
時間記憶した後に再び前記逆畳み込み復号手段及び前記
誤り検出手段に出力する記憶手段と、を備えることを特徴とする復号器。