KR100335038B1 - 코드분할다중접속시스템어플리케이션용다중속도직렬비터비디코더 - Google Patents

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브라이언 케이. 버틀러
에프레임 지하비
잭 케일 울프
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Abstract

코드 분할 다중 접속(CDMA) 이동 통신 시스템(22)에서 코드 기호 스트림으로서 컨벌루션적으로 인코딩된 원시 비트 데이터 스트림을 회복하기 위한 비터비 디코더(20)에 관한 것이다. 디코더(20)는 어떤 다중속도 보코더와 연합하는 여러 가지 데이터 속도로 동시에 디코딩한다. 디코더(20)는 연속 모드 또는 프레임된 패킷 모드에서 미지의 데이터 속도로 디코딩할 수 있다. 다중속도로 동시에 디코딩하고 각 디코딩된 데이터 패킷에 대한 하나 이상의 데이터 품질 메트릭을 생성함으로써 이것을 달성한다. 특수한 입력 및 출력 버퍼링은 시스템 타이밍 제약으로부터 디코더(50)를 격리하도록 제공된다. 입력 버퍼(48)는 낮은 피레임 데이터 속도로 반복 모드 또는 랜덤 버스트 모드에 대한 패킷 순서로 코드 기허 데이터를 편성하기 위하여 선택 및 축적 논리를 포함한다. 각각의 여러 가지 소정 데이터 전달 속도를 위한 디코딩된 데이터 패킷을 디코딩 사이클의 약 절반동안 출력 버퍼(54)레서 유지되며, 그것에 의해 시스템 마이크로프로세서는 적당한 디코딩된 데이터 패킷을 검사 및 선택하게 된다. 디코더(50)는 여러 가지 소정의 커벌루션 인코딩 알고리즘중 어느 하나에서 동작하도록 재구성될 수도 있다. 단일 모놀리식 집적회로로서 실행되는 비터비 디코더(20)는 많은 다른 멀티유저 통신채널중 일부 또는 전부에서 사용될 수 있다.

Description

코드 분할 다중 접속 시스템 어플리케이션용 다중 속도 직렬 비터비 디코더
발명의 배경
I. 발명의 분야
본 발명은 일반적으로 잡음 채널에 있어서 직렬 디지탈 데이터 스트림을 디코딩하기 위한 시스템에 관한 것으로, 좀더 상세하게는 다중 소정 데이터 속도에서 순차적으로 디코딩하기 위한 컨벌루션 비터비 디코더에 관한 것이다.
II. 관련 기술의 설명
디지탈 통신 분야에 있어서, 데이터는 일정 기간 T의 프레임으로 또는 연속적으로 순차 전송될 수 있으며, 각 프레임이 순차 전송 속도와 프레임 기간 T와의 곱에 한정되는 비트의 고정수 N을 포함하는 것은 공지이다. 그러나, 어떤 통신 시스템에 있어서는, 선택된 프레임 동안 N 데이터보다 적게 전송하는 것이 바람직하다. 이와같은 시스템 중 하나로서 코드 분할 다중 접속(CDMA) 통신 시스템이 있으며, 이 시스템은 직접 시퀀스 스펙트럼 스프레딩 방식을 사용한다.
미합중국 특허 제 5,103,459호에는 이러한 셀룰라 전화 어플리케이션용 CDMA 시스템이 개시되어 있다. CDMA 시스템에 있어서, 시스템 용량은 전송 주파수 대역내에 전체 간섭에 의해 한정된다. 전체 간섭은 주로 보코더 데이터(디지탈화된 음성)로 이루어진 다른 사용자들의 신호를 포함한다. 가능한한 많이 사용자 간섭 레벨을 감소하기 위하여, 질하우젠 등에 의해 개시된 CDMA 시스템은 고정 기간의 데이터 프레임으로 전송하기에 적합한 가변속도 보코더 데이터를 사용한다. 여러가지로 감소된 보코더 속도에 대하여, 전체 프레임에 걸쳐서 데이터의 전송을 지지하기 위해 프레임 데이터에 용장(redundancy)이 제공되어 있다. 그러므로, 전 데이터 속도가 감소되는 프레임에 대하여, 보다 작은 원시 데이터 심볼 N는 심볼 N으로 프레임을 채우기 위하여 필요한만큼 반복된다. 저속 데이터가 동일한 전송 파워로 전체 데이터와 동일한 간섭 레벨을 제공한다 할지라도, 프레임내의 용장정보는 전송 파워가 등가의 "정보 파워" 또는 심볼당 에너지를 위해 감소되는 것을 허용한다. 이 방식은 보코더 용장에 의해 허용된 만큼 시스템 용량을 증가시키기 위하여 간섭 레벨을 감소한다.
감소된 파워로 데이터를 반복하기 위하며, 저속 데이터는 전송 파워가 감소되지 않고 단일 프레임 내에서만 한 번 전송될 수도 있다. 이 방식은 프레임의 소수(a fraction of frame)중에는 최대 파워로 전송을 하고 사용하지 않은 프레임 부분중에는 전송을 하지 않는다. 프레임에 전송되는 데이터 블록은 단지 프레임 개시부분에 또는 프레임내에 다른 소정의 고정위치에 배치될 수도 있다. 그러나, 많은 사용자를 갖는 CDMA 시스템에 있어서, 좀더 복잡한 블록 배치 절차는 전 프레임에 걸쳐서 많은 다른 사용자들로부터 간섭을 균일하게 분배하는 것을 필요로 한다. 많은 사용자들에 의한 데이터 전송의 불필요한 중복은 최적 평균 레벨 이상으로 시스템 간섭 레벨을 불필요하게 증가시킨다.
질하우젠 등에 의해 "데이터 버스트 랜더마이저"란 발명의 명칭으로 1992년3월 5일자로 출원된 미합중국 특허출원 제 07/846,312호에는 전 프레임에 걸쳐 최소 간섭 레벨을 보장하기 위하여 복잡한 블록 배치 절차가 개시되어 있다.
또한, 전형적인 CDMA 시스템은 1992년 4월 28일자, 콸콤 인코포레이티드에 의한 "제안된 EIA/TIA 중간 기준 : 광대역 스프레드 스펙트럼 디지탈 셀룰라 시스템 이중-모드 이동국-기지국 호환성 기준"을 참조하여 이해될 수도 있다. 이와같은 CDMA 시스템 기준은 순방향 및 역방향 링크 트래픽용 5개 기본 채널 데이터 모드를 상술하고 있다. 상기 채널은 3개의 순방향 링크 모드와 2개의 역방향 링크 모드로 되어 있다. 특수한 데이터 채널 모드에 따라, 2개의 다른 컨벌루션 코딩 알고리즘중 하나가 상술된다. 2개는 연속 모드이며 3개는 순차 데이터가 고정 프레임 간격으로 편성되어 있다. 3개의 모드는 여러 가지의 소정 데이터 속도중 하나의 속도로만 동작하며 2개의 모드는 4개의 다른 소정 데이터 속도중 어느 하나의 속도로 프레임에서 프레임으로 동작한다.
이와같이 다양한 데이터 속도 및 채널 모드는 어떤 단일 디코딩 장치에 대하여 필요조건이다. 이 문제는 스프레드 스펙트럼 채널에서 직렬 디코딩의 실시간 특성때문에 좀더 어렵게 행해진다. 즉, 수신된 신호는 실시간에서 검출되고, 재구성되어 디코딩되어야 한다. 원시 보코더 데이터 속도의 정보를 전달하기 위하여 프레임 공간이 사용되지 않는다. 여러 가지 가능한 데이터 속도를 위하여 수신된 신호를 검사하고 특정 속도가 각 새로운 프레임을 위해 디코딩되도록 결정할 기회가 거의 없다. 또한, 성분 확산을 피하기 위하여 모든 시스템 채널 모드에서 동일한 디코딩 장치를 사용하는 것이 바람직하다. 상기 질하우젠 등에 의한 특허에 개시된CDMA 시스템에서는, 직교형 의사 랜덤 잡음(PN) 코딩, 인터리빙, QPSK(Quadrature Phase Shift Key) 스프레딩과 함께 각 BPSK(Bi Phase Shift Key) 심볼의 직교 커버링을 갖는 복위상 시프트 키(BPSK) 변조 및, 에러 수정을 위한 컨벌루션 인코딩을 사용한다. 이와같이 많은 코딩 방식의 각각을 각 채널 모드의 수신측에서 임의의 디코딩 동작이 요구된다. 따라서, 에러 수정 목적을 위해 전송된 컨벌루션 인코딩된 심볼을 직렬로 디코딩하는데 이용가능한 실시간 자원에 대하여 강한 경합을 하게 된다.
컨벌루션 코드용 디코딩 방식은 당해분야에서 공지이며, 에이.제이.비터비에 의해 소개된 에러 수정을 위한 비터비 알고리즘("컨벌루션 코드용 에러 바운드 및 점근적인 최적 디코딩 알고리즘", IEEE 트랜스. 씨어리, 볼륨.IT-13, No.2, pp.260-269, 1967년 4월)을 포함하며, 지.디.포니,주니어.,(비터비 알고리즘, IEEE 공정,볼륨.16, pp.268-278, 1973) 및 제이.에이.핼러, 등("위성 및 우주통신용 비터비 디코딩", IEEE 트랜스. 컴뮤니케이션, 테크놀러지., 볼륨.IT-19,No.5, pp.8350848, 1971 10월)과 같은 당해업자에 의해 개시되어 있다.
당해업자는 다양한 특정 요건에 대하여 비터비 알고리즘을 개선하였다. 예를 들면, 히로스케 야마모토 등("반복 리퀘스트를 갖는 컨벌루션 코드용 비터비 디코딩 알고리즘", IEEE 트랜스. 씨어리, 볼륨.IT-26, No.5, pp.540-547, 1980년 9월)은 반복 리퀘스트에 대한 품질 메트릭을 갖는 비터비 디코딩 알고리즘을 개시하고 있다. 이 시스템들은 리퀘스트 전송을 위하여 피드백 채널을 사용할 수 있을 때 수신기가 피드백 없이 긴 제약 길이(constraint length)를 갖는 컨벌루션 코드로 할경우와 동일한 성능을 갖게 된다. 야마모토 등은 "프레임 품질"을 의미하는 디코더 단일 품질 비트를 더한다. 나쁠 경우에는 반복 전송이 요구된다. 이것은 그 알고리즘의 신뢰도 기능이 비대칭적으로 반복 리퀘스트 없이 정상 비터비 알고리즘에 2배가 된다.
유사하게, 엔. 시샤드리 ("컨벌루션 코드를 갖는 에러 수정을 위한 일반화된 비터비 알고리즘", 글로비콤 89 달라스, 텍사스, pp.1534-1538, 1989년 11월) 등은 고정 기간의 프레임으로 인코딩된 음성에 대하여 유용한 어플리케이션을 갖는 2개의 일반화된 비터비 알고리즘을 나타낸다. 인접한 음성 프레임 사이의 높은 상관은 프레임 내용(contents)이 수용불가능한 에러 레벨을 나타내는 상황에서 인접 프레임으로부터 프레임 내용의 유용한 평가를 허용한다. 시샤드리 등은 매우 신뢰가능한 내부 프레임 용장이 고속 외부 사이클 블록 코드에 의해 에러 검출을 하기 위하여 음성 데이터에 패리티 비트를 더함으로써 얻어질 수 있는 것을 나타낸다. 그러면, 증가된 프레임은 내부 컨벌루션 코드에 의해 인코딩되고 전체 블록은 잡음 채널 전반에 걸쳐 변조 및 전송된다. 내부 일반화된 비터비 디코더는 디코딩된 프레임을 위한 소정수의 대상을 해제한다. 정확한 패리티를 갖지 않고 정보 비트가 품질화된 음성의 프레임을 나타낸다면 프레임간 재평가가 행해질 수 있으며, 또는, 복귀 링크가 사용될 경우에는 자동 반복 리퀘스트가 행해진다. 정확한 대체성이 소정수의 후보 중에 있을 때에는 재전송을 피하게 된다.
불행하게도, 상기 개시된 내용은 프레임 단위로 속도 정보의 전송 없이 변화할 수 있는 여러 가지 소정 데이터 전송속도중 하나를 갖는 일련의 프레임을 처리하기 위한 실시간 디코딩 방법을 가르쳐 주거나 제안하지도 않았다. 미해결된 관련 문제들 및 단점들은 당해분야에서 분명히 공감할 수 있으며 이하 기술되는 방법으로 본 발명에 의해 해결될 것이다.
발명의 요약
본 발명은 단일 초대규모 집적(VLSI) 장치로서 구현된 특성 입력 및 출력 버퍼를 갖는 직렬 비터비 디코더(SVD)를 제공함으로써 상기 문제들을 해결한다. 비터비 절차는 프레임 모드 및 연속 모드에서 각 프레임에 대한 모든 소정 데이터 속도에서 동기화되고 품질화된 코드 심볼 스트림에 사용된다. 여러 가지 품질 메트릭 출력("에러 메트릭")은 데이터 속도 결정을 허용하도록 제공된다. 본 발명의 SVD의 바람직한 실시예는 선험적인 데이터 속도 정보없이 다른 데이터 속도를 디코딩할 수 있다.
본 발명의 목적은 전송된 속도 정보없이 복수의 소정 데이터 속도중 어느 하나의 속도로 각 프레임의 자동 디코딩을 제공하는 것이다. 본 발명의 SVD는 모든 가능한 소정 데이터 속도의 각각의 속도로 각 프레임을 디코딩하기 위하여 다중 경로를 형성하고 원시 데이터 속도의 검출을 허용하기 위하여 "에러 메트릭"을 제공함으로써 복수의 채널 모드의 각각에 대하여 상기 목적을 달성한다. 본 발명의 SVD의 이점은 컨벌루션 코드가 공지이고 데이터 패킷 모드(프레임 또는 연속)도 공지인 것을 제공한 복수의 소정 프레임 데이터 속도중 미지의 하나의 속도로 디코딩될 수 있다는 점이다. 본 발명의 SVD의 다른 이점은 여러 가지 "에러 메트릭"이 원시 데이터 전송 속도를 설정하는데 사용하기 위한 각 가상의 소정 데이터 속도로 모든인코딩된 프레임에 대하여 얻어진다는 점이다.
본 발명의 SVD는 입력 스트림의 직렬 에러 속도(SER)를 평가하기 위하여 입력 코드 심볼 스트림과 디코딩된 출력 데이터 스트림을 비교하여 기록함으로써 하나의 에러 메트릭을 제공한다. 본 발명의 SVD는 사이클 용장 검사(CRC) 결과 및 야마모토 품질 메트릭(YQM)과 같은 다른 에러 메트릭을 포함할 수 있다. SER 메트릭은 수신된 코드 심볼에서 에러를 평가한다. CRC 결과는 원시 비트 데이터에서 비트 에러를 검출한다. YQM은 디코딩된 프레임에서 평가된 에러 상태가 소정 임계값을 초과함을 나타낸다. 본 발명의 SVD의 또 다른 이점은 수신기가 전송기로부터 속도 정보를 수신하지 않고 원시 데이터 속도를 검출하기 위한 수단으로서 하나 이상의 "에러메트릭"을 제공하는 점이다.
본 발명의 또 다른 목적은 모든 필요한 채널 모드에 대하여 단일 SVD 장치에서 디코딩을 제공하는 것이다. 본 발명의 SVD는 단일 VLSI 장치가 전형적인 CDMA 시스템의 순방향 및 역방향 링크 채널 모드에 사용되는 것을 허용한다. 예를 들면, 이 SVD의 바람직한 실시예는 제약 길이 9를 갖는 컨벌루션 코드의 1/2 및 1/3 속도로 이론적인 제한을 접근하는 높은 디코딩 이득을 생성하며, 코드 심볼 데이터는 N=384 심볼(속도×1/2) 또는 N=576 심볼(1/3)의 프레임 패킷으로 처리된다. 어떤 고정 상태에서 프레임패킷의 개시 및 종료나 연속 코드 심볼 데이터 스트림은 본 발명의 SVD로 디코딩될 수 있다. 예를 들면, 반복 모드에서, CDMA 채널은 각 심볼이 프레임을 채우기에 필요한 정도로 반복하고 반복된 심볼이 비트 속도 및 파워를 감소하기 위하여 본 발명의 SVD에서 단일 심볼내로 축적되도록 동작한다. 역방향CDMA 링크 데이터 버스트 랜더마이저(DBR) 모드에서, 반복된 심볼의 각 세트로부터 하나의 심볼만이 상기 인용된 질하우젠 등의 특허출원에 개시된 의사랜덤 프레임 위치설정 방식을 사용하여 전송된다. 코드 속도 옵션 및 반복 모드를 사용하면, 본 발명의 SVD는 순방향 반복 모드 또는 역방향 DBR 모드에서 어떤 소정의 유효 데이터 속도로 코드 심볼 스트림을 처리한다.
본 발명의 또 다른 목적은 외부 채널 타이밍 요건으로부터 내부 디코딩 절차를 분리하는 것이다. 본 발명의 SVD는 채널 마이크로프로세서에 인터럽트를 보내기 위한 수단과, 시스템 프레임 타이밍으로부터 마이크로프로세서를 분리하고 디코딩된 데이터 및 품질 메트릭 데이터를 보유하기 위하여 출력 버퍼를 제공함으로써 상기 목적을 달성한다. 또한, 본 발명의 SVD는 코드 심볼이 채널 심볼 속도에서 연속적으로 SVD로 수용되거나 프레임 패킷으로서 SVD로 버스트되는 것을 허용하는 입력 버퍼를 포함한다. 본 발명의 SVD는 외부 채널 및 마이크로프로세서 타이밍에 관계없이 특정 입력 및 출력 버퍼에 의해 작동한다. 상기 SVD는 플렉시블(flexible) 마이크로프로세서 인터페이스에 의해 다양한 마이크로프로세서 시스템에서 사용된다.
본 발명의 SVD는 제 5도에서 도시한 바와같이 5개의 주요 엘리먼트를 포함한다. 입력 버퍼(IB)는 코드 심볼 데이터의 한 프레임 이상을 저장한다. 블록 모드에서, 이것에 의해 SVD는 채널 프레임에 사용된 DBR 모드데이터 속도나 실제 반복을 식별하기 위하여 필요한 만큼 데이터를 재처리한다. 비터비 디코더(VD)는 IB로부터 소프트 결정 코드 심볼을 받아들이고 그것들을 당해분야에서 공지인 가산-비교-선택 논리에서 처리한다. ACS 공정로부터의 결정은 VD내에 내부 경로 메모리에 저장된다. 이 경로 메모리를 통하는 체인-백 공정은 많은 결정 워드를 통해 적시에 후방으로 트레이싱된 후에 각 코드 심볼 세트를 위한 단일 데이터를 제공한다. 야마모토 품질 메트릭(YQM)과 같은 품질 메트릭과 함께 각각의 단일 데이터들은 본 발명의 SVD의 제 2 엘리먼트인 출력 버퍼(OB)에 저장된다. 프레임 패킷 모드에서, 코드 심볼은 4개의 다른 속도에 대해 디코딩되고, 그 결과 4개의 디코딩된 데이터 패킷(품질 정보 포함)은 OB에 저장되며 마이크로프로세서가 그것들을 판독할 수 있도록 고정 프레임 시간 주기의 약 절반이 유지된다. 제4 엘리먼트는 본 발명의 SVD의 작동을 위해 필요한 모든 내부 타이밍 신호를 발생하는 제어 블록(CB)이다. 이 내부 타이밍은 CDMA 시스템 클록 및 외부 디코더 동기화 스트로브 신호로부터 유도된다. 본 발명의 SVD는 본 발명의 제 4 엘리먼트인 CB에 연결되어 있는 제 5 엘리먼트인 마이크로프로세서 인터페이스(MI)를 통해 초기화되고 제어된다. 데이터는 MI를 통해 아주 잘 수신될 수 있다.
다른 목적들과 함께 본 발명의 상기한 특징 및 이점들은 이하 명세서, 청구범위 및 첨부도면을 참조로하여 보다 명백하게 될 것이다.
본 발명의 보다 완전한 이해를 위하여, 다음의 첨부도면을 참조하여 실시예를 상세하게 설명한다.
제 1도는 CDMA 이동 수신기의 기능 블록도.
제 2도는 CDMA 셀-사이트 채널 카드 수신기의 기능 블록도.
제 3도는 제 3A-3E도로 이루어진, 5개의 CDMA 채널 형태의 상세도.
제 4도는 정상 CDMA 모드 셋업 매개변수의 상세도.
제 5도는 본 발명의 직렬 비터비 디코더(SVD)의 기능 블록도.
제 6도는 제 6A-6B도로 이루어진, 비터비 디코더의 이론 동작을 설명한 도면.
제 7도는 본 발명의 입력 버퍼(IB)의 기능 블록도.
제 8도는 CDMA 시스템을 위한 데이터 버스트 랜더마이저(DBR) 심볼 선택 설명도.
제 9도는 본 발명의 비터비 디코더(VD) 엘리먼트의 기능 블록도.
제 10도는 본 발명의 야마모토 품질 메트릭(YQM) 논리의 기능 블록도.
바람직한 실시예의 설명
CDMA 시스템 디코딩 문제
토의 및 설명을 목적으로, 본 발명은 상기 인용된 질하우젠 등에 의한 특허에 개시된 전형적인 CDMA 이동통신 시스템 실시예의 내용에 기술되어 있다. 그러나, 본 발명은 개인 통신 시스템(PCS), 무선 지역 루프, 전용 브랜치 교환(PBX), 또는 다른 유용한 원거리 통신 시스템과 같은 통신 시스템의 다른 형태에 적용가능하다. 또한, 시 분할 다중 접속(TDMA)과 같은 다른 공지의 전송 변조 방식을 사용하는 다른 시스템도 본 발명을 사용할 수도 있다. 상기 인용된 질하우젤 특허에 개시된 바와같이, 전형적인 CDMA 이동통신 시스템 실시예는 지금까지 당해분야에서 공지인 단일 디코더 설계에 효과적으로 충족될 수 없는 디코딩 장치 및 절차에 요구되는 복수의 요건들을 나타낸다. 이 요건들은 이제 다음과 같이 전형적인 목적을위해 간단히 설정된다.
제 1도는 CDMA 시스템을 위한 이동 수신기 모뎀 설계의 블록도이다. 본 발명의 직결 비터비 디코더(SVD)(20)는 이동 모뎀(22)의 다른 엘리먼트와의 관계를 나타낸다. 작동에 있어서, 라디오 주파수 신호는 RF 수신기(24)에서 수신되고 중앙 처리 장치(CPU)(30)의 제어하에서 아날로그 프로세서(28)의 참가로 복조기(26)에서 복조된다. 복조된 데이터 스트림은 SVD 입력(34)에서 직렬 심볼 스트림를 제공하는 인터리버(32)에 의해 인터리브된다. 동기화, 타이밍 및 클록신호는 전용 신호 라인상의 SVD(20)에 공급된다. SVD(20)는 보코더(38)와 통신하기 위한 마이크로프로세서 버스(36)에 연결되어 있으며, 상기 보코더(38)는 SVD(20)에 의해 디코딩된 음성 신호를 재구성한다.
제 2도는 셀-사이트 수신기 모뎀 채널 카드 논리(40)에 관한 것과 동일한 SVD(20)를 나타낸다. CPU(42), 인터리버(44) 및 복조기(46)는 기능적으로 제 1도와 유사하다. 제 1도에서와 같이, SVD(20)는 디코더 입력(34)상에 직렬 코드 심볼 스트림을 받아서 논리(40)의 다른 엘리먼트(도시하지 않음)에 전달하기 위하여 마이크로프로세서 버스(36)에서 병렬 데이터 스트림을 생성한다.
상기 인용된 질하우젠 특허에 개시된 CDMA 시스템에 있어서, SVD(20)는 순방향 및 역방향 링크 데이터를 위한 필요한 모든 디코딩을 제공하기 위하여 5개의 기본 채널 모드중 하나에서 작동해야 한다. 이 모드는 제 3A-3E도에 기술되어 있다. 셀-사이트로부터 이동 사용자로의 순방향 링크는 제 3A-3C도에 도시한 3개의 모드(동기화,페이징 및 트래픽)를 사용한다. 이동 사용자로부터 셀-사이트로의 역방향링크는 제 3D-3E도에 도시한 2개의 모드(액세스 및 트래픽)를 사용한다.
제 3A도는 일예에 의해 순방향 링크 동기화 채널 변조 매개변수를 나타낸다. 동기화 채널 데이터는 1/2 속도(제약 길이 K=9)로 컨벌루션 인코딩된 채널로부터 디코딩되며 각 코드 심볼은 한 번 반복된다. 데이터는 초당 4800 변조 심볼로 전송되며 SVD(20)는 80ms마다 384 변조 심볼을 포함하는 초프레임을 수신한다. 그러므로, SVD(20)는 이 채널을 위하여 고정 1200bps 속도로 예비설정될 수 있다. 원시 비트 데이터는 프레임 경계에서 사이클 용장 검사(CRC)없이 연속 스트림으로서 인코딩된다. 등가 원시 비트 데이터 속도는 1200bps이다.
제 3B도는 일 예를 통해 순방향 페이징 채널 변조 매개변수를 나타낸다. 페이징 채널 데이터는 1/2 속도(K=9)로 컨벌루션 인코딩된 채널로부터 디코딩되며 각 코드 심볼은 원시 비트 데이터 속도에 따라 1배, 2배 또는 4배중 하나로 전송된다. 이 채널을 위한 원시 비트 데이터 속도는 예비설정되며 프레임에서 프레임으로 변화하지 않는다. 그러므로, SVD(20)는 이 채널을 위한 고정된 원시 비트 데이터 속도로 예비설정된다. 데이터는 초당 19,200 심볼로 전송되며 SVD(20)는 20ms마다 384 변조 심볼을 포함하는 프레임을 수신한다. 데이터는 프레임 경계에서 CRC 코드없이 연속 스트림으로서 인코딩된다.
제 3C도는 일예를 통해 순방향 트래픽 채널 변조 매개변수를 제공한다. 순방향 링크 트래픽 채널 데이터는 1/2 속도(K=9)로 컨벌루션 인코딩된 채널로부터 디코딩되며 각 코드 심볼은 최초의 보코더에 의해 각 프레임을 위하여 선택된 원시 비트 데이터 속도에 따라 8배까지 전송된다. 원시 비트 데이터 속도는 최초의 보코더 제어하에서 프레임에서 프레임으로 변화할 수 있으며 SVD(20)는 이 데이터 속도가 예비설정 될 수 없기 때문에 모든 프레임에 대한 모든 가능한 속도에서 디코딩해야 한다. 데이터는 초당 19,200 변조 심볼(sps)로 전송되며 SVD(20)는 20ms마다 384 변조 심볼의 새 프레임을 수신한다. 데이터는 제로 상태에서 개시 및 종료되는 패킷으로서 인코딩되며("0" 비트는 인코딩 전에 각 프레임 단에 가해짐) CRC 코드는 96 원시 비트 및 192 원시 비트의 각 패킷의 단부에서 예상된다. 어떤 CRC 코드도 공간 제한이 CRC를 너무 비싸게 만들기 때문에 짧은 (48 및 24 비트) 패킷으로 예상될 수 없다.
제 3D도는 일 예를 통해 역방향 트래픽 채널 변조 매개변수를 나타낸다. 역방향 링크 트래픽 채널 데이터는 1/3 속도(K=9)로 컨벌루션적으로 인코딩되는 채널로부터 디코딩된다. 각 코드 심볼은 7배까지 반복되며 각 반복된 코드 심볼중 하나만이 버스트에 전송된다. 버스트 타이밍은 선행 프레임에 대한 PN 코드의 최종 소스 비트로부터 얻어진 랜덤수에 의해 결정된다. 코드 심볼 반복 속도는 각 프레임에 대한 최초의 보코더 데이터 속도에 좌우된다. SVD(20)는 원시 비트 데이터 속도가 최초의 보코더에 의해 프레임 단위로 변화되기 때문에 각 프레임에 대한 모든 속도로 동시에 디코딩해야 한다. SVD(20)가 특정 프레임에 대한 원시 비트 데이터속도를 알수 없을지라도, 반복된 심볼의 각 프레임에 대한 버스트 타이밍은 선행 프레임에 대한 PN 코드의 최종 소수 비트로부터 이용가능하다. 데이터는 초당 28,800 변조 심볼로 전송되며 SVD(20)는 20ms마다 576 포텐샬 코드 심볼을 포함하는 프레임을 수신한다. 데이터는 각 패킷의 종단에 가해진 "0" 비트때문에 제로 상태에서 개시되고 종료되는 패킷으로서 인코딩된다. CRC 코드는 96 원시 비트 및 192 원시 비트("0" 비트 시퀀스 바로 전)의 각 패킷의 종단에서 예상된다. 96 원시 비트보다 작은 것을 포함하는 프레임은 공간을 세이브하기 위하여 CRC 코드를 생략한다.
제 3E도는 일 예를 통해 역방향 링크 액세스 채널 변조 매개변수를 제공한다. 역방향 링크 액세스 채널 데이터는 1/3 속도(K=9)로 컨벌루션적으로 인코딩된 채널로부터 디코딩되며 각 코드 심볼은 두 번 전송된다. 원시 비트 데이터 속도는 4800bps에서 고정되며 이 채널에 대한 SVD(20)는 이 단일 고정 속도에서 작동하도록 예비설정될 수 있다. 데이터는 초당 28,800 코드 심볼로 전송되며 SVD(20)는 20ms마다 576 코드 심볼을 포함하는 프레임을 수신한다. 데이터는 제로상태(각 패킷의 단부에 가해진 "0" 비트)에서 개시 및 종료되는 패킷으로서 인코딩된다.
본 발명의 SVD는 연속 모드에서 패킷 모드로의 변환과 컨벌루션 코딩 속도 사이(1/2 내지 1/3)의 변환을 위하여, 연속적인 다중속도 코딩을 위한 용량 때문에 제 3도에 제공된 5개의 전형적인 채널의 각각에 적합하다. 본 발명의 SVD는 순방향 또는 역방향 트래픽 채널 데이터를 디코딩할 수 있다. 이 순방향 및 역방향 트래픽 채널 특성은 상기 인용된 질하우젠 등의 특허 및 특허출원을 참조하여 보다 양호하게 평가될 수 있다.
제 4도는 제 3도와 관련하여 전술한 5개의 전형적인 채널의 각각에 대하여 본 발명의 SVD에 필요한 제어 신호 기능을 요약하는 표를 제공한다. 순방향 페이징 및 동기화 채널 원시 비트 데이터 속도가 고정된다는 것에 주의한다.
모놀리식(monolithic) SVD 실시예
본 발명의 SVD는 단일 초대규모 집적회로(VLSI)로서 실시되는 것이 바람직하다. 제 5도는 SVD(20)의 전형적인 실시예의 5개의 주요 엘리먼트를 나타낸다. 입력 버퍼(IB)(48)는 데이터의 1.5 프레임을 저장하며, 그것에 의해 프레임을 위한 데이터 버스트 랜더마이저(DBR) 또는 정확한 반복의 추후 결정을 허용하기 위하여 단일 프레임을 통하여 다중 코딩된다. 비터비 디코더(VD)(50)는 7비트 symbuf 버스(52)상에 IB(48)로부터 소프트 결정 심볼을 받아들인다. 이 코드 심볼들은 가산-비교--선택(ACS) 논리에 의해 처리되고 그 결과는 내부 랜덤 액세스 메모리(RAM)에서 상태 메트릭으로서 저장된다. ACS 처리기로부터의 결정은 내부 경로 메모리로 저장된다. 이 경로 메모리를 통하는 체인-백 처리기는 경로가 거의 전 경로로 통합되는 것을 보장하기 위하여 결정 워드의 64 레벨을 통하여 적시에 후방을 트레이싱한 후에 각 코드 심볼 그룹에 대한 단일 출력 데이터 비트를 식별한다. 품질 메트릭(QM) 정보와 함께 출력 데이터 비트는 데이터 라인(56)을 통하여 출력 버퍼(OB)에 저장된다. VD(50)에 의해 디코딩이 종료된 후에, OB(54)는 디코딩 데이터 버스(60)상에 마이크로프로세서 인터페이스(58)에 의해 액세스하기 위한 디코딩된 데이터를 유지한다. 패킷 모드에서, 코드 심볼은 4개의 다른 원시 비트 데이터 속도로 디코딩되며 그 결과 4개의 출력 데이터 패킷은 연합한 QM 데이터와 아울러 OB(54)에 저장된다. 이 배열은 마이크로프로세서(도시하지 않음)가 약 10ms로 OB(54)에서 데이터를 판독하는 것을 허용한다. SVD(20)는 마이크로프로세서 인터페이스(58) 및 제어기(62)를 통해 초기화 및 제어되며, 제어기(62)는 SVD(20)에 대한 모든 필요한내부 타이밍을 발생한다. 이 타이밍은 시스템 클록 및 디코더 동기화 스트로브(도시하지 않음)로부터 유도된다.
비터비 디코딩 알고리즘
비터비 디코더의 동작의 일반 이론은 당해분야에서 공지이며 상기 인용된 참조중 하나를 참조함으로써 인지될 수 있다. 상기 이론은 본 발명의 인지를 용이하게 하기 위하여 간단하게 기술된다.
컨벌루션 인코더는 코드 심볼의 시퀀스(출력 심볼 스트림)로 원시 데이터 비트의 시퀀스(입력 비트 스트림)를 변형한다. 각 입력 비트에 대하여, 이 입력 비트 및 이전(K-1) 입력 비트에 의해 결정되는 복수의 출력 코드 심볼이 있으며, 여기서 K는 인코더의 제약 길이이다. 각 코드 심볼을 위해 생성된 코드 심볼의 수는 인코딩 속도에 의해 결정된다 ; 즉, 예를 들면, 1/2 속도는 2개이고 1/3 속도는 3개이다. 각 코드 심볼은 시퀀스 x8+ x6+ x5+ x4+ 1(실제값 05618)에 의해 나타난 속도 1/2 G1 코드와 같은 특정 다항 코드에 따라 입력 스트림을 이동하고 XOR 실행하는 것에 의해 발생된다. 다항 코드에서 비트 수는 제약 길이와 동일하며, 제약 길이는 본 발명의 SVD의 바람직한 실시예를 위하여 9로 고정된다. 실제 코드(G0,G1) 또는 (G0,G1,G2)는 이동 환경에서 베스트 에러 성질을 갖는 코드를 결정하도록 행한 비시스템 코드의 시뮬레이션으로부터 선택된다. 전술한 전형적인 CDMA 시스템에 사용되는 바람직한 컨벌루션 코드는 순방향 링크에 대하여 G1=07538이고 G1=05618이며, 역방향 링크에 대해서는 GO=05578이고 G1=06638이며 G2=07118이다. 이 컨벌루션코드는 1/2 코딩 속도에 대한 최소 자유 해밍(Hamming)거리 12와 1/3 속도에 대한 최소 자유 해밍 거리 18을 제공환다.
비터비 디코더 알고리즘은 입력 코드 심볼 스트림에 대하여 디코딩 시퀀스를 발견함으로써 작동한다. 먼저, 가능한 경로의 각각에 대하여 상대 가능성의 가중 또는 상태 메트릭이 계산된다. 각 상태로의 전이는 모든 상태들에 대한 경로 메모리에 저장되며 디코더는 각 출력 비트를 선택하기 위하여 시퀀스를 통해 적시에 후방으로 트레이싱 및 체인된다. 이 프로세서에서 제 1 단계는 브랜치 메트릭 발생, 상태 메트릭 발생 및 체인백 경로 결정이다. 특정 제약 길이 및 속도에 대한 디코더의 실행은 3개의 매개변수에 의해 결정된다 : 즉, 입력 코드 심볼의 품질 레벨의 수 및 단계 사이즈, 상태 메트릭 정규화 절차, 및 경로 메모리의 효과적인 체인백 깊이이다.
브랜치 메트릭은 각 가능한 비트 전이가 주어진 소프트 결정 입력 코드 심볼을 발생할 전이 가능성의 대수에 상응하는 코스트 기능이다. 소프트 결정의 사인 및 크기 정보는 각 브랜치 메트릭을 생성하기 위하여 스케일링되고 결합된다. 1/2속도에 대해서는 4개의 가능한 메트릭이 있다. 1/3 속도에 대해서는 8개의 가능한 메트릭이 있으며, 임의 속도 1/n에 대해서는 2n의 가능한 메트릭이 있다. 브랜치 메트릭을 계산하고 스케일링 하는데 사용되는 방정식은 실험 및 시뮬레이션을 사용하는 타켓 채널상에 가장 양호한 디코더 실행을 위하여 선택된다. 이 방정식들은 본 발명의 SVD 논리에서 실시된다. 메트릭 입력은 VD(50)내에 심볼 메트릭테이블(SMT)에 저장된 심볼 메트릭 값에 의해 스케일링된다. "소거" 레벨에 의해 코드 심볼이 브랜치 메트릭 계산에서 무시된다. 소거는 보다 높은 채널 데이터 속도가 요구되는 경우 코드를 "평쳐(puncture)"하는데 사용될 수 있다. 또한, 소거는 "히든" 데이터 또는 제어 채널의 일부인 채널 코드 심볼의 일부를 제거하는데 사용될 수 있다. 소거된 코드 심볼이 메트릭 값에 기여하지 않기 때문에, 적합한 소거 속도는 코딩 실행에서 상당한 효과를 갖지 못한다.
컨벌루션 코드는 코드 심볼의 초기 시퀀스를 발생할 수 있으며 코드의 임의의 성질은 심볼 시퀀스의 수를 감소할 수 있게 한다. 제 1 성질은 상태를 통하는 어떤 전체 경로가 가장 양호한 지역 경로를 따라야만 하기 때문에 상태로의 가장 양호한 경로만이 중요하다는 것이다. 제 2 성질은 컨벌루션 코드 구조가 반복적이고 대칭 코드 트리(tree)를 갖는다는 것이다. 그러므로, 코드 시퀀스는 유일한 비트 스트림 패턴의 한정수에 의해 발생된 등가 시퀀스로 통합되어야 한다. 주어진 제약 길이 K에 대하며, 2K-1가능데이터 비트 패턴은 전체 경로를 지역화하기 위해 평가되어야 할 것이다.
제 6도는 GO=58및 G1=78에 의거하여 전형적인 K=3(1/2) 코드에 대한 통합 시퀀스 또는 경로의 격자 다이어그램 표시를 나타낸다. 상태간의 전이설정을 하는데 필요한 심볼들은 다이어그램상에 도시되어 있다. 각 상태에 대하여, 상태 메트릭(도시하지 않음)은 상기 상태를 통하는 경로의 상대 가능성을 나타내어 계산된다. 상태 메트릭 계산은 가산-비교-선택(ACS)프로세스에 의해 실행된다. 현 상태전의가능한 상태들의 각각에 대한 상태 메트릭은 상기 이전 상태로부터 현상태로의 전이를 위한 브랜치 메트릭에 가산된다. 그 합은 비교되고, 가장 작은 합에 의해 나타내는 전이는 선택되어 상태 메트릭으로서 현 상태에 할당된다. 각 ACS로부터 결정 비트는 이전 상태에 대한 최소 중요 비트(가장 오래된 비트)의 값이며 그것으로부터 선택된 전이가 생성된다. 격자 열에서 모든 상태에 대한 결정은 경로 메모리 워드가 된다.
생성 다항식(GO,G1)에서 제 1항 및 최종항이 단일이기 때문에, 어떤 상태로 들어가거나 그 상태에서 나오는 2개의 경로상에 전송된 심볼(c0,c1)에 대한 가정(i,j)은 2진 보수이다. 이 ACS 상태 관계는 제 6B도의 버터플라이 다이어그램에서 그래픽으로 디스플레이된다. 물론, 무잡음 채널에서, 코드 심볼값(c0,c1)은 에러가 없으며 상태 메트릭은 제로이거나 최대값으로 채워지며, 제로 상태 메트릭은 전체 경로상의 상태를 나타낸다.
제 6B도를 참조하면, 상태 x0 로부터 상태0x로 브랜치 메트릭은 2개의 가능한 0x 상태 메트릭중 첫 번째를 결정하기 위해 x0 상태 메트릭에 가산된다. 제 2 가능 0x 상태 메트릭은 상태 x1에서 x1 상태 메트릭 값까지 브랜치 메트릭을 가산함으로써 인지된다. 최소한 이 2개의 가능 값은 새로운 0x 상태 메트릭 값으로서 할당된다. 이 공정는 상기 격자 칼럼에서 모든 다른 상태 그리고 1x 상태에 대하여 반복된다. 새로운 칼럼은 단일 원시 비트에 상응하는 코드 심볼의 각 새로운 세트에 대해 생성된다. 각 쌍의 상태 메트릭 사이의 차이는 제 12도와 관련하여 이하 기술되는 바와 같이 상기 인용된 야마모토 등에 의해 제안된 방법으로 새로운 상태에 대한 "q비트" 또는 야마모토 품질 메트릭(YQM)을 산출하기 위하여 소정의 품질 임계값(QT)와 비교된다.
지역 ACS 결정의 매트릭스가 경로 메모리에 저장되면, 체인백 공정는 이 매트릭스를 통해 다시 경로를 따른다. 체인백은 ACS 어레이에 의해 보고된 "베스트 상태"에서 시작하며 이전 베스트 상태를 결정하기 위하여 경로 메모리 워드의 상태(비트 어드레스)에서 결정을 사용한다. 체인백은 뒤따르는 경로가 전체 경로와 통합되는 것을 보장하기 위하여 결정의 적어도 5 또는 6 제약 길이를 통해 실행된다. 9의 제약 길이에 대하여, 63 상태의 체인백 경로 깊이는 충분하다. 체인백의 종단에서 최종 결정은 비터비 디코더로부터 상기 출력 비트에 대한 베스트 결정으로서 받아들인다. 각 연속하는 원시 데이터 비트에 대하여, 새로운 결정 워드 및 새로운 베스트 상태는 ACS 어레이에 의해 발생되며 체인백 공정는 동일 경로 길이를 통해 새로운 격자 열로부터 다시 반복된다. 그러므로, 각 새로운 비트 심볼은 한 격자열에 의해 경로 메모리 순방향에서 64-상태 체인백 윈도우 단계로 이루어진다.
제 3도와 관련하여 전술한 전형적인 프레임에 있어서, 데이터가 패킷화되는 모든 작동 모드에 대하여, 인코딩은 데이터의 종단에 8개의 "0" 비트의 테일을 삽입함으로써 모든 "제로"상태에서 개시되고 인코딩된다. 다중속도 디코딩에서, 제로가 되는 각 프레임의 제 1의 8개의 격자 열중 경로 메모리에 결정 비트 입력을 가한다. 이것은 각 프레임에 대한 선택된 경로가 모든 가능 데이터 속도에 대하여 "제로"상태에서 개시되고 종료되는 것을 보장한다.
입력 버퍼(IB) 설명
본 발명의 SVD(20)의 기능설명은 다양한 공정 주기에 대한 전형적인 규정에 의거한다.
국제 CHIPX8 클록 : 이것은 내부 장치 동작을 위한 메인 클록이며 바람직하게는 9.8304MHz이다.
계산 사이클 : 이것은 ACS 쌍(108)을 통하는 각 쌍의 이전 상태 메트릭과 브랜치 메트릭을 처리하기 위한 시간이며 2개의 내부 CHIPX8 클록사이클이다.
공정 사이클 : 이것은 체인백을 통하는 한 원시 데이터 비트를 처리하기 위한 시간이며 128+3 계산 사이클과 등가이며 ACS 논리(106)를 통해 64 브랜치 메트릭을 완전히 공정하는데 필요로 한다.
블록 사이클 : 이것은 4개의 가능 프레임 패킷 사이즈중 하나를 위한 처리 시간이며 192, 96, 48 또는 24 공정 사이클중 어느 하나와 등가이다.
버퍼 사이클 : 이것은 프레임에 대한 모든 4개의 가능 패킷 속도를 처리하고 VD(50)에서 최종 체인백 플러쉬 및 클린업을 실행하기 위한 시간이다. 이것은 432 공정 사이클(192+96+48+72)과 등가이다.
프레임 : 이것은 패킷내의 모든 코드 심볼을 보내는데 필요한 시간 윈도우이며 동기화 채널에 대한 것을 제외하고 20ms와 거의 동일하다. 여기서 3개의 26.67ms 프레임은 단일 80ms 초프레임을 형성하기 위하여 축적된다.
제 7도는 본 발명의 입력 버퍼(IB)(48)의 바람직한 실시예를 설명하는 개략 블록도이다. IB(48)는 디코더 입력 라인(34)상에 코드 심볼을 수신하며 symbuf 버스(52)상에 모든 가능한 소정의 보코더 데이터 속도에 대해 선택되고 축적된 코드 심볼을 나타낸다. 제 4도에 도시한 바와같이, IB(48)는 순방향 링크 채널에 대해서는 반복모드에서 동작하며, 역방향 링크 채널에 대해서는 반복 모드 또는 데이터 버스트 램덤(DBR) 모드중 어느 하나에서 동작한다. 반복 모드에서, IB(48)는 초기 최대 속도 표시를 따르는 1/2, 1/4 및 1/8 입력 코드 심볼 속도의 축적된 심볼 속도로 symbuf 버스(52)상에 나타내기 위하여 코드 심볼을 축적한다. DBR 모드에서, IB(48)는 초기 최대 속도 블록 버스팅(bursting)을 따르는 이전 프레임에서 PN 시퀀스의 최종 소수 비트로부터 추출된 랜덤화된 코드 워드에 따른 프레임에 위치된 1/2, 1/4 및 1/8 데이터 블록 사이즈를 버스팅하기 위한 코드 심볼을 선택한다. 디코더 입력 라인(34)상의 코드 심볼 입력은 양 IB 모드에 대하며 동일하다. 코드 심볼 비트는 DECSTB 라인(64)에 의해 그안에 스트로브되며, IB(48)가 VD(50) 디코딩 공정으로 계속 유지하기 위하여 충분한 코드 심볼을 수신한 경우, 준비된 스트로브 신호는 INBUFRDY 라인(66)상에 VD(50)로 보내진다. 그러면, IB(48)는 symbuf 버스(52)위로 VD(50)에 요구되는데로 일련적으로 코드 심볼을 공급한다.
디코더 모드는 DECMODE 버스(68)상에 모드 제어 워드에 의해 제어되며, DECMODE 버스는 IB(48)의 동작에 영향을 미치는 여러개의 제어 비트를 포함한다. 또한 DECMODE 버스(68)상의 여러개의 신호는 VD(50)에 대한 INBUFRDY 라인(66)상의 스트로브 신호를 위한 타이밍을 결정한다. 이 비트중 하나는 제 3도와 관련하여 전술한 4개의 대체 원시 비트 데이터 속도에 상응하는 4개의 다른 패킷 사이즈의 각각에 대하여 코드 심볼 경계를 결정한다. DECMODE 버스(68)상의 비트중 다른 하나는 반복된 코드 심볼이 symbuf 버스(52)에 나타나기 전에 IB(48)에 의해 축적되는지 아니면 단지 DBR 위치 코드에 따라 선택되는지를 결정한다.
SVD(20)에 대한 각 입력 사이클은 DECSYNC 라인(70)상의 스트로브 신호로 시작한다. DECSYNC 라인(70)상의 스트로브는 패킷의 제 1 코딩 심볼에 대한 DECSTB 라인(64)상의 스트로브가 IB(48)의 초기화를 하기 위한 시간을 허용하기 전에 적어도 15 내부 클록(CHIPX8)을 일으킨다. 라인(70)상의 각 스트로브후에, IB(48)는 DECSTB 라인(64)에 의해 버퍼(72)로 스트로브되는 384 또는 576 코드 심볼을 갖는 것을 예측할수 있다. 컨벌루션 코드 속도(제 4도)는 384(=2×192) 또는 576(=3×192) 코드 심볼중 어느 것이 예측되는지를 결정한다. 디코더 입력(34)상의 코드 심볼 비트는 내부 CHIP×8 클록(도시하지 않음)에 의해 최대 유효 비트(MSB)로부터 최소 유효 비트(LSB)까지 직렬로 연속 클록된다. 각 심볼의 LSB는 DECSTB 라인(64)상의 스트로브에 의해 표시되며 그것에 의해 전체 코드 심볼은 병렬 심볼레지스터(74)로 래치된다. 코드 심볼이 컨벌루션 디인터리버에서 나올 경우, 입력 프레임당 384의 속도로 DECSTB 라인(64)에 의해 클록된다. 역방향 링크 채널에서 동작하는 경우, 코드 심볼은 블록 디인터리버에서 나오며 입력 코드 심볼은 최대 입력 속도(7개 내부 CHIP×8 클록 사이클마다 하나의 코드 심볼)까지로 IB(48)로 버스트된다. 최대 버스트 속도는 코드 심볼이 그것이 채워지는 바와같이 버퍼(72)로부터 판독되는 전제 논리(도시하지 않음)에 의해 한정된다. 버퍼 제어 논리(76)는 symbuf 버스(52)상의 출력이 시작될 경우 제어기(62)를 형성하기 위하여 INBUFRDY 라인(66)상의 신호를 발생시킨다.
버퍼 제어(76)에서 2 비트 "P사이즈" 카운터는 INBUFRDY 라인(66)에 의해 리세트된다. P사이즈 카운터의 내용은 symbuf 버스(52)에서 코드 심볼에 대한 패킷 사이즈를 나타내며, 그것은 24, 48, 96 또는 192 원시 비트일 수 있다. 라인(66)상의 스트로브는 VD(50)의 동작을 개시하며, 라인(66)이 활성화되기 전에 IB(48)에 의해 수신되어야 하는 코드 심볼의 수는 DECMODE 버스(68)상의 2비트에 의해 지시된다(제 4도 참조). 이 선택 가능한 INBUFRDY 라인(66) 스트로브 지연은 SVD(20)에서 공정 지연의 최적화를 가능케 한다.
INBUFRDY 라인(66)의 스트로브시에, 버퍼(72)의 판독 어드레스와 반복 버퍼(78)의 기록 어드레스가 리세트된다. 버퍼(72)에서 제 1 코드 심볼은 symbuf 버스(52)상에 미리 인출되고 래치된다. 그러면, 버퍼(72)에 대한 판독 어드레스 포인터가 실행되고 다음 코드 심볼이 symstb 라인(80)에 응답하여 버스(52)상에 인출되고 래치된다. symstb 라인(80)상의 IB 판독 스트로브는 버퍼(72)에 대한 판독 및 기록 동작의 인터리빙 시간을 허용하기 위하여 모든 7개의 내부 CHIP×8 클록 사이클에 대한 하나의 판독 사이클로 한정된다. 현재 프레임을 위해 판독되는 코드 심볼의 수는 DECMODE 버스(68)상의 신호에 의해 지시된다. 192 원시 데이터 비트를 나타내는 코드 심볼이 제 1 패킷에 대한 버퍼(72)로부터 판독된 후에, 96, 48 및 24 비트 패킷은 선택 및 축적 논리(82)에 따라 반복 버퍼(78)로부터 판독된다. 반복 버퍼(78)에 대한 판독 및 기록 어드레스는 리세트되고 버퍼 제어(76)의 p사이즈 카운터(도시하지 않음)는 각 패킷의 최종 코드 심볼을 판독한 후에 실행된다. p사이즈 카운터 내용은 버퍼(72) 또는 반복 버퍼(78)로부터 인출된 코드 워드의 어드레스를 결정하며 symbuf 버스(52)에 적당한 코드 심볼을 나타내기 위하여 선택 및 축적 논리(82)를 제어한다. 반복 버퍼(78)에 대한 판독 어드레스 포인터는 p사이즈 카운터가 제로가 아닐때마다 각각 판독한 후에 실행된다. 반복 버퍼(78)에 대한 기록 포인터는 버퍼(72) 또는 반복 버퍼(78)로부터 다른 모든 것을 판독한 후에 1만큼 증가된다. 코드 심볼은 SVD(20) 작동 모드에 관계없이 동일한 시퀀스로 IB(48)에서 출력되며 VD(50)는 연속 모드에서 고정된 반복 속도로 동작하는 경우 사용되지 않은 패킷을 무시한다.
코드 심볼이 반복 모드에서 버퍼(72)로부터 판독되면, 각 쌍의 코드 심볼은 논리(82)에 의해 함께 가산되고 반복 버퍼(78)내로 저장된다. 축적기는 INBUFRDY 라인(66)이 스트로브되고 각 쌍에 대한 합이 반복버퍼(78)내로 기록된 후에 제로로 리세트된다. 코드 심볼이 반복 버퍼(78)로부터 판독되면, 그것들은 쌍으로 가산되고 반복 버퍼(78)내로 다시 기록된다. 이와같은 동일한 동작은 192, 96 및 48 심볼 패킷으로부터 각 심볼쌍에 반복된다. 반복 버퍼(78)에서 7비트 워드 길이는 이러한 코드 심볼을 8까지 가산하지 않고 저장을 허용한다. DBR 모드에서 동작하는 경우, 논리(82)의 축적기로의 축적된 코드 심볼 피드백은 제로로 되며 그것에 의해 논리(82)로부터의 출력은 버퍼(72)로부터의 입력이 된다. 반복 버퍼(78)로의 기입은 DBR 코드 비트(미도시)에 의해 선택된 심볼에 대해서만 가능하다. p사이즈 레지스터 및 열 어드레스(전송된 슬롯수)의 내용은 어느 DBR 코드 비트가 심볼을 선택하는데 사용될 것인지를 제어한다. DBR 코드 비트의 세트는 임의의 저속용 DBR 코드 비트가 고속용 DBR 코드 비트의 서브세트가 되도록 선택된다.
순방향 링크 채널은 128 심볼의 26.67ms 프레임을 사용하며 이 심볼들은 초당 일정 4800 심볼로 연속 스트림으로서 보내진다. IB(48)는 384 심볼을 갖는 하나의 디코더 패킷을 만들기 위하여 80ms로 3개의 디인터리버 동기화 프레임을 받아들이지만, 동기화 라인(70)상의 하나의 스트로브만이이 "초프레임"을 위하여 디인터리버로부터 요구되어진다. 각 동기화 채널 코드 심볼은 2번 반복되며 이 1200 BPS 채널상의 80ms 프레임은 2개의 심볼 반복 요소를 갖는 96 비트 패킷으로서 디코딩된다. 동기화 채널은 연속모드에서 동작하지만 출력 데이터는 SVD(20)을 통하는 지연 때문에 71 비트에 의해 지연된다. 각 패킷의 제 1 비트는 현재 패킷 이전의 6 패킷을 수신한 26.67ms 동기화 패킷의 26번째 비트이다. 이러한 타이밍은 제어기(62) 및 마이크로프로세서 인터페이스(58)(제 5도)에 의해 상세하게 조절된다.
역방향 링크 채널에서, 576 심볼 프레임은 내부 CHIP×8 클록 속도의 1/8인 칩속도까지 IB(48)로 버스트된다. 코드 심볼은 버퍼(72)로 일련적으로 기입되며, 32행 18열 어레이로서 간주된다. 코드 심볼은 열에 의해 판독 및 기입된다. 즉, 코드 심볼은 기입되는 동일한 순서로 버퍼(72)로부터 판독된다. 패킷의 제 6 심볼이 수신된 경우, IB(48)는 전 패킷이 처리될 때까지 모든 공정 사이클동안 (단일 원시 데이터 비트를 나타내는) 코드 심볼의 트리플릿(triplet)을 VD(50)로 보내기 시작할 것이다. 리세트후 그리고 각 버퍼사이클의 종단후에, 디코더 입력(34)상의 DBR 선택 비트는 DBR 코드 레지스터(도시하지 않음)로 내부 클록에 의해 연속 클록된다. DECSYNC 라인(70)상의 스트로브에서 DBR-13으로 인코딩한 14 비트는 다음 버퍼사이클에 대한 DBRCODE 워드로서 래치된다. 이 DBRCODE 비트, DBR-D 내지 DBR-13,는 버스(52)위로 VD(50)에 보내진 전 속도 심볼로부터 반복 버퍼(78)에 기입되는 코드 심볼을 선택하는데 사용된다. 한 번 전 패킷이 처리되면, 반복 버퍼(78)에 남아 있는 반 사이즈 패킷도 유사하게 처리된다. 반 사이즈 패킷에 대한 코드 심볼이 버스(52)위로 VD(50)에 보내지면, DBRCODE에 의해 선택된 심볼들은 제 4 사이즈 패킷으로서 반복 버퍼에 기입된다. 제 4 사이즈 및 연속하는 제 8 사이즈 패킷은 유사하게 처리된다.
제 8도는 16 슬롯(행 쌍)중 어느 것이 버퍼(72)로부터 사용되는가를 결정하는데 사용되는 DBRCODE 심볼 선택 알고리즘을 도시한다. 전 속도동작을 위하여, 모든 16 슬롯(32행)이 전송된다. 그러나, 전송기는 저속에서 슬롯의 일부에 대한 전송 시간중에는 작동되지 않는다. 예를 들면, 제 4 속도는 첫번째 36코드 심볼로서 첫번째 4개 슬롯중 하나만을 보낸다. 코드 심볼은 행으로 전송되며 디인터리버는 열로 SVD(20)에 심볼을 보낸다. 전송 DBR 알고리즘이 인터리버에서 행을 스킵(skip)하기 때문에, 부분 속도는 효과적으로 좀더 적은 행을 갖는다. DBR 1/4속도에 대하여, 버퍼(72)는 데이터의 8행과 나머지 행에서 잡음 심볼만을 포함한다. 역방향 링크 트래픽과 대조적으로, 역방향 링크 액세스 채널(제 3E도)은 역방향 트래픽 채널에 걸쳐 약 2.5dB 이득을 제공하기 위하여 2번 반복된 코드 심볼을 갖는 1/3 컨벌루션 코드 속도로 반복 모드에서 동작한다. 전송 DBR 알고라즘은 상기 인용된 질하우젠 등의 특허출원을 참조하여 더 양호하게 인지될 수 있다.
제 7도에 설명한 기능 논리에 더하여, IB(48)는 기능의 자진 테스트 증명을허용하기 위해 테스트 논리를 포함한다.
본 발명의 비터비 디코더(VD) 엘리먼트
제 9도는 VD(50)에 대한 기능 블록도를 제공한다. VD(50)는 품질정보와 아울러 디코딩된 비트 스트림을데이터 라인(56)상에 출력한다. 이 기능은 6개의 서브모듈에서 실행된다. DECMODE 버스(68)로부터 2비트는 DECRATE 라인(84) 및 PACKET 라인(86)상에 VD(50)동작을 제어한다. 심볼 메트릭 테이블(SMT)에 저장된 데이터 테이블은 버스(52)상의 7 비트 코드 심볼을 브랜치 메트릭 논리(90)의 정확한 동작을 위한 적당한 4 비트 스케일로 변환하는 프로그램가능한 록업 테이블이다. SMT(88)는 다른 작동모드를 처리하는데 필요로하는 유연성을 제공한다. VD(50)에 대한 제어 정보는 패킷 처리 콜의 시작에서 정상적으로 설정되며 트래픽 수신동안에 변화되지 않는다. 라인(84)상의 DECRATE 신호는 많은 코드 심볼이 브랜치 메트릭 계산에 포함되며 라인(86)상의 PACKET 신호는 각 패킷의 시작에서 분명해지는 상태 메트릭 값을 초래한다. SMT(88)의 내용은 버스(52)상의 4,5,6 및 7비트 입력 코드 심볼을 내부 SMTSYM 버스(92)상의 브렌치 메트릭 논리(90)에 대한 스케일링된 4 비트 출력 코드 심볼로 변환하는데 사용된다. 이 변환은 저속 데이터 속도 패킷에 대하여 IB(48)에서 축적된 코드 심볼을 2배, 4배 및 8배하기 위한 필요한 보상을 포함한다. 버스(52)상의 각 코드 심볼 입력은 SMT(88)에 대한 하위(low-order) 어드레스 비트를 제공하며 이러한 어드레스에서의 데이터는 버스(92)상의 SMTSYM 값으로서 출력된다. SMT(88)는 반복 및 DBR 양 모드에서 각각의 4개 속도에 대하여 별도의 자료를 저장한다.
각 패킷에 대하여, VD(50)는 야마모토 품질 메트릭(YQM)을 나타내는 품질 비트의 트랙을 유지한다. 각 패킷 사이즈의 최종 공정 사이클의 베스트 상태(규정에 의해 제로)를 위한 품질 비트는 YQM 레지스터(93)에 저장되며 후에 원시 데이터 전송 속도를 결정하는데 사용된다.
심볼 에러 속도(SER) 논리(94)는 SERROR 버스(96)상의 각 패킷에 대한 SER 바이트를 생성하기 위하여 입력 i 및 j 심볼 하드 결정을 재인코딩된 출력 데이터로부터 c0, c1 값과 비교한다. 버스(96)상의 값은 255에서 포화되며 후에 원시 데이터 전송 속도를 결정하는데 사용된다.
SMT(88)는 랜덤-액세스 메모리(RAM)와, RAM에 기입 어드레스 및 기입 스트로브를 곱하기 위한 부하 제어 논리로 이루어진다. SYMBUF 버스(52)상의 7 비트 입력 심볼은 SMTSYM 버스(92)에서 출력 심볼이 되는 4 비트 데이터 값에 대한 어드레스의 LSB에 사용된다. p사이즈 버스(98)상의 p사이즈 값은 RAM 어드레스의 2개의 MSB를 형성하며 IB(48)에 의해 도입된 축적 가산을 보상하기 위하여 다른 패킷에 대한 다른 변환을 선택할 수 있다.
비터비 디코더가 작동하는 격자 브랜치는 속도 1/2 코드에 대한 쌍(c0.c1)과 속도 1/3 컨벌루션 코드에 대한 트리플릿(c0,c1,c2)에 의해 라벨링된다. 그러므로, 어떤 ACS 동작전에, 속도1/2 및 1/3에 대한 2개의 가능한 값(c0,c1) 및 3개의 가능한 값(c0,c1,c2)의 각각에 대한 적당한 브랜치 메트릭이 계산되어야 한다. 이 브랜치 메트릭은 방정식 1에 따라 계산된다. 예를 들면, 각 계산 사이클 동안, 브랜치 메트릭 논리(90)는 BMETRIC 버스(100)상의 새로운 쌍의 메트릭 Rijk를 발생한다. 이것은 타이밍 제어 논리(104)로부터 hyp 버스(102)상의 전송된 심볼(c2,c1,c0)에 대한 가정 및 BMETRIC 버스(92)상의 입력 심볼(r2,r1,r0)로부터 계산된다.
여기서 cx는 타켓 ACS 상태에 대한 버스(102)상의 i,j, 또는 k 가정이며, rx3는 버스(92)상의 각 코드 심볼의 사인이며, (rx2, rx1, rx0)는 SMTSYM 버스(92)상의 각 심볼 메트릭의 3개의 LSB이다.
단일 원시 데이터 비트를 나타내는 버스(92)상의 3개의 심볼 메트릭의 각각은 브랜치 메트릭 논리(90)에서 일 세트의 입력 래치(도시하지 않음)로 스트로브된다. 입력 정보의 2개(또는 3개) 코드 심볼은 버스(100)상에 4 비트 브랜치 메트릭 쌍을 제공하기 위하여 디코딩 속도 1/2(또는 1/3)로 변형된다. 버스(92)상의 제 3 심볼은 DECRATE 라인(84)이 1/2의 컨벌루션 코딩 속도를 설명할 경우 제로로 된다. 버스(100)상의 브랜치 메트릭 쌍은 가산-비교-선택(ACS) 논리(106)로 나타나며, 2개의 브랜치 메트릭중 하나가 각 ACS 계산 사이클 동안 선택된다. 입력 데이터에 관한 각 가정에 대하여, 버스(100)상의 4 비트 브랜치 메트릭은 식 1에 따라 계산된다. 또한 4 비트 브랜치 메트릭은 가정의 보완을 위해 발생된다. 이러한 형식에서, 코드 심볼 부호가 가정과 매치될 경우, 코드 심볼의 크기는 Rijk메트릭에 가산되며, 제로는 메트릭에 가산된다. 속도 1/2 브랜치 값은 제로에서 14까지의 범위에걸치며 속도 1/3 브랜치 메트릭은 제로에서 15까지의 범위에 걸쳐 있다. ACS 논리 브랜치 메트릭 가산기는 15에서 포화한다.
SMT(88)로부터 브랜치 메트릭 논리(90)로 버스(92)상의 심볼 메트릭은 사인-크기 포맷으로 표현되고 소거는 다음의 전형적인 룩업테이블에 따른 심볼값에 의해 결정된다.
1/3 속도에 대한 예상 범위밖으로 심볼 메트릭이 가산기를 범람하면, 버스(100)상의 브랜치 메트릭은 15(11112)에서 포화한다.
ACS 논리(106)는 모든 계산 사이클 동안 버스(100)상의 입력 브랜치 메트릭을 처리한다. 한 쌍의 ACS 논리 블록(108)은 내부 버스(112)상의 한쌍의 결정 데이터 및 다른 내부 버스(114)상의 새로운 한 쌍의 상태 메트릭을 생성하기 위하여 버스(100)상의 4비트 브랜치 메트릭과 상태 RAM(110)으로부터의 5비트 상태 메트릭을 처리한다.
각 ACS쌍(108)으로 베스트 이전상태의 LSB인 버스(112)상의 결정비트는 8 비트 출력래치(116)로 이동된다. 모든 4개 결정쌍들로부터 8 비트 결정 바이트는 체인백논리(120)로 결정버스(118)상에서 출력된다.
각 패킷에 대한 제 1 공정 사이클동안, 제로상태의 메트릭은 제로로 설정되며 다른 모든 메트릭은 상태 RAM(110)으로부터 판독되는 경우 포화값으로 설정된다. 버스(118)상의 결정 및 버스(122)상의 베스트 상태는 각 프레임의 첫번째 8 공정 사이클에 대한 패킷 모드에서 제로로 된다. 새로운 상태 메트릭, 이전 상태 메트릭의 최소합, 및 링킹 브랜치 메트릭은 MSB에서 LSB로 현상태를 이동시킴으로써 계산되는 위치에서 상태 RAM(110)으로 다시 기록된다. 상태제로에 대한 새로운 메트릭은 각 공정 사이클의 시작에서 베스트 상태 래치(124)로 기입된다. 현 공정 사이클에서 다른 모든 새로운 상태 메트릭은 래치(124)에서 현 베스트 상태에 대하여 비교되며 보다 작은 메트릭은 래치(24)에서 현 베스트 상태 메트릭을 대체한다. 이전 공정사이클로부터 베스트 상태 메트릭은 현 공정 사이클동안 상태 RAM(110)으로부터 판독되는 경우 각 상태 메트릭으로부터 감산된다. ACS 논리(106)는 모든 4개 코드 심볼 패킷이 처리될 때까지 메트릭을 축적하고 정규화한다.
야마모토 품질 메트릭(YQM) 또는 "q비트"는 각 상태 메트릭에 부착된다.
초기상태 제로를 위한 YQM 비트는 "양호" 또는 참(0)으로 설정되고 모든 다른 YQM 비트는 제 1 IB 공정 사이클동안 "불량" 또는 거짓(1)으로 설정된다.
YQM 비트는 선택된 이전 상태 메트릭에 대한 YQM 비트가 거짓인 경우나 또는 ACS 계산에서 메트릭 차이가 품질 임계값 레지스터(제 11도 MUX(216) 참조)에 명세된 소정의 품질 임계값(QT)과 같거나 그 이하인 경우, ACS 논리(106)에 의해 계산된 각 새로운 상태 메트릭에 대하여 거짓(1)으로 설정된다.
본 발명의 주요 엘리먼트는 품질정보의 3가지 형태를 포함하여 디코딩동안생성된 "에러 메트릭" 세트이다. 여러 가지 데이터 속도 가정(예를들면, 9600, 4800 등)에 대하여, SVD(20)는 하나 이상의 독립한 품질 메트릭 엘리먼트를 생성한다. 이것은 사이클 용장 검사(CRC) 결과, 심볼 에러속도(SER) 및 야마모토 품질 메트릭(YQM)을 포함한다. YQM을 "q비트"로 명명한다. 일부 에러 메트릭은 저속 데이터에서 생략된다. CRC 및 SER 메트릭은 당해 분야에서 공지이다. YQM 메트릭은 제 11도와 관련하여 상기 인용된 야마모토 등의 책을 참조로 이해될수 있을 것이다. 에러 메트릭은 상기 인용된 버틀러 등의 특허출원에 개시된 방법을 사용하여 최대가능한 원시 전송 데이터 속도를 선택하는데 사용된다.
디코딩된 심볼 데이타는 각 데이터 속도 가정에 대해 생성되며 OB(54)에 저장된다. 각 가정에 대한 프레임 데이터는 3개의 품질 메트릭 엘리먼트를 포함한다. CRC 엘리먼트는 제 10도와 관련하여 하기에 기술된다. SER 엘리먼트는 제 9도에서 SER(140)과 관련하여 하기에 기술된다. 제 11도는 YQM 비트는 생성하는 ACS쌍(108)(제 9도)의 일부 블록도를 도시한다.
제 6B도를 참조하면, 상태 x0에서 상태 Ox까지의 브랜치 메트릭은 2개의 가능한 Ox 상태 메트릭중 첫 번째를 결정하기 위하여 xO 상태 메트릭에 가산된다. 제 2 가능 Ox 상태 메트릭은 상태 x1로부터의 브랜치 메트릭을 xl 상태 메트릭에 가산함으로써 구할 수 있다. 이 두개의 가능값중 최소값은 새로운 Ox 상태 메트릭값으로서 할당된다. 이 공정은 1x 상태 그리고 격자 열에서 다른 모든 상태들에 대하여 반복된다.
YQM 비트는 2개의 Ox 상태 메트릭값 사이의 차가 소정의 품질 임계값(QT)보다 작거나 또는 소정의 QT보다 작은 다른 상태를 따르는 것을 나타내는 라벨이다. 제 11도에서, ACS OxO 상태의 LSB는 라인(210)상에 제공되며 ACS Ox1의 YQM 비트는 라인(212)상에 제공된다. QT 드레스홀드값 그룹(214)은 멀티플렉서 MUX(216)에 복수의 4 비트 버스상에 제공된다. P사이즈 버스(218)는 현 전송 데이타 속도 가정에 따라 QT 그룹(214)중 하나를 선택한다. 본 발명의 중요 엘리먼트는 그룹(214)의 각 품질 임계값(QT)은 프로그램가능하며 다른 작동 모드를 수용하기 위해 개별적으로 또는 함께 조절될 수 있는 것이다. 다른 속도 가정에 다른 QT 그룹을 가질수도 있기 때문에, MUX(216)는 그룹(214)의 택일적인 QT 부재들 사이를 절환(switching)한다.
제 11도에서, 2개의 ACS 상태 메트릭 사이의 차는 4 방향 XOR-게이트(222)에 버스(220)상으로 제공된다. 라인(224)상의 결정비트는 멀티플레서 MUX(226)에서 2개의 메트릭중 최대가능한 것을 선택하고 버스(220)상에 METODIF를 가능하게 하기 위하여 사용된다. MUX(226)으로부터 라인(228)상의 출력은 버스(210) 및 (212)로부터 선택된 상태 메트릭 비트를 나타낸다. 출력라인(228)은 라인(234)상에 YQM 비트를 생성하기 위하여 라인(232)상의 비교기(230)의 출력으로 OR된다. 비교기(230)는 버스(220)상의 상태 메트릭차와 그룹(214)으로부터 선택된 QT를 비교한다(XOR-게이트(222)에서의 부호에 대해 조절한 후에). YQM 비트(234)는 YQM 레지스터(93)(제 9도)에 보내진다.
YQM 비트는 비터비 격자(제 6A도)에서 이런 식으로 현 상태에 대해 생성된다. YQM 절차는 결정 트리를 통해 순방향으로 전파하기 위하여 비터비 격자의 어떤한 상태에서 "불량" YQM 비트로 이루어지게 되는 성질을 갖는다.
YQM 비트는 2개의 입력상태 메트릭 사이의 차가 선택된 QT 값의 이상 또는 이하인 것을 나타내는 라벨이다. 이 차가 QT 값보다 더 크면 YQM 비는 이전 상태로부터 YQM 비트로 설정된다. 상기 차가 선택된 QT 값보다 작으면, 새로운 상태의 YQM 비트는 "불량" 또는 "1"로 설정된다. 어떤 속도 가정의 디코딩 동작의 시작에서, 제로 비터비 격자 상태는 "양호" YQM 비트("0")로 라벨되며 다른 모든 격자 상태들은 "불량" YQM 비트로 라벨된다. 속도 가정의 디코딩 절차의 종단에서, 프레임은 최종 제로 상태에 대한 YQM 비트에 따라 "양호" 또는 "불량"으로 라벨되며, 상기 YQM 비트는 레지스터(93)에 저장되고 ACS 논리(106)(제 9도)로부터 출력된다. 각 보코더 프레임이 8개의 제로(00000000)의 스트링(string)으로 완료되기 때문에, 보코더는 프레임에 대한 정확한 최종상태가 제로상태인 것을 안다.
체인백 논리(120)는 256 결정 비트의 64 워드를 갖는 경로 메모리(126)를 포함한다. 경로메모리(126)는 모든 4개 계산 사이클동안 두 번 판독되고 한번 기입된다. 그러므로, 체인백 논리(120)는 단일 경로 메모리 워드로 256 비트를 기입하고 모든 공정사이클동안 64 경로 메모리 워드의 각각으로부터 비트를 판독하는데 사용된다. 체인백 논리(120)는 멀티플렉서(128), 어드레스 발생기(130) 및 복수의 데이터 래치(132)를 포함한다. 어드레스 발생기(130)는 기입될 워드의 어드레스를 결정하며 공정사이클의 제 1 체인백 판독은 이전 기입워드에서 시작한다.
체인백 공정은 자진 결정 시퀀스에서 경로메모리(126)를 기입 및 판독함으로써 달성된다. 판독 어드레스의 8개의 LSB는 버스(118)상의 최초 결정워드를 위해버스(122)상의 베스트 상태로 시작한다. 이 비트 어드레스는 최종 워드에 대하여 제로가 될 것이며(그 이유는 베스트 상태 입력이 제로로 되기 때문이다), 각 블록 사이클의 첫번째 8개 워드에 대하여 제로가 된다(결정 및 베스트 상태 입력이 제로로 되기 때문이다). 각 워드판독을 위해 비트 어드레스에 저장된 결정은 다음 판독 워드에서 비트 어드레스를 위한 LSB로서 판독 어드레스로 이동된다. 결정워드로 비트 어드레스를 형성하는 판독 어드레스의 8개 LSB는 LSB 위치로 MSB(제 8 비트 어드레스)를 이동하기 위하여 일 비트 만큼 회전된다. 이 회전은 ACS쌍(108)에 의해 결정의 순서를 보상한다. 어드레스 발생기(130)는 경로 메모리(126)에서 가장 최신 결정워드에서 가장 오래된 결정워드로 다시 체인하기 위하여 각각 판독된 후에 워드 어드레스를 감소시킨다. 63번째 판독에서 결정비트는 데이터 래치(132)를 출력하기 위한 내부 비트라인(134)상의 비트출력이다. 각 프레임은 최대 속도 데이터에 대한 192 사이클, 1/2 속도데이터에 대한 96 사이클, 1/4 속도 데이터에 대한 48 사이클 및 1/8 속도 데이터에 대한 24 사이클을 포함하는 432 고정 사이클을 통해 처리된다.
체인백 동작은 전술한 베스트 상태 제어를 제외하고, 패킷모드 및 연속모드에서 동일기능을 실행한다. 라인(134)상의 출력비트는데이터 라인(56)상의 체인백 논리(120)로부터 클록된다.
심볼 에러 속도(SER) 논리(94)는데이터 라인(56)상의 출력데이터 스트림을 다시 인코딩하고 디코딩 입력라인(34)상의 SVD(20)로 수신된 코드 심볼과 재발생된 코드 심볼을 비교한다. SYM STB 라인(80)상의 스트로브는 퍼스트-인-퍼스트-아웃(FIFO: 선입선출)(136)으로 버스(92)상의 각 심볼 메트릭의 사인 비트3를 클록하며, FIFO는 VD(50)에서 파이프라인 및 체인 백 지연을 보상한다. 인코더(138) 및 에러 카운터(140)는 인코더(138)에서 9 비트 이동 레지스터로의 라인(56)상의 각 비트의 클록에 대비하여 각 프레임의 시작에서 리세트된다. 비교하지 않는 코드 심볼의 수는 8 비트 에러 카운터(140)에서 카운트되며, 255에서 포화된다. 카운터(140)로부터의 출력은 OB(54)에 SERROR 버스(96)상에 제공되며, 적당한 레지스터로 이동 및 래치된다.
타이밍 제어논리(104)는 INBOFRDY 라인(66)상에 신호를 수신할 경우 VD(50)의 동작을 개시하며 VD(50)의 다른 엘리먼트 사이의 타이밍을 조화시킨다. 논리(104)는 브랜치 메트릭 논리(90) 및 SER 논리(94)로 SMT(88)를 통해 데이터를 클록하기 위하여 SYMSTB 라인(80)상에 2개의 스트로브(또는 1/3 속도에 대하여 3개)를 발생시킨다. 각 계산 사이클동안, VD(50)는 ACS쌍(108)을 갖는 hyp 버스(102)상에 한 가정을 위해 현 원시데이터 비트 심볼을 처리한다. 처리 사이클은 모든 ACS 상태에 대하여 각 비트 심볼을 처리하기 위해 = 128 계산 사이클을 포함한다. 이 실시예에 대한 컨벌루션 인코더 제약 길이가 9이기 때문에, 모든 원시 데이터 비트 심볼(각 격자 열에서)에 대하여 29-1= 256 상태가 된다.
타이밍 제어논리(104)에서 상태 시퀀스 카운터는 STATESEQ 버스(142)상에 카운트를 나타내며 256 상태(계산 사이클당 2)를 통해 카운트한다. 타이밍 제어 논리(104)에서 다른 엘리먼트는 hyp 버스(102)상에 가정(hypothesis)을 발생시키기위하여 상태 레지스터 내용을 인코딩한다. 다른 제어신호는 (a) ACS 처리 및 논리(106)를 아이들하고 (b) 제 1 공정 사이클 동안 ACS쌍 (108)에 대한 상태 메트릭 입력을 제로로 하고 (c) 베스트 상태가 세이브될 수 있도록 각 처리 사이클의 종단을 플래그(flag)하고 (D) 모든 계산 사이클에 대하여 결정 래치(116)를 가능하게 하기 위해 ACSSTATE 버스(114)상에 나타난다.
타이밍 제어 논리(104)는 경로 메모리(126)에 대한 판독 및 기입 어드레스를 결정하고 이것을 어드레스 버스(146)(148)상에 각각 나타낸다. 논리(104)내에 11 비트 카운터(도시하지 않음)는 버스(118)상에 각 결정 바이트에 대한 기입 어드레스를 발생시키기 위한 각 기록과 함께 증가된다. 버스(118)상에 결정 바이트의 32 기입중 하나는 처리 사이클동안의 모든 4개 계산 사이클마다 발생한다. 버스(146)상의 판독 어스레스의 6MSB는 기입 스트로브 사이에 2번 어드레스를 감소하며 판독 스트로브를 발생하는 동일 논리에 의해 발생된다. 판독 어드레스의 LSB를 로드, 이동 및 제로로 하는데 필요한 제어신호는 논리(104)내의 타이밍으로부터 생성된다.
이것은 체인백 논리(120) 및 SER 논리(94)의 동작을 협조하기 위하여 RSTB 라인(150)상에 RSTB 스트로브 신호를 결정한다. 타이밍 및 제어논리(104)는 또한 SER(94)내에 에러 카운터(140)를 리세팅하기 위하여 타이밍 신호를 발생한다.
본 발명의 출력버퍼(OB)
제 10도는 출력 버퍼(OB)(54)를 나타내는 기능 블록도를 도시한다.데이타 버스(56)상의 디코딩된 데이터는 변환기 논리(152)에서 바이트로 변환되고 버퍼(154)에 저장된다. 변환기(152)는 또한 일반적인 방법으로 패킷 CRC 코드를 검사한다. 패킷 및 패킷용 상태 바이트는 INTD 라인(156)상의 마이크로 프로 세서 인터페이스(58)에 대한 인터럽트가 발생되기 시작하는 10ms 동안 DECDATA 라인(60)상의 마이크로 프로세서 인터페이스(58)로 이용될 수 있다. 패킷상의 CRC 검사결과는 상태 레지스터(도시하지 않음)에 저장된다. 변환기(152)에 의해 사용된 CRC 다항식은 다음과 같이 패킷 사이즈에 좌우된다.
사용된 CRC는 q(x)=p(x)*(x+1) 형식으로 되며 공지의 양호한 원시 다항식 2118(8916) 및 53618(AFI16)은 p(x)로 사용된다.
CRC 검사에 사용되는 변환기(152)내의 논리는 당해분야에서 공지이며 XOR-게이트를 통해 축적된 탭 출력을 갖는 CRC 다항식에 따라서 태핑된 이동 레지스터로 이루어진다.
프레임이 패킷모드에서 4번 또는 연속모드에서 한번 처리되었고 모든 4개의 속도에 대해 데이터가 OB(54)에 기록된 경우, 라인(156)상의 인터럽트는 참(1)으로 설정된다. SVD(20)는 실제 데이터 속도 또는 패킷 사이즈에 관계없이 각 패킷 모드 프레임에 대한 동일한 432 공정 사이클 시퀀스를 통해 시퀀스된다. 그러므로, 라인(156)상의 인터럽트는 라인(64)상의 입력 코드 심볼 스트로브에 관하여 고정된 지연으로 발생된다. 연속 모드에서, 고정된 지연은 실제 패킷 사이즈에 좌우된다.라인(156)상의 INTD 인터럽트는 7개의 내부 CHIPX8 클록 사이클 후에 자동적으로 리세트된다. 마이크로 프로세서(도시하지 않음)는 출력 데이터를 판독해야 할 경우에 표시하기 위하여 인터럽트 신호, 또는 프레임 타이밍을 사용할 수 있다. 버퍼(154)는 전 세트의 패킷에 대하여 충분한 저장공간을 포함하고 있으며, 이것에 의해 출력 데이터에 대한 약 10ms의 처리시간보다 작은 프레임시간 동안에 마이크로 프로세서 인터페이스(58)(제 5도)를 경유하여 판독되도록 한다. 각 패킷의 최종 8 비트는 전송 인코더가 제로상태로 미리 설정되고 플러쉬(flush)된다고 가정할 때 SVD(20)가 버스트 모드에서 동작되기 때문에 패킷모드에서 제로가 된다. 버퍼(154)에서 DECDTAT 레지스터(도시하지 않음)는 각각 판독후에 버퍼(154)로부터 다음 바이트로 자동 갱신(update)된다. 데이터는 다음 바이트를 위한 마이크로 프로세서 대기 시간을 최소화하기 위해 프리페치(prefetch)되며, 이 프리페치는 최소한 4개의 내부 CHIPX8 클록 사이클을 필요로 한다. 마이크로 프로세서가 모든 4개의 내부 CHIPX8 클록 사이클보다 빠르게 OB(54)를 판독할 수 있다면, 마이크로 프로세서는 어떤 출력워드도 두번 판독될 수 없다는 것을 보장하기 위하여 BYTERDY 버스(158)상에 BYTERDY 신호를 테스트해야 한다. 출력데이터에 포함된 품질정보("에러 매트릭")는 상기 인용된 버틀러 특허 출원의 방법에 따라 OB(54)에서 4개의 사용가능한 것들로부터 베스트 패킷를 선택하기 위하여 마이크로 프로세서에 의해 사용될 수 있다.
변환기(152)는 8 공정 사이클마다 데이터 바이트를 버퍼(154)에 공급한다. 이 데이터는 다음 공정사이클의 시작에서 버퍼(154)에 내부 버스(160)에 걸쳐 전달된다. 데이터의 각 비트가 라인(56)상에 수신되며, 변환기(152)내에 CRC 발생기(도시하지 않음)로 클록된다. 이 CRC발생기는 각 패킷의 시작에서 모두 1로 리세트된다. 96 및 192 비트 패킷의 종단에서, CRC 나머지는 검사되고 STATUS 레지스터(도시하지 않음)에서 CRC 비트는 나머지가 모두 제로인 경우에 설정된다. 판독데이터는 INTD 라인(156)상의 인터럽트가 생기기 전이나 각각 판독된 후에 프리페치된다. INTD 인터럽트가 라인(156)상에서 생길 경우, 판독 어드레스 포인터는 어드레스 제로로 설정된다. 라인(158)상의 BYTERDY 신호는 각각 판독된 후에 제로로 설정되고 새로운 데이터 바이트가 버퍼(154)에서 DECDATA 레지스터(도시하지 않음)로 래치될 때까지 유지된다. 또한 OB(54)는 적당한 기능을 위한 자진 테스트를 허용하기 위하여 테스트 논리를 포함한다.
본 발명의 제어기 및 처리기 인터페이스 엘리먼트
제 5를 참조하면, 제어기(62)는 SVD(20)에 대한 타이밍 및 제어 스트로브를 제공한다. SVD(20)는 내부 CHIPX8 클록 속도에서 실행되며 제어기(62)는 이 내부 클록속도에 의거하여 신호를 인에이블하며 일련의 스트로브를 제공한다.
이 제어신호는 테스트 목적으로 리세트에 의해 초기화될 수 있으며 버스(68)상의 DECMODE 신호에 응답하여 고정된 세트의 동작을 통해 시퀀스되고 아이들 상태로 돌아간다. 이 제어신호 시퀀스는 라인(70)상에 각각 디코더 동기화 스트로브후에 다시 시작한다. 유효 체인백 데이터를 지시하는 체인 유효신호는 라인(150)상의 RSTB 스트로브가 가능하도록 작동하며, OB(54)로의 데이터 전달을 초기화한다. 제어기(62) 및 마이크로 프로세서 인터페이스(58)는 핀 제어 및 리세트 레지스터를포함하여 적당한 동작을 하는데 필요한 마이크로프로세서 제어 레지스터를 포함한다. 또한 이 두 개의 엘리먼트에는 특수한 자진 테스트 논리가 포함된다.
SVD(20)의 전술한 엘리먼트의 각각에 대한 내부 모듈의 실제 실행은 당해분야에서 공지인 어떤 유용한 방법으로도 달성될 수 있으나 단일 집적회로 칩상에 달성되는 것이 바람직하다.
예를 들면, 본 발명의 실시예가 원하는 목적을 달성하도록 일련적으로 처리된다고 가정하더라도, 디코더 논리가 전송 시스템에서 데이터 속도인 것과 같이 많은 출력을 제공하기 위해 동시발생적으로 작동하는 다중 병렬디코더로 반복될 수 있는 것은 당해업자에게 명백할 것이다.
본 발명은 예를 들면 많은 데이터 속도를 위한 사이클 용장코딩을 사용하여 변경될 수도 있다.
명백하게, 본 발명의 다른 실시예 및 변형예들은 상기한 설명에 의해 당해분야의 통상업자에 급속히 일어날 것이다. 그러므로, 본 발명은 다음 청구범위에 의해서만 한정될 수 있으며, 상기 명세서 및 첨부도면과 관련하여 검토할 경우 이와같은 모든 실시예 및 변형 예들을 포함한다.

Claims (56)

  1. 2개 이상의 소정의 원시 비트 데이터 속도중 하나의 데이터 속도인 Ri를 갖는 원시 비트 데이터를 나타내는 코드 심볼 데이터의 전송에 응답하여 디코딩된 비트 데이터를 제공하며, 입력 버퍼, 컨벌루션 디코더 및 출력 버퍼를 포함하는 디코더 장치를 사용하여 실행되는 방법으로서,
    상기 코드 심볼 데이터의 각 연속 프레임 간의 전이가 소정의 상태로 강제되는 소정기간의 프레임으로 상기 코드 심볼 데이터를 전송하는 단계;
    상기 입력 버퍼에 상기 전송된 코드 심볼 데이터의 연속부분을 수신 및 저장하는 단계 ; 및
    디코딩된 비트 데이터의 2개 이상의 패킷{Pi}을 얻기 위하여 두 개이상의 경로로 상기 컨벌루션 디코더에서 상기 연속 부분중 일부를 디코딩하는 단계를 포함하며, 상기 각 패킷Pi는 상기 두 개이상의 경로의 각 경로 동안에 디코딩되며, 상기 각 패킷Pi는,
    상기 데이터 속도Ri를 갖는 원시 비트 데이터에 상응하는 디코딩된 비트 데이터 Ii및,
    상기 연속부분중 일부에서의 심볼 에러 상태와 상기 디코팅된 비트 데이터에서의 데이터 에러 상태를 나타내며, 상기 두 개이상의 패킷을 상기 출력 버퍼에 저장하는 품질 메트릭 데이터 Qi을 포함하며 ;
    상기 디코딩된 비트 데이터의 각각의 상기 프레임으로 데이터 에러 상태를 나타내는 상기 품질 메트릭 데이터 Qi는 상기 디코딩된 비트 데이터의 연속 프레임 사이의 상기 각 전이에서 제로 상태를 디코딩하기 위한 가능성의 측정값과 소정의 품질 임계값(QT) 사이의 비교의 결과를 나타내는 품질 메트릭(QM)을 포함하는 것을 특징으로 하는 방법.
  2. 2개 이상의 소정의 원시 비트 데이터 속도중 하나의 데이터 속도인 Ri를 갖는 원시 비트 데이터를 나타내는 코드 심볼 데이터의 전송에 응답하여 디코딩된 비트 데이터를 제공하며, 입력 버퍼, 컨벌루션 디코더 및 출력 버퍼를 포함하는 디코더 장치를 사용하여 실행되는 방법으로서,
    상기 코드 심볼 데이터의 각 연속 프레임 간의 전이가 소정의 상태로 강제되는 소정기간의 프레임으로 상기 코드 심볼 데이터를 전송하는 단계를 포함하는데, 상기 코드 심볼 데이터는 코딩 알고리즘에 따라 인코딩된 상기 원시 비트 데이터를 나타내며;
    상기 입력 버퍼에 상기 전송된 코드 심볼 데이터의 연속부분을 수신 및 저장하는 단계 ;
    디코딩된 비트 데이터의 2개 이상의 패킷{Pi}을 얻기 위하여 두 개이상의 경로로 상기 컨벌루션 디코더에서 상기 연속 부분중 일부를 디코딩하는 단계를 포함하는데, 상기 각 패킷Pi는 상기 두 개이상의 경로의 각 경로동안에 디코딩되며, 상기 각 패킷Pi는,
    상기 데이터 속도Ri를 갖는 원시 비트 데이터에 상응하는 디코딩된 비트 데이터 Ii및,
    상기 연속부분중 일부에서의 심볼 에러 상태와 상기 디코딩된 비트 데이터에서의 데이터 에러 상태를 나타내며, 상기 두 개이상의 패킷을 상기 출력 버퍼에 저장하는 품질 메트릭 데이터 Qi을 포함하며 ;
    지역 코드 심볼 데이터(Li)의 패킷을 생성하기 위하여 상기 코딩 알고리즘에 따라 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}의 각각을 디코딩하는 단계 ;
    상기 코드 심볼 데이터와 각각의 상기 적어도 2개의 지역 코드 심볼 데이터 패킷{Li}을 비교하여 그들 사이의 차이 수의 품질 측정값(Qi)을 생성하는 단계; 및
    상기 출력 데이터 버퍼에 적어도 2개의 품질 측정값{Qi}을 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 2개 이상의 소정의 원시 비트 데이터 속도중 하나의 데이터 속도인 Ri를 갖는 원시 비트 데이터를 나타내는 코드 심볼 데이터의 전송에 응답하여 디코딩된 비트 데이터를 제공하며, 입력 버퍼, 컨벌루션 디코더 및 출력 버퍼를 포함하는 디코더 장치를 사용하여 실행되는 방법으로서,
    상기 코드 심볼 데이터의 각 연속 프레임 간의 전이가 소정의 상태로 강제되는 소정기간의 프레임으로 상기 코드 심볼 데이터를 전송하는 단계를 포함하는데, 제 1 비트 데이터 속도를 가지는 상기 데이터의 프레임은 상기 인코딩된 데이터의 패킷을 포함하고, 상기 각 패킷은 사이클 용장 검사 비트를 포함하며;
    상기 입력 버퍼에 상기 전송된 코드 심볼 데이터의 연속부분을 수신 및 저장하는 단계 ;
    디코딩된 비트 데이터의 2개 이상의 패킷{Pi}을 얻기 위하여 두 개이상의 경로로 상기 컨벌루션 디코더에서 상기 연속 부분중 일부를 디코딩하는 단계를 포함하는데, 상기 각 패킷Pi는 상기 두 개이상의 경로의 각 경로동안에 디코딩되며, 상기 각 패킷Pi는,
    상기 데이터 속도Ri를 갖는 원시 비트 데이터에 상응하는 디코딩된 비트 데이터 Ii및,
    상기 연속부분중 일부에서의 심볼 에러 상태와 상기 디코딩된 비트 데이터에서의 데이터 에러 상태를 나타내며, 상기 두 개이상의 패킷을 상기 출력 버퍼에 저장하는 품질 메트릭 데이터 Qi을 포함하며 ;
    상기 사이클 용장 검사 비트를 사용하여 상기 데이터 비트의 패킷에 대한 에러 속도를 결정하는 단계;
    상기 에러 속도를 지시하는 품질 측정값(Qi)을 생성하는 단계; 및
    상기 출력 버퍼에 적어도 2개의 품질 측정값{Qi}을 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나에서 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터를 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 상기 코드 심볼 데이터를 디코딩하는 방법으로서,
    (a) 입력 데이터 버퍼에서 코드 심볼 데이터를 수신 및 저장하는 단계;
    (b) 적어도 2개의 상기 제 1 복수의 소정의 원시 비트 데이터 속도 {Ri}중 각각의 하나에 상응하는 상기 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하는 단계;
    (c) 출력 데이터 버퍼에서 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}을 저장하는 단계;
    (d) 지역 코드 심볼 데이터의 패킷(Li)을 생성하기 위하여 상기 제 1 코딩알고리즘에 따라 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}의 각각을 기록하는 단계;
    (e) 상기 코드 심볼 데이터와 각각의 상기 적어도 2개의 지역 코드 심볼 데이터 패킷{Li}을 비교하여 그들 사이의 차이 수의 품질 측정값(Qi)을 생성하는 단계; 및
    (f) 상기 출력 데이터 버퍼에 각각의 상기 적어도 2개의 품질 측정값{Qi}을 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 디코딩 단계(b)는,
    (b.1) 제 2 코딩 알고리즘에 따라 각각의 상기 코드 심볼 데이터에 적어도 하나의 심볼 메트릭 값을 할당하는 단계;
    (b.2) 상기 심볼 메트릭 값들중 선택된 값에 따라 각각의 상기 코드 심볼 데이터들에 상응하는 원시 비트 데이터 전이 가능성을 나타내는 브랜치 메트릭 값을 할당하는 단계;
    (b.3) 상태 메트릭 이전의 가장 가능한 값과 상기 브랜치 메트릭 값의 합에 따라 상기 코드 심볼들에 상응하는 원시 데이터 비트 전이 가능성을 나타내는 상태 메트릭 값을 할당하는 단계;
    (b.4) 경로 메모리에 상기 상태 메트릭 값을 저장하는 단계; 및
    (b.5) 상기 경로 메모리에서 상기 각 코드 심볼에 상응하는 가장 가능한 상기 상태 메트릭값 이전의 결정 경로 체인에 상응하는 가장 가능한 상기 상태 메트릭값에 따라 각각의 상기 원시 데이터 비트에 대한 상기 상태 메트릭값을 선택하는 단계들을 포함하는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 방법.
  7. 제 5항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 방법.
  8. 제 4항에 있어서, 상기 디코딩 단계(b)는,
    (b.1) 제 2 코딩 알고리즘에 따라 각각의 상기 코드 심볼 데이터에 적어도 하나의 심볼 메트릭 값을 할당하는 단계;
    (b.2) 상기 심볼 메트릭 값들중 선택된 값에 따라 각각의 상기 코드 심볼 데이터들에 상응하는 원시 비트 데이터 전이 가능성을 나타내는 브랜치 메트릭 값을 할당하는 단계;
    (b.3) 상태 메트릭 이전의 가장 가능한 값과 상기 브랜치 메트릭 값의 합에따라 상기 코드 심볼들에 상응하는 원시 데이터 비트 전이 가능성을 나타내는 상태 메트릭 값을 할당하는 단계;
    (b.4) 경로 메모리에 상기 상태 메트릭 값을 저장하는 단계; 및
    (b.5) 상기 경로 메모리에서 상기 각 코드 심볼에 상응하는 가장 가능한 상기 상태 메트릭값 이전의 결정 경로 체인에 상응하는 가장 가능한 상기 상태 메트릭값에 따라 각각의 상기 원시 데이터 비트에 대한 상기 상태 메트릭값을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 방법.
  10. 제 8항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 방법.
  11. 제 4항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 방법.
  12. 제 4항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 방법.
  13. 제 4항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 방법.
  14. 제 4항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 방법.
  15. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한 다중속도 코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코팅된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    상기 디코더 수단은,
    제 2 코딩 알고리즘에 따라서 각각의 상기 코드 심볼에 심볼 메트릭 값을 할당하기 위한 심볼 메트릭 수단;
    상응하는 상기 심볼 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 원시 데이터 비트 전이를 위한 가중된 가능성을 나타내는 한 쌍의 브랜치 메트릭 값을 생성하기 위하여 상기 심볼 메트릭 수단에 연결된 브랜치 메트릭 계산기 수단;
    상응하는 상기 브랜치 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 각 가능한 원시 데이터 비트 전이를 위한 상태 메트릭 결정값을 생성하고 저장하기 위하여 상기 브랜치 메트릭 계산기 수단에 연결된 결정 경로 수단; 및
    각각의 상기 원시 데이터 비트 전이를 위한 가장 가능한 결정 경로를 선택하고 상응하는 상기 디코딩된 데이터 비트를 생성하기 위하여 상기 결정 경로 수단에 연결된 경로 체인백 수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  16. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심불 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된 원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한 다중속도 디코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    단일 모놀리식 집적회로에서 구현되는 것을 특징으로 하는 다중속도 디코더.
  17. 출력에서 디코딩된 비트 데이터를 생성하기 위하여 입력에서 수신된 코드 심볼 데이터를 디코딩하기 위한 다중속도 디코더로서, 상기 코드 심볼 데이터는 제 1 코딩 알고리즘에 따라 원시 비트 데이터를 나타내며, 상기 코드 심볼 데이터는 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나와 등가의 속도로 전송되며, 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대값일 때 제 1 코딩 알고리즘에 따라 상기 원시 비트 데이터를 나타내며, 상기 코드 심볼 데이터는 코딩된 원시 비트 데이터의 제 1 버전 및 (Ni-1)회 반복된 버전을 나타내고 여기서 Ni및 i는 제로가 아닌 양의 정수인, 다중속도 디코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}를 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    다른 상기 제 1 코딩 알고리즘에 각각 상응하는 복수의 디코딩 모드중 하나를 선택하기 위하여 상기 입력 버퍼 수단에 연결된 제 1 선택 수단; 및
    연속적이고 프레임된 원시 비트 데이터에 상응하는 상기 제 1 및 제 2 채널 모드중 하나를 선택하기 위하여 상기 입력 버퍼 수단에 연결된 제 2 선택 수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  18. 제 17항에 있어서, 상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단을 더 포함하는 것을 특징으로 하는 다중속도 디코더.
  19. 제 18항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  20. 제 18항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  21. 제 18항에 있어서, 상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 더 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내는 것을 특징으로 하는 다중속도 디코더.
  22. 제 21항에 있어서, 상기 품질 메트릭 수단은,
    지역 코드 심볼 데이터(Li)의 패킷을 생성하기 위하여 상기 제 1 코딩 알고리즘에 따라 각각의 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}을 기록하기 위한 데이터 레코더 수단; 및
    각각의 상기 지역 코드 심볼 데이터 패킷(Li)과 각각의 상기 코드 심볼 데이터 세트(Si)를 비교하고 그들 사이의 차이 수를 카운팅하기 위하여 상기 데이터 레코더 수단에 연결된 비교수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  23. 제 21항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코트 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  24. 제 21항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  25. 제 22항에 있어서, 상기 디코더 수단은,
    제 2 코딩 알고리즘에 따라서 각각의 상기 코드 심볼에 심볼 메트릭 값을 할당하기 위한 심볼 매트릭 수단;
    상응하는 상기 심볼 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 원시 데이터 비트 전이를 위한 가중된 가능성을 나타내는 한 쌍의 브랜치 메트릭 값을 생성하기 위하여 상기 심볼 메트릭 수단에 연결된 브랜치 메트릭 계산기 수단;
    상응하는 상기 브랜치 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 각 가능한 원시 데이터 비트 전이를 위한 상태 메트릭 결정값을 생성하고 저장하기 위하여 상기 브랜치 메트릭 계산기 수단에 연결된 결정 경로 수단; 및
    각각의 상기 원시 데이터 비트 전이를 위한 가장 가능한 결정 경로를 선택하고 상응하는 상기 디코딩된 데이터 비트를 생성하기 위하여 상기 결정 경로 수단에 연결된 경로 체인백 수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  26. 제 22항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  27. 제 22항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  28. 제 25항에 있어서, 상기 다중속도 디코더는 단일 모놀리식 집적회로에서 구현되는 것을 특징으로 하는 다중속도 디코더.
  29. 제 25항에 있어서, 상기 입력 버퍼에 제공된 상기 코드심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  30. 제 25항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  31. 제 17항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  32. 제 28항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  33. 제 28항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  34. 제 17항에 있어서, 상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 더 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내는 것을 특징으로 하는 다중속도 디코더.
  35. 제 34항에 있어서, 상기 품질 메트릭 수단은,
    지역 코드 심볼 데이터(Li)의 패킷을 생성하기 위하여 상기 제 1 코딩 알고리즘에 따라 각각의 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}을 기록하기 위한 데이터 레코더 수단; 및
    각각의 상기 지역 코드 심볼 데이터 패킷(Li)과 각각의 상기 코드 심볼 데이터 세트(Si)를 비교하고 그들 사이의 차이 수를 카운팅하기 위하여 상기 데이터 레코더 수단에 연결된 비교수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  36. 제 34항에 있어서, 상기 입력 버퍼에 제공된 상기 코드심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  37. 제 34항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  38. 제 35항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  39. 제 35항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  40. 제 17항에 있어서, 상기 디코더 수단은,
    제 2 코딩 알고리즘에 따라서 각각의 상기 코드 심볼에 심볼 메트릭 값을 할당하기 위한 심볼 메트릭 수단;
    상응하는 상기 심볼 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 원시 데이터 비트 전이를 위한 가중된 가능성을 나타내는 한 쌍의 브랜치 메트릭 값을 생성하기 위하여 상기 심볼 메트릭 수단에 연결된 브랜치 메트릭 계산기 수단;
    상응하는 상기 브랜치 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 각 가능한 원시 데이터 비트 전이를 위한 상태 메트릭 결정값을 생성하고 저장하기 위하여 상기 브랜치 메트릭 계산기 수단에 연결된결정 경로 수단; 및
    각각의 상기 원시 데이터 비트 전이를 위한 가장 가능한 결정 경로를 선택하고 상응하는 상기 디코딩된 데이터 비트를 생성하기 위하여 상기 결정 경로 수단에 연결된 경로 체인백 수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  41. 제 17항에 있어서, 상기 다중속도 디코더는 단일 모놀리식 집적회로에서 구현되는 것을 특징으로 하는 다중속도 디코더.
  42. 제 17항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  43. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된 원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한다중속도 디코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    상기 품질 메트릭 수단은,
    지역 코드 심볼 데이터(Li)의 패킷을 생성하기 위하여 상기 제 1 코딩 알고리즘에 따라 각각의 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}을 기록하기 위한 데이터 레코더 수단; 및
    각각의 상기 지역 코드 심볼 데이터 패킷(Li)과 각각의 상기 코드 심볼 데이터 세트(Si)를 비교하고 그들 사이의 차이 수를 카운팅하기 위하여 상기 데이터 레코더 수단에 연결된 비교수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  44. 제 43항에 있어서, 상기 디코더 수단은,
    제 2 코딩 알고리즘에 따라서 각각의 상기 코드 심볼에 심볼 메트릭 값을 할당하기 위한 심볼 메트릭 수단;
    상응하는 상기 심볼 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 원시 데이터 비트 전이를 위한 가중된 가능성을 나타내는 한 쌍의 브랜치 메트릭 값을 생성하기 위하여 상기 심볼 메트릭 수단에 연결된 브랜치 메트릭 계산기 수단;
    상응하는 상기 브랜치 메트릭 값에 응답하여, 상기 입력 버퍼 수단으로부터 상기 각 코드 심볼에 상응하는 각 가능한 원시 데이터 비트 전이를 위한 상태 메트릭 결정값을 생성하고 저장하기 위하여 상기 브랜치 메트릭 계산기 수단에 연결된 결정 경로 수단; 및
    각각의 상기 원시 데이터 비트 전이를 위한 가장 가능한 결정 경로를 선택하고 상응하는 상기 디코딩된 데이터 비트를 생성하기 위하여 상기 결정 경로 수단에 연결된 경로 체인백 수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  45. 제 44항에 있어서, 상기 입력 버퍼에 제공된 상기 코드심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  46. 제 44항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  47. 제 44항에 있어서, 상기 다중속도 디코더는 단일 모놀리식 집적 회로에서 구현되는 것을 특징으로 하는 다중속도 디코더.
  48. 제 47항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  49. 제 43항에 있어서, 상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 더 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내는 것을 특징으로 하는 다중속도 디코더.
  50. 제 49항에 있어서, 상기 품질 메트릭 수단은,
    지역 코드 심볼 데이터(Li)의 패킷을 생성하기 위하여 상기 제 1 코딩 알고리즘에 따라 각각의 상기 적어도 2개의 디코딩된 비트 데이터 패킷{Pi}을 기록하기 위한 데이터 레코더 수단; 및
    각각의 상기 지역 코드 심볼 데이터 패킷(Li)과 각각의 상기 코드 심볼 데이터 세트(Si)를 비교하고 그들 사이의 차이 수를 카운팅하기 위하여 상기 데이터 레코더 수단에 연결된 비교수단을 포함하는 것을 특징으로 하는 다중속도 디코더.
  51. 제 50항에 있어서, 상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  52. 제 50항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  53. 제 43항에 있어서, 상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  54. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된 원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한 다중속도 디코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    상기 입력 버퍼에 제공된 상기 코드 심볼 데이터는 상기 원시 비트 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 것을 특징으로 하는 다중속도 디코더.
  55. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된 원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한 다중속도 디코더로서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
  56. 제 1 복수의 소정의 원시 비트 데이터 속도{Ri}중 하나로 제공된 원시 비트 데이터가 코드 심볼 데이터를 제공하기 위해 인코딩되고, 상기 코드 심볼 데이터는 상기 원시 비트 데이터 속도가 소정의 최대 데이터 속도보다 작을 때 코드 심볼 데이터의 제 1 버전과 (Ni-1) 반복된 버전을 포함하는 프레임내에 제공되며, 상기 프레임은 상기 원시 비트 데이터 속도가 상기 소정의 최대 데이터 속도일 때 상기 코드 심볼 데이터의 제 1 버전을 포함하는 통신 시스템에서, 출력에서 상기 코딩된 원시 비트 데이터의 제 1 버전에 상응하는 디코딩된 비트 데이터를 생성하기 위한 다중속도 디코더에 있어서,
    상기 코드 심볼 데이터를 수신 및 저장하기 위한 입력 버퍼 수단;
    상기 코드 심볼 데이터에 응답하여 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}의 각각에 상응하는 디코딩된 비트 데이터의 패킷(Pi)을 각 경로에서 생성하기 위하여 적어도 두 개의 경로에서 상기 코드 심볼 데이터를 디코딩하기 위해 상기 입력 버퍼 수단에 연결된 디코더 수단;
    상기 디코딩된 비트 데이터의 적어도 두개의 패킷{Ri}을 저장하기 위해 상기 디코더 수단에 연결된 출력 버퍼 수단;
    상기 입력 버퍼 수단에서 각각의 적어도 2개의 상기 소정의 원시 비트 데이터 속도{Ri}에 대한 상기 디코딩된 원시 비트 데이터의 상기 제 1 버전에 상응하는 상기 코드 심볼 데이터의 일 세트(Si)를 선택하고 상기 디코더 수단에 상기 세트(Si)를 전달하기 위한 심볼 전달 수단; 및
    상기 디코더 수단에서 각각의 상기 디코딩된 비트 데이터 패킷(Pi)에 대한 품질 측정값(Qi)을 생성하기 위한 품질 메트릭 수단을 포함하며, 상기 품질 측정값(Qi)은 상기 각 디코딩된 데이터 비트 패킷(Pi)과 연관된 코드 심볼 데이터 에러 수를 나타내며;
    상기 코드 심볼 데이터의 제 1 버전과 (N-1) 반복된 버전중 하나는 상기 코드 심볼 데이터의 나머지 버전을 포함하는 상기 코드 심볼 데이터를 상기 입력 버퍼에 제공하기 위해 삭제되는 것을 특징으로 하는 다중속도 디코더.
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Families Citing this family (255)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859861A (en) * 1995-06-21 1999-01-12 Hyundai Electronics Ind. Co., Ltd. High speed viterbi decoder
ZA965340B (en) 1995-06-30 1997-01-27 Interdigital Tech Corp Code division multiple access (cdma) communication system
US6222830B1 (en) * 1995-08-25 2001-04-24 Qualcomm Incorporated Communication system using repeated data selection
JP3280834B2 (ja) * 1995-09-04 2002-05-13 沖電気工業株式会社 符号化通信方式における信号判定装置および受信装置ならびに信号判定方法および通信路状態推定方法
US5796757A (en) * 1995-09-15 1998-08-18 Nokia Mobile Phones Ltd. Methods and apparatus for performing rate determination with a variable rate viterbi decoder
JP3336836B2 (ja) * 1995-11-28 2002-10-21 三菱電機株式会社 同期判定回路、復調器及び通信システム
FI956358A (fi) * 1995-12-29 1997-06-30 Nokia Telecommunications Oy Menetelmä tiedonsiirtonopeuden tunnistamiseksi ja vastaanotin
JPH09232972A (ja) * 1996-02-28 1997-09-05 Sony Corp ビタビ復号器
KR100212833B1 (ko) * 1996-03-22 1999-08-02 전주범 가변레이트 비터비 복호기
US5671255A (en) * 1996-03-29 1997-09-23 Motorola, Inc. Method and apparatus for determining coding rate in a wireless communication system
JP3658859B2 (ja) * 1996-05-27 2005-06-08 ソニー株式会社 通信方法及び通信装置
US6678311B2 (en) 1996-05-28 2004-01-13 Qualcomm Incorporated High data CDMA wireless communication system using variable sized channel codes
US5909434A (en) * 1996-05-31 1999-06-01 Qualcomm Incorporated Bright and burst mode signaling data transmission in an adjustable rate wireless communication system
US6108384A (en) * 1996-06-24 2000-08-22 Ntt Mobile Communications Network Inc. Data transmittion method, data transmitting system and transmitter and receiver
US5881053A (en) * 1996-09-13 1999-03-09 Qualcomm Incorporated Method for a wireless communications channel
WO1998012818A1 (en) * 1996-09-17 1998-03-26 Philips Electronics N.V. Transmission system with improved lock detection
CA2214743C (en) * 1996-09-20 2002-03-05 Ntt Mobile Communications Network Inc. A frame synchronization circuit and communications system
US5831978A (en) * 1996-10-18 1998-11-03 Telefonaktiebolaget L M Ericsson Publ. Method for multiplexing of parallel information streams in a CDMA system
US5751725A (en) * 1996-10-18 1998-05-12 Qualcomm Incorporated Method and apparatus for determining the rate of received data in a variable rate communication system
CN1126253C (zh) * 1996-10-25 2003-10-29 松下电器产业株式会社 确定维特比同步计算电路中的度量数值阈值的方法和装置
US6108372A (en) * 1996-10-30 2000-08-22 Qualcomm Inc. Method and apparatus for decoding variable rate data using hypothesis testing to determine data rate
KR100235438B1 (ko) 1997-02-04 1999-12-15 구자홍 광디스크의 오디오재생신호 보상처리방법 및 장치
US20060262832A1 (en) * 1997-03-12 2006-11-23 Interdigital Technology Corporation Convolutionally encoding and decoding multiple data streams
US6005898A (en) 1997-03-12 1999-12-21 Interdigital Technology Corporation Multichannel viterbi decoder
KR100219842B1 (ko) * 1997-03-12 1999-09-01 서평원 이동 전화시스템
US6404828B2 (en) 1997-03-12 2002-06-11 Interdigital Technology Corporation Multichannel decoder
SE511310C2 (sv) * 1997-05-20 1999-09-06 Ericsson Telefon Ab L M Förfarande för bitdetektering i ett radiokommunikationssystem
JP3437411B2 (ja) * 1997-05-20 2003-08-18 松下電器産業株式会社 受信装置及び送信装置並びにこれらを用いた基地局装置及び移動局装置
DE69838063T2 (de) * 1997-05-30 2008-03-13 Qualcomm Inc., San Diego Verfahren und Einrichtung zum indirekten Funkruf eines schnurlosen Endgerätes mit weniger codierten Funkrufandeutung.
US6111865A (en) * 1997-05-30 2000-08-29 Qualcomm Incorporated Dual channel slotted paging
US5859768A (en) * 1997-06-04 1999-01-12 Motorola, Inc. Power conversion integrated circuit and method for programming
KR100243213B1 (ko) * 1997-06-14 2000-02-01 윤종용 제로상태평가량을이용한비터비복호데이터의품질평가장치
JP3338374B2 (ja) 1997-06-30 2002-10-28 松下電器産業株式会社 演算処理方法および装置
US6085349A (en) * 1997-08-27 2000-07-04 Qualcomm Incorporated Method for selecting cyclic redundancy check polynomials for linear coded systems
ATE254778T1 (de) * 1997-09-05 2003-12-15 Sun Microsystems Inc Nachschlagtabelle und verfahren zur datenspeicherung darin
GB2329557B (en) * 1997-09-19 2002-05-01 Motorola As Method and apparatus for viterbi decoding of punctured codes
JP3316744B2 (ja) 1997-10-30 2002-08-19 三菱電機株式会社 Ａｆｃ回路、それを備えた受信機、及び自動周波数制御通信システム
KR100386244B1 (ko) * 1998-01-22 2004-01-24 엘지전자 주식회사 비터비 디코더
US6112325A (en) 1998-01-23 2000-08-29 Dspc Technologies, Ltd. Method and device for detecting rate
IL137789A0 (en) * 1998-02-13 2001-10-31 Qualcomm Inc Method and apparatus for performing rate determination using orthogonal rate-dependent walsh covering codes
US6147964A (en) * 1998-05-07 2000-11-14 Qualcomm Inc. Method and apparatus for performing rate determination using orthogonal rate-dependent walsh covering codes
KR100268450B1 (ko) * 1998-03-02 2000-10-16 윤종용 테스트기능을 갖는 비터비 디코더
US6480475B1 (en) * 1998-03-06 2002-11-12 Texas Instruments Incorporated Method and system for accomodating a wide range of user data rates in a multicarrier data transmission system
FI107201B (fi) 1998-03-23 2001-06-15 Nokia Networks Oy Tiedonsiirron laadun turvaaminen tietoliikenneverkossa
JPH11340840A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd 移動通信端末及び送信ビットレート判別方法
US6219389B1 (en) * 1998-06-30 2001-04-17 Motorola, Inc. Receiver implemented decoding method of selectively processing channel state metrics to minimize power consumption and reduce computational complexity
US6252917B1 (en) * 1998-07-17 2001-06-26 Nortel Networks Limited Statistically multiplexed turbo code decoder
JP3196835B2 (ja) * 1998-07-17 2001-08-06 日本電気株式会社 ビタビ復号法及びビタビ復号器
US6269130B1 (en) * 1998-08-04 2001-07-31 Qualcomm Incorporated Cached chainback RAM for serial viterbi decoder
FR2782428B1 (fr) * 1998-08-12 2000-09-15 Alsthom Cge Alcatel Dispositif permettant des facteurs d'etalement differents tout en preservant un code d'embrouillage commun, notamment pour systeme cellulaire de radiocommunications mobiles du type a acces multiple par repartition de codes
KR100444980B1 (ko) * 1998-08-31 2004-10-14 삼성전자주식회사 가변율로전송된데이터의데이터율결정방법및장치
US6798736B1 (en) * 1998-09-22 2004-09-28 Qualcomm Incorporated Method and apparatus for transmitting and receiving variable rate data
US6687233B1 (en) * 1998-10-16 2004-02-03 Koninklijke Philips Electronics N.V. Rate detection in direct sequence code division multiple access systems
US6408037B1 (en) 1998-10-20 2002-06-18 Agilent Technologies, Inc. High-speed data decoding scheme for digital communication systems
FI105961B (fi) * 1998-12-14 2000-10-31 Nokia Networks Oy Vastaanottomenetelmä ja vastaanotin
JP3239870B2 (ja) * 1998-12-28 2001-12-17 日本電気株式会社 データ誤り訂正システム
US6393074B1 (en) 1998-12-31 2002-05-21 Texas Instruments Incorporated Decoding system for variable-rate convolutionally-coded data sequence
US7593433B1 (en) 1999-03-02 2009-09-22 Cisco Technology, Inc. System and method for multiple channel statistical re-multiplexing
US7016337B1 (en) * 1999-03-02 2006-03-21 Cisco Technology, Inc. System and method for multiple channel statistical re-multiplexing
JP4213286B2 (ja) * 1999-03-19 2009-01-21 富士通株式会社 ビタビ復号器
US6687285B1 (en) 1999-03-19 2004-02-03 Qualcomm Incorporated Method and apparatus for supervising the performance of a quick paging channel in a dual event slotted paging system
US6400755B1 (en) * 1999-04-23 2002-06-04 Motorola, Inc. Data transmission within a spread-spectrum communication system
SG80035A1 (en) * 1999-05-27 2001-04-17 Inst Of Microelectronics Viterbi decoding of punctured convolutional codes without real-time branch metric computation
US6542492B1 (en) * 1999-05-28 2003-04-01 Koninklijke Philips Electronics N.V. Method and system of initializing state metrics for traffic, paging, and sync channels to enhance Viterbi decoder performance
US6633601B1 (en) * 1999-05-28 2003-10-14 Koninklijke Philips Electronics N.V. Method and device for frame rate determination using correlation metrics and frame quality indicators
JP3613448B2 (ja) 1999-06-21 2005-01-26 株式会社エヌ・ティ・ティ・ドコモ データ伝送方法、データ伝送システム、送信装置および受信装置
JP3924093B2 (ja) * 1999-07-15 2007-06-06 富士通株式会社 ビタビ復号器および送信装置
JP2001044854A (ja) * 1999-07-29 2001-02-16 Fujitsu Ltd 符号化支援装置、復号化支援装置、無線送信機および無線受信機
US6597667B1 (en) 1999-08-18 2003-07-22 Qualcomm Incorporated Network based muting of a cellular telephone
US6208699B1 (en) * 1999-09-01 2001-03-27 Qualcomm Incorporated Method and apparatus for detecting zero rate frames in a communications system
US6700938B1 (en) * 1999-09-29 2004-03-02 Motorola, Inc. Method for determining quality of trellis decoded block data
JP2003511980A (ja) * 1999-10-13 2003-03-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 参照マトリックスを用いてトレリス経路を決定する方法
JP3259725B2 (ja) 1999-12-20 2002-02-25 日本電気株式会社 ビタビ復号装置
US6532250B1 (en) 1999-12-21 2003-03-11 Telefonaktiebolaget Lm Ericsson (Publ) Methods and apparatus for spreading and despreading information signals in code division multiple access communications systems
US7010001B2 (en) * 2000-01-10 2006-03-07 Qualcomm, Incorporated Method and apparatus for supporting adaptive multi-rate (AMR) data in a CDMA communication system
US6665832B1 (en) * 2000-03-31 2003-12-16 Qualcomm, Incorporated Slotted mode decoder state metric initialization
TW514892B (en) * 2000-04-14 2002-12-21 Koninkl Philips Electronics Nv Device and method
US6694469B1 (en) * 2000-04-14 2004-02-17 Qualcomm Incorporated Method and an apparatus for a quick retransmission of signals in a communication system
US7159164B1 (en) 2000-06-05 2007-01-02 Qualcomm Incorporated Method and apparatus for recovery of particular bits of a frame
US7187708B1 (en) * 2000-10-03 2007-03-06 Qualcomm Inc. Data buffer structure for physical and transport channels in a CDMA system
US6985516B1 (en) * 2000-11-27 2006-01-10 Qualcomm Incorporated Method and apparatus for processing a received signal in a communications system
US6810078B2 (en) * 2000-12-08 2004-10-26 Prairiecomm, Inc. Blind rate determination
US6829288B2 (en) * 2000-12-11 2004-12-07 Nokia Corporation Communication system having wireless devices supporting ad hoc connections independent of the protocol version
US7746832B2 (en) 2001-01-05 2010-06-29 Qualcomm Incorporated Method and apparatus for supporting adaptive multi-rate (AMR) data in a CDMA communication system
US7065159B2 (en) * 2001-03-14 2006-06-20 Lucent Technologies Inc. Compensation based bit-error-rate estimation for convolutionally encoded transmissions in wireless systems
US6763244B2 (en) * 2001-03-15 2004-07-13 Qualcomm Incorporated Method and apparatus for adjusting power control setpoint in a wireless communication system
US6760576B2 (en) 2001-03-27 2004-07-06 Qualcomm Incorporated Method and apparatus for enhanced rate determination in high data rate wireless communication systems
US6392572B1 (en) * 2001-05-11 2002-05-21 Qualcomm Incorporated Buffer architecture for a turbo decoder
US6848074B2 (en) 2001-06-21 2005-01-25 Arc International Method and apparatus for implementing a single cycle operation in a data processing system
JP2003060638A (ja) * 2001-08-15 2003-02-28 Sony Corp コンテンツ提供装置及びコンテンツ提供方法
DE10208129B4 (de) * 2002-02-26 2005-02-24 Infineon Technologies Ag Schaltung und Verfahren zur Datenratenanpassung bei variablem Ratenverhältnis mit einstellbarer Pufferspeicherpartitionierung
CN100375466C (zh) * 2002-04-10 2008-03-12 中兴通讯股份有限公司 一种数据包转发控制装置和方法
US7111226B1 (en) * 2002-05-31 2006-09-19 Broadcom Corporation Communication decoder employing single trellis to support multiple code rates and/or multiple modulations
WO2004019498A1 (en) * 2002-08-08 2004-03-04 Telefonaktiebolaget Lm Ericsson (Publ) Convolutional decoder and method for decoding demodulated values
US7529276B1 (en) 2002-09-03 2009-05-05 Cisco Technology, Inc. Combined jitter and multiplexing systems and methods
DE10245589B4 (de) * 2002-09-27 2007-04-26 Schleifring Und Apparatebau Gmbh Vorrichtung zur Übertragung digitaler Signale zwischen beweglichen Einheiten
US7023880B2 (en) 2002-10-28 2006-04-04 Qualcomm Incorporated Re-formatting variable-rate vocoder frames for inter-system transmissions
US7536198B1 (en) * 2003-03-28 2009-05-19 Nortel Networks Limited System and method for multiple input multiple output wireless transmission
US20050048995A1 (en) * 2003-08-25 2005-03-03 Motorola, Inc. System and method for controlling the operating characteristics of a buffer
KR100512980B1 (ko) * 2003-11-17 2005-09-07 삼성전자주식회사 메인프로세서의 패킷 헤더 처리 효율 향상을 위해 패킷헤더 필더를 추출해 정렬하는 패킷프로세서,버퍼메모리제어장치 및 그 방법
US7643993B2 (en) * 2006-01-05 2010-01-05 Broadcom Corporation Method and system for decoding WCDMA AMR speech data using redundancy
CN101044731A (zh) * 2004-11-12 2007-09-26 英特尔公司 用于执行通信系统的均衡和解码的方法和设备
US20060239457A1 (en) * 2005-04-26 2006-10-26 Oliver Ridler Selection of 1-out-of-n scrambled code blocks
US8295362B2 (en) * 2006-01-05 2012-10-23 Broadcom Corporation Method and system for redundancy-based decoding of video content
CN1917410B (zh) * 2005-08-19 2010-12-29 北京信威通信技术股份有限公司 一种scdma系统中的信道编码调制方法
US9071344B2 (en) 2005-08-22 2015-06-30 Qualcomm Incorporated Reverse link interference cancellation
US8594252B2 (en) * 2005-08-22 2013-11-26 Qualcomm Incorporated Interference cancellation for wireless communications
US8630602B2 (en) * 2005-08-22 2014-01-14 Qualcomm Incorporated Pilot interference cancellation
US9014152B2 (en) * 2008-06-09 2015-04-21 Qualcomm Incorporated Increasing capacity in wireless communications
US8611305B2 (en) * 2005-08-22 2013-12-17 Qualcomm Incorporated Interference cancellation for wireless communications
US8743909B2 (en) * 2008-02-20 2014-06-03 Qualcomm Incorporated Frame termination
US8359522B2 (en) 2007-05-01 2013-01-22 Texas A&M University System Low density parity check decoder for regular LDPC codes
US7876862B2 (en) * 2007-07-16 2011-01-25 Agere Systems Inc. Conditionally input saturated Viterbi detector
US8245104B2 (en) 2008-05-02 2012-08-14 Lsi Corporation Systems and methods for queue based data detection and decoding
US9237515B2 (en) * 2008-08-01 2016-01-12 Qualcomm Incorporated Successive detection and cancellation for cell pilot detection
US9277487B2 (en) 2008-08-01 2016-03-01 Qualcomm Incorporated Cell detection with interference cancellation
US20100097955A1 (en) * 2008-10-16 2010-04-22 Qualcomm Incorporated Rate determination
WO2010059264A1 (en) * 2008-11-20 2010-05-27 Lsi Corporation Systems and methods for noise reduced data detection
KR20120012960A (ko) 2009-04-28 2012-02-13 엘에스아이 코포레이션 판독된 데이터 처리 시스템의 동적 스케일링을 위한 시스템 및 방법
US9160577B2 (en) * 2009-04-30 2015-10-13 Qualcomm Incorporated Hybrid SAIC receiver
US8787509B2 (en) * 2009-06-04 2014-07-22 Qualcomm Incorporated Iterative interference cancellation receiver
US8352841B2 (en) 2009-06-24 2013-01-08 Lsi Corporation Systems and methods for out of order Y-sample memory management
US8266505B2 (en) 2009-08-12 2012-09-11 Lsi Corporation Systems and methods for retimed virtual data processing
US8831149B2 (en) * 2009-09-03 2014-09-09 Qualcomm Incorporated Symbol estimation methods and apparatuses
US20110064129A1 (en) * 2009-09-16 2011-03-17 Broadcom Corporation Video capture and generation at variable frame rates
US20110090779A1 (en) * 2009-10-16 2011-04-21 Mediatek Inc. Apparatus for generating viterbi-processed data
US20110090773A1 (en) * 2009-10-16 2011-04-21 Chih-Ching Yu Apparatus for generating viterbi-processed data using an input signal obtained from reading an optical disc
US8276053B2 (en) * 2009-11-08 2012-09-25 Mediatek Inc. Decoding circuit operating in response to decoded result and/or a plurality of viterbi target levels with pattern dependency
US9673837B2 (en) 2009-11-27 2017-06-06 Qualcomm Incorporated Increasing capacity in wireless communications
CN102668612B (zh) 2009-11-27 2016-03-02 高通股份有限公司 增加无线通信中的容量
US8743936B2 (en) * 2010-01-05 2014-06-03 Lsi Corporation Systems and methods for determining noise components in a signal set
US20110167323A1 (en) * 2010-01-07 2011-07-07 Mediatek Inc. Error-Correcting Apparatus and Method Thereof
JP5624159B2 (ja) * 2010-01-12 2014-11-12 フラウンホーファーゲゼルシャフトツール フォルデルング デル アンゲヴァンテン フォルシユング エー．フアー． オーディオ符号化器、オーディオ復号器、オーディオ情報を符号化および復号するための方法、ならびに以前に復号されたスペクトル値のノルムに基づいてコンテキストサブ領域値を取得するコンピュータプログラム
RU2421900C1 (ru) 2010-02-27 2011-06-20 Тимур Георгиевич Келин Многоканальный последовательный декодер витерби
US9343082B2 (en) 2010-03-30 2016-05-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for detecting head contact
US8161351B2 (en) 2010-03-30 2012-04-17 Lsi Corporation Systems and methods for efficient data storage
US8418019B2 (en) 2010-04-19 2013-04-09 Lsi Corporation Systems and methods for dynamic scaling in a data decoding system
US8527831B2 (en) 2010-04-26 2013-09-03 Lsi Corporation Systems and methods for low density parity check data decoding
US8443249B2 (en) 2010-04-26 2013-05-14 Lsi Corporation Systems and methods for low density parity check data encoding
US8381074B1 (en) 2010-05-21 2013-02-19 Lsi Corporation Systems and methods for utilizing a centralized queue based data processing circuit
US8381071B1 (en) 2010-05-21 2013-02-19 Lsi Corporation Systems and methods for decoder sharing between data sets
US8208213B2 (en) 2010-06-02 2012-06-26 Lsi Corporation Systems and methods for hybrid algorithm gain adaptation
US8773794B2 (en) 2010-09-13 2014-07-08 Lsi Corporation Systems and methods for block-wise inter-track interference compensation
US9219469B2 (en) 2010-09-21 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for filter constraint estimation
US8295001B2 (en) 2010-09-21 2012-10-23 Lsi Corporation Systems and methods for low latency noise cancellation
US8443250B2 (en) 2010-10-11 2013-05-14 Lsi Corporation Systems and methods for error correction using irregular low density parity check codes
US8661071B2 (en) 2010-10-11 2014-02-25 Lsi Corporation Systems and methods for partially conditioned noise predictive equalization
US8385014B2 (en) 2010-10-11 2013-02-26 Lsi Corporation Systems and methods for identifying potential media failure
US8560930B2 (en) 2010-10-11 2013-10-15 Lsi Corporation Systems and methods for multi-level quasi-cyclic low density parity check codes
US8750447B2 (en) 2010-11-02 2014-06-10 Lsi Corporation Systems and methods for variable thresholding in a pattern detector
US8566379B2 (en) 2010-11-17 2013-10-22 Lsi Corporation Systems and methods for self tuning target adaptation
US8667039B2 (en) 2010-11-17 2014-03-04 Lsi Corporation Systems and methods for variance dependent normalization for branch metric calculation
US8810940B2 (en) 2011-02-07 2014-08-19 Lsi Corporation Systems and methods for off track error recovery
US8699167B2 (en) 2011-02-16 2014-04-15 Lsi Corporation Systems and methods for data detection using distance based tuning
US8446683B2 (en) 2011-02-22 2013-05-21 Lsi Corporation Systems and methods for data pre-coding calibration
US8854753B2 (en) 2011-03-17 2014-10-07 Lsi Corporation Systems and methods for auto scaling in a data processing system
US8693120B2 (en) 2011-03-17 2014-04-08 Lsi Corporation Systems and methods for sample averaging in data processing
US8887034B2 (en) 2011-04-15 2014-11-11 Lsi Corporation Systems and methods for short media defect detection
US8611033B2 (en) 2011-04-15 2013-12-17 Lsi Corporation Systems and methods for selective decoder input data processing
US8670955B2 (en) 2011-04-15 2014-03-11 Lsi Corporation Systems and methods for reliability assisted noise predictive filtering
BR112013030371A2 (pt) * 2011-05-27 2016-12-13 Huawei Tech Co Ltd método, aparelho e sistema de acesso de rede para processamento de sinal de fala
US8566665B2 (en) 2011-06-24 2013-10-22 Lsi Corporation Systems and methods for error correction using low density parity check codes using multiple layer check equations
US8499231B2 (en) 2011-06-24 2013-07-30 Lsi Corporation Systems and methods for reduced format non-binary decoding
US8560929B2 (en) 2011-06-24 2013-10-15 Lsi Corporation Systems and methods for non-binary decoding
US8862972B2 (en) 2011-06-29 2014-10-14 Lsi Corporation Low latency multi-detector noise cancellation
US8595576B2 (en) 2011-06-30 2013-11-26 Lsi Corporation Systems and methods for evaluating and debugging LDPC iterative decoders
US8650451B2 (en) 2011-06-30 2014-02-11 Lsi Corporation Stochastic stream decoding of binary LDPC codes
US8566666B2 (en) 2011-07-11 2013-10-22 Lsi Corporation Min-sum based non-binary LDPC decoder
US8879182B2 (en) 2011-07-19 2014-11-04 Lsi Corporation Storage media inter-track interference cancellation
US8819527B2 (en) 2011-07-19 2014-08-26 Lsi Corporation Systems and methods for mitigating stubborn errors in a data processing system
US8830613B2 (en) 2011-07-19 2014-09-09 Lsi Corporation Storage media inter-track interference cancellation
US8854754B2 (en) 2011-08-19 2014-10-07 Lsi Corporation Systems and methods for local iteration adjustment
US8539328B2 (en) 2011-08-19 2013-09-17 Lsi Corporation Systems and methods for noise injection driven parameter selection
US9026572B2 (en) 2011-08-29 2015-05-05 Lsi Corporation Systems and methods for anti-causal noise predictive filtering in a data channel
US8656249B2 (en) 2011-09-07 2014-02-18 Lsi Corporation Multi-level LDPC layer decoder
US8756478B2 (en) 2011-09-07 2014-06-17 Lsi Corporation Multi-level LDPC layer decoder
US8681441B2 (en) 2011-09-08 2014-03-25 Lsi Corporation Systems and methods for generating predictable degradation bias
US8661324B2 (en) 2011-09-08 2014-02-25 Lsi Corporation Systems and methods for non-binary decoding biasing control
US8850276B2 (en) 2011-09-22 2014-09-30 Lsi Corporation Systems and methods for efficient data shuffling in a data processing system
US8767333B2 (en) 2011-09-22 2014-07-01 Lsi Corporation Systems and methods for pattern dependent target adaptation
US8479086B2 (en) 2011-10-03 2013-07-02 Lsi Corporation Systems and methods for efficient parameter modification
US8578241B2 (en) 2011-10-10 2013-11-05 Lsi Corporation Systems and methods for parity sharing data processing
US8689062B2 (en) 2011-10-03 2014-04-01 Lsi Corporation Systems and methods for parameter selection using reliability information
US8862960B2 (en) 2011-10-10 2014-10-14 Lsi Corporation Systems and methods for parity shared data encoding
US8996597B2 (en) 2011-10-12 2015-03-31 Lsi Corporation Nyquist constrained digital finite impulse response filter
US8707144B2 (en) 2011-10-17 2014-04-22 Lsi Corporation LDPC decoder with targeted symbol flipping
US8788921B2 (en) 2011-10-27 2014-07-22 Lsi Corporation Detector with soft pruning
US8604960B2 (en) 2011-10-28 2013-12-10 Lsi Corporation Oversampled data processing circuit with multiple detectors
US8683309B2 (en) 2011-10-28 2014-03-25 Lsi Corporation Systems and methods for ambiguity based decode algorithm modification
US8443271B1 (en) 2011-10-28 2013-05-14 Lsi Corporation Systems and methods for dual process data decoding
US8527858B2 (en) 2011-10-28 2013-09-03 Lsi Corporation Systems and methods for selective decode algorithm modification
US8531320B2 (en) 2011-11-14 2013-09-10 Lsi Corporation Systems and methods for memory efficient data decoding
US8700981B2 (en) 2011-11-14 2014-04-15 Lsi Corporation Low latency enumeration endec
US8751913B2 (en) 2011-11-14 2014-06-10 Lsi Corporation Systems and methods for reduced power multi-layer data decoding
US8760991B2 (en) 2011-11-14 2014-06-24 Lsi Corporation Systems and methods for post processing gain correction
US8719686B2 (en) 2011-11-22 2014-05-06 Lsi Corporation Probability-based multi-level LDPC decoder
US8631300B2 (en) 2011-12-12 2014-01-14 Lsi Corporation Systems and methods for scalable data processing shut down
US8625221B2 (en) 2011-12-15 2014-01-07 Lsi Corporation Detector pruning control system
US8707123B2 (en) 2011-12-30 2014-04-22 Lsi Corporation Variable barrel shifter
US8819515B2 (en) 2011-12-30 2014-08-26 Lsi Corporation Mixed domain FFT-based non-binary LDPC decoder
US8751889B2 (en) 2012-01-31 2014-06-10 Lsi Corporation Systems and methods for multi-pass alternate decoding
US8850295B2 (en) 2012-02-01 2014-09-30 Lsi Corporation Symbol flipping data processor
US8775896B2 (en) 2012-02-09 2014-07-08 Lsi Corporation Non-binary LDPC decoder with low latency scheduling
US8749907B2 (en) 2012-02-14 2014-06-10 Lsi Corporation Systems and methods for adaptive decoder message scaling
US8782486B2 (en) 2012-03-05 2014-07-15 Lsi Corporation Systems and methods for multi-matrix data processing
US8731115B2 (en) 2012-03-08 2014-05-20 Lsi Corporation Systems and methods for data processing including pre-equalizer noise suppression
US8610608B2 (en) 2012-03-08 2013-12-17 Lsi Corporation Systems and methods for reduced latency loop correction
US8873182B2 (en) 2012-03-09 2014-10-28 Lsi Corporation Multi-path data processing system
US8977937B2 (en) 2012-03-16 2015-03-10 Lsi Corporation Systems and methods for compression driven variable rate decoding in a data processing system
US9043684B2 (en) 2012-03-22 2015-05-26 Lsi Corporation Systems and methods for variable redundancy data protection
US9230596B2 (en) 2012-03-22 2016-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for variable rate coding in a data processing system
US8432780B1 (en) 2012-05-10 2013-04-30 Mediatek Inc. Viterbi decoding apparatus using level information generator supporting different hardware configurations to generate level information to Viterbi decoder and related method thereof
US8612826B2 (en) 2012-05-17 2013-12-17 Lsi Corporation Systems and methods for non-binary LDPC encoding
US8880986B2 (en) 2012-05-30 2014-11-04 Lsi Corporation Systems and methods for improved data detection processing
US8751915B2 (en) 2012-08-28 2014-06-10 Lsi Corporation Systems and methods for selectable positive feedback data processing
US9019647B2 (en) 2012-08-28 2015-04-28 Lsi Corporation Systems and methods for conditional positive feedback data decoding
US8930780B2 (en) 2012-08-28 2015-01-06 Lsi Corporation Systems and methods for non-zero syndrome based processing
US9324372B2 (en) 2012-08-28 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for local iteration randomization in a data decoder
US8949702B2 (en) 2012-09-14 2015-02-03 Lsi Corporation Systems and methods for detector side trapping set mitigation
US9112531B2 (en) 2012-10-15 2015-08-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced local iteration randomization in a data decoder
US8634152B1 (en) 2012-10-15 2014-01-21 Lsi Corporation Systems and methods for throughput enhanced data detection in a data processing circuit
WO2014076911A1 (ja) * 2012-11-13 2014-05-22 日本電気株式会社 メッセージ認証システム、およびメッセージ認証方法
US9048870B2 (en) 2012-11-19 2015-06-02 Lsi Corporation Low density parity check decoder with flexible saturation
US9130589B2 (en) 2012-12-19 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Low density parity check decoder with dynamic scaling
US8929009B2 (en) 2012-12-19 2015-01-06 Lsi Corporation Irregular low density parity check decoder with low syndrome error handling
US8773791B1 (en) 2013-01-14 2014-07-08 Lsi Corporation Systems and methods for X-sample based noise cancellation
US9003263B2 (en) 2013-01-15 2015-04-07 Lsi Corporation Encoder and decoder generation by state-splitting of directed graph
US9009557B2 (en) 2013-01-21 2015-04-14 Lsi Corporation Systems and methods for reusing a layered decoder to yield a non-layered result
US8885276B2 (en) 2013-02-14 2014-11-11 Lsi Corporation Systems and methods for shared layer data decoding
US8930792B2 (en) 2013-02-14 2015-01-06 Lsi Corporation Systems and methods for distributed low density parity check decoding
US9214959B2 (en) 2013-02-19 2015-12-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for skip layer data decoding
US8797668B1 (en) 2013-03-13 2014-08-05 Lsi Corporation Systems and methods for penalty based multi-variant encoding
US9048873B2 (en) 2013-03-13 2015-06-02 Lsi Corporation Systems and methods for multi-stage encoding of concatenated low density parity check codes
US9048874B2 (en) 2013-03-15 2015-06-02 Lsi Corporation Min-sum based hybrid non-binary low density parity check decoder
US9281843B2 (en) 2013-03-22 2016-03-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for reduced constraint code data processing
US9048867B2 (en) 2013-05-21 2015-06-02 Lsi Corporation Shift register-based layered low density parity check decoder
US9274889B2 (en) 2013-05-29 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for data processing using global iteration result reuse
US8959414B2 (en) 2013-06-13 2015-02-17 Lsi Corporation Systems and methods for hybrid layer data decoding
US8917466B1 (en) 2013-07-17 2014-12-23 Lsi Corporation Systems and methods for governing in-flight data sets in a data processing system
US8817404B1 (en) 2013-07-18 2014-08-26 Lsi Corporation Systems and methods for data processing control
US8908307B1 (en) 2013-08-23 2014-12-09 Lsi Corporation Systems and methods for hard disk drive region based data encoding
US9196299B2 (en) 2013-08-23 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced data encoding and decoding
US9047882B2 (en) 2013-08-30 2015-06-02 Lsi Corporation Systems and methods for multi-level encoding and decoding
US9129651B2 (en) 2013-08-30 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with quadrature amplitude modulation
US9298720B2 (en) 2013-09-17 2016-03-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for fragmented data recovery
CN104518801A (zh) 2013-09-29 2015-04-15 Lsi公司 非二进制的分层低密度奇偶校验解码器
US9219503B2 (en) 2013-10-16 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for multi-algorithm concatenation encoding and decoding
US9323606B2 (en) 2013-11-21 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for FAID follower decoding
US9363750B2 (en) 2013-12-06 2016-06-07 Qualcomm Incorporated Devices and methods for control channel decoding with preamble skip to reduce decoding time
US9130599B2 (en) 2013-12-24 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods of converting detector output to multi-level soft information
RU2014104571A (ru) 2014-02-10 2015-08-20 ЭлЭсАй Корпорейшн Системы и способы для эффективного с точки зрения площади кодирования данных
US9378765B2 (en) 2014-04-03 2016-06-28 Seagate Technology Llc Systems and methods for differential message scaling in a decoding process
CN107155400B (zh) * 2015-04-03 2020-01-17 华为技术有限公司 一种数据传输方法、设备及系统
RU2616180C1 (ru) * 2015-11-30 2017-04-12 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Владимирский государственный университет имени Александра Григорьевича и Николая Григорьевича Столетовых" (ВлГУ) Способ диагностики сверточных кодов
US10503435B2 (en) * 2016-12-01 2019-12-10 Qualcomm Incorporated Providing extended dynamic random access memory (DRAM) burst lengths in processor-based systems

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748626A (en) * 1987-01-28 1988-05-31 Racal Data Communications Inc. Viterbi decoder with reduced number of data move operations
US4845714A (en) * 1987-06-08 1989-07-04 Exabyte Corporation Multiple pass error correction process and apparatus for product codes
US5023889A (en) * 1988-05-31 1991-06-11 California Institute Of Technology Trellis coded multilevel DPSK system with doppler correction for mobile satellite channels
JPH0626343B2 (ja) * 1988-12-16 1994-04-06 日本電気株式会社 変復調装置のデータ伝送速度自動切替方式
US5056117A (en) * 1989-08-07 1991-10-08 At&T Bell Laboratories Decision feedback equalization with trellis coding
CA2020899C (en) * 1989-08-18 1995-09-05 Nambirajan Seshadri Generalized viterbi decoding algorithms
US5416787A (en) * 1991-07-30 1995-05-16 Kabushiki Kaisha Toshiba Method and apparatus for encoding and decoding convolutional codes
JP2683665B2 (ja) * 1991-11-27 1997-12-03 日本電気株式会社 最尤系列推定装置
ZA93290B (en) * 1992-01-16 1993-11-22 Qualcomm Inc Method and apparatus for the formatting of data for transmission

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