JP3336836B2 - 同期判定回路、復調器及び通信システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、通信において用
いられる同期判定回路に関するもので、特に無線通信分
野における復調器の改良に関する。

【０００２】

【従来の技術】第１の従来例として、例えば、特開平１
−２３３８４７号公報「データ受信装置」に記載された
同期判定回路につき説明する。無線通信システムにおい
てはフェージングや障害物によるブロッケージによって
受信データあるいはフレームが欠落する場合がある。こ
れを補償する方法として、送信側で同一の内容を有する
データに遅延を与えて送信し、受信側で時間ダイバーシ
チを行なう方法がある。このとき、受信機では送信機で
どのデータに遅延が与えられたのかわからないと正しい
時間ダイバーシチが行なえない。従って受信機では何ら
かの方法で、遅延を与えられたデータを判別しなくては
ならない。以下、図を用いて従来技術の説明を行なう。

【０００３】図３３は従来の通信システムにおける送信
機及び受信機の構成を示す構成図であり、図３３におい
て、３３０１は送信処理回路、３３０２はフレーム構成
回路、３３０３は受信処理回路、３３０４はフレームパ
ターン検出回路である。図３４は従来の通信処理回路の
動作を示す図であり、図３４（ａ）は通信処理回路３３
０１の動作を示し、図３４（ｂ）はフレーム構成回路３
３０２の動作を示す。図３４（ａ）において、Ａは入力
データ、Ｂは多重化データである。

【０００４】次に図３３及び図３４を参照して従来の通
信システムにおける送信機及び受信機の動作について説
明する。一般にディジタル無線通信システムにおいて、
音声、映像等のデータは音声符号器等によりディジタル
信号に変換される。このディジタル信号は送信機の送信
処理回路３３０１に入力される。

【０００５】図３４（ａ）に示されるように、送信処理
回路３３０１は入力データＡを時間をずらして２回送信
する。従って多重化データＢは入力データＡの２倍のデ
ータレートとなる。多重化データはフレーム構成回路３
３０２に入力される。

【０００６】フレーム構成回路３３０２に入力された多
重化データＢは、図３４（ａ）に示すようにＮ個のデー
タ（この場合Ｎ＝４）からなるフレームに区切られる。
そして、図３４（ｂ）に示すように各フレームの先頭に
同期語（ＳＹＮＣ）が付加されて送信データとなる。

【０００７】送信データは送信機から送信され、伝送路
を通って受信機で受信される。受信機で受信された受信
データは受信処理回路３３０３に入力されると共にフレ
ームパターン検出回路３３０４に入力され、ＳＹＮＣの
検出が行なわれる。

【０００８】フレームパターン検出回路３３０４の構成
を図３５に示す。図３５において３５０１は相関器であ
る。フレームパターン検出器３３０４に入力された受信
データは相関器３５０１に入力され、ＳＹＮＣとの相関
がとられる。相関器３５０１は受信データとＳＹＮＣの
相関値が予め設定したしきい値よりも高い場合、ＳＹＮ
Ｃを検出したと判断して検出パルスを受信処理回路３３
０３に出力する。

【０００９】受信処理回路３３０３では、フレームパタ
ーン検出回路３３０４から入力される検出パルスに基づ
きＳＹＮＣの位置を特定し、受信データを元の順序に並
べ替える。ここで、例えば図３６に示すように受信デー
タａ中で、斜線で示す１つのフレームが欠落した場合を
考える。このような場合であっても、送信機で同一デー
タを２回、多重送信しているため、図３６のように元の
順序に並べ替えることにより、送信データを再現でき
る。従って、同一データが全て欠落しない限り情報は失
われない。

【００１０】受信処理回路３３０３の出力であるディジ
タル信号は音声復号器等により復号され、音声、映像等
のデータとして出力される。

【００１１】さて上記のような第１の従来例に係る通信
システムでは、データをフレームに構成して送信するた
めにフレームの先頭を示す同期語は必要不可欠である。
しかもフレーム内のデータは受信処理回路で並べ替えら
れるため、もしフレーム内でデータがずれてしまった場
合は受信処理回路で誤って並べ替えられるおそれがあ
る。これを避けるために同期語には鋭い相関ピークが必
要とされるため、ある程度の長さが必要になる。このこ
とは伝送効率の低下につながるため好ましくない。

【００１２】次に第２の従来例として例えば、特開平６
−２７６１０７号公報「ビタビ復号器の同期検出方式」
に記載された同期判定回路について説明する。無線通信
システムにおいて符号化率ｋ／ｎの誤り訂正符号を使用
する場合、ｋビットの情報データからｎビットの符号化
データが生成される。このｎビットの符号化データを符
号ブロックと呼ぶ。復号器は符号ブロックの区切りを何
らかの手段で知る必要がある。もし符号ブロックの区切
りを誤って復号するならば、正しい復号系列は得られな
い。以下、符号ブロックの区切りが送受信共一致してい
る場合を同期状態、一致していない場合を非同期状態と
呼び、図を用いて従来技術の説明を行なう。

【００１３】図３７は従来の通信システムのうち、受信
機の構成を示す構成図であり、図３７において３７０１
は位相変換器、３７０２はビタビ復号器、３７０３は枝
値出力回路、３７０４は相関器、３７０５は判定回路で
ある。

【００１４】次に動作について説明する。送信側で畳込
み符号化された送信データ（Ｐi 、Ｑi ）は送信機から
送信され、伝送路を通って受信機で受信される。受信デ
ータは検波回路で検波され、軟判定データが出力され
る。軟判定データは位相変換器３７０１で位相に変換さ
れる。位相変換器３７０１は後述する判定回路３７０５
から出力される位相制御信号によりデータ位相の出力タ
イミングを制御する。

【００１５】位相変換器３７０１から出力されるデータ
位相は相関器３７０４に入力されると共にビタビ復号器
３７０２に入力されてビタビ復号が行なわれる。このと
きビタビ復号器３７０２に入力されるデータ位相は（Ｐ
i 、Ｑi ）の同期状態の場合と、（Ｑi-1 、Ｐi ）の非
同期状態の場合がある。ビタビ復号器３７０２は受信デ
ータをビタビ復号して復号出力を出力すると共に、最大
パスメトリック状態を検出して枝値出力回路３７０３に
出力する。

【００１６】枝値出力回路３７０３は、入力された最大
パスメトリック状態を用いて、その状態へ遷移してきた
１時刻前の状態値を調べ、遷移間の枝値を求めて相関器
３７０４へ出力する。ここで、同期状態であれば枝値は
符号化系列に近い値となるが、非同期状態であれば無秩
序な状態となる。

【００１７】相関器３７０４は枝値出力回路３７０３か
ら出力される枝値と、ビタビ復号器３７０２に入力され
る入力信号系列との相関をとり、その相関を表す相関値
を判定回路３７０５へ出力する。判定回路３７０５は相
関器３７０４から出力された相関値を、予め定められた
しきい値と比較し、この比較結果に基づいて同期／非同
期の判定を行ない、位相制御信号を出力する。

【００１８】位相変換器３７０１は判定回路３７０５か
ら出力される位相制御信号に基づき出力のデータ位相の
タイミングを制御する。すなわちデータ位相が（Ｑi-1
、Ｐi ）の非同期状態である場合、（Ｐi 、Ｑi ）の
同期状態になるように制御する。

【００１９】以上のように、従来のビタビ復号器におけ
る符号同期判定回路は、ビタビ復号の過程で求めるパス
メトリックを用いて、ビタビ復号器の入力信号系列に近
い系列を求め、これと入力信号系列との相関値から同期
／非同期状態を判別するものであった。

【００２０】ところで、上記のような通信システムにお
いては、符号同期を判定する回路はフィードバック型の
構成であり、ループ遅延が存在するために同期確立まで
の期間は誤った復号系列が出力される可能性がある。ま
た、ビタビ復号器の内部に最大パスメトリック状態検出
回路が加えられるため回路規模が増大し、消費電力が増
加する。さらにビタビ復号器は復号動作に直接関係しな
い最大パスメトリック状態を出力するため、出力データ
が増えたことによって、動作速度の遅延を招くといった
問題点があった。

【００２１】

【発明が解決しようとする課題】以上のように、従来例
１として示した符号同期判定回路においては、時間ダイ
バーシチを用いた通信システムにおいてはデータをフレ
ームに構成して送信し、なおかつ時間方向のずれを生じ
ないために、鋭い相関ピークを持つ同期語が必要である
が、伝送効率の低下につながるため好ましくない。

【００２２】また、従来例２として示した符号同期判定
回路は、畳込み符号化・ビタビ復号を用いた通信システ
ムにおいてはフィードバック型の構成であり、ループ遅
延が存在するために同期確立までの期間は誤った復号系
列が出力される可能性がある。また、ビタビ復号器の内
部に最大パスメトリック状態検出回路が加えられ出力が
増えたことによって、回路規模が増大し消費電力の増加
や動作速度の遅延を招くため好ましくない。

【００２３】本発明は上記のような課題を解消するため
になされたもので、同一内容を有する複数のデータ列を
相互に時間差を設けて多重化した多重化データ列の同期
状態を判定する同期判定回路において、伝送効率を低下
させず、誤った符号系列が出力されず、かつ回路規模を
増大させずに同期を確立する同期判定回路を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】第１の発明に係る同期判
定回路は、同一内容を有する複数のデータ列を相互にデ
ータ期間に基づく時間差を設けて多重化した多重化デー
タ列の同期状態を判定する同期判定回路であって、入力
された前記多重化データ列を分離し、複数のデータ列を
出力する分離手段と、前記分離手段より出力された前記
複数のデータ列のうち、一のデータ列を前記時間差に基
づき時間遅延させる遅延手段と、前記分 離手段より出力
された前記複数のデータ列のうち、他のデータ列を前記
時間差に基づき時間遅延させる他の遅延手段と、前記遅
延手段により遅延された前記一のデータ列と、遅延手段
により遅延されずに前記分離手段から出力された前記他
のデータ列とを比較し、一の比較データを出力する比較
手段と、前記他の遅延手段により遅延された前記他のデ
ータ列と、遅延手段により遅延されずに前記分離手段か
ら出力された前記一のデータ列とを比較し、他の比較デ
ータを出力する他の比較手段と、これら２つの比較デー
タに基づき前記多重化データ列の同期状態を判定する同
期判定手段とを備えたものである。

【００２５】第２の発明に係る同期判定回路は、同期判
定手段において、比較データを所定量加算し、加算結果
を出力する加算手段を有し、当該加算結果に基づいて前
記多重化データ列の同期状態を判定するものである。

【００２６】第３の発明に係る同期判定回路は、加算手
段において、比較データを所定量蓄積する蓄積手段を有
し、当該蓄積手段に蓄積された比較データの加算値に対
して、新たに入力された比較データを加算するとともに
新たに消去された比較データを減算することにより順次
加算するものである。

【００２７】第４の発明に係る同期判定回路は、加算手
段において、比較データを所定量蓄積する蓄積手段と加
算値を示すカウント手段を有し、当該蓄積手段に新たに
入力された比較データの値と当該蓄積手段より新たに消
去された比較データの値とを比較し、両者の値が異なる
場合には前記カウント手段のカウント値を減少又は増加
させることにより順次加算するものである。

【００２８】第５の発明に係る復調器は、同一内容を有
する複数のデータ列を相互にデータ期間に基づく時間差
を設けて多重化した多重化データ列を復調する復調器で
あって、第１の発明の同期判定回路と、前記同期判定回
路から出力された判定結果に基づいて前記多重化データ
列を分離し、複数のデータ列を出力する第１の分離手段
と、前記第１の分離手段より出力された前記複数のデー
タ列のうち、少なくと も一のデータ列を前記時間差に基
づく時間遅延させる第１の遅延手段と、前記第１の遅延
手段より出力されたデータ列と前記第１の遅延手段によ
り遅延されずに前記第１の分離手段から出力された他の
データ列とを合成し合成信号を出力する合成手段と、前
記合成信号を復調する復調手段とを備えたものである。

【００２９】第６の発明に係る復調器は、合成手段にお
いて、入力されたデータ列の絶対値を検出し、検出され
た絶対値に基づいて、データ列に重み付けした後に合成
し、出力するものである。

【００３０】第７の発明に係る復調器は、復調器におい
て、前記合成手段に代えて、受信レベルを検出し、検出
された受信レベルに基づいて前記第１の遅延手段より出
力されたデータ列及び前記第１の遅延手段により遅延さ
れずに前記第１の分離手段から出力された他のデータ列
のいずれか一方を選択し、復調手段に出力する選択手段
を備えたものである。

【００３１】第８の発明に係る復調器は、受信した多重
化データ列の判定を行い、判定された多重化データ列を
前記同期判定回路に出力する判定手段を有するものであ
る。

【００３２】第９の発明に係る通信システムは、入力さ
れた信号を変調し、変調信号を出力する変調部と、前記
変調信号を復調し、復調データを出力する復調部とを有
する通信システムであって、前記変調部は、入力された
信号を分岐し、第１のデータ列及び第２のデータ列を生
成する分岐手段と、前記第１のデータ列に対して第２の
データ列を一定時間Ｔ遅延させた後、多重化した多重化
データ列を出力する多重化手段と、前記多重化データ列
を変調し、変調信号を出力する変調手段とを有し、前記
復調部は、前記変調信号の前記多重化データ列の同期を
判定し、判定結果を出力する第１の発明の同期判定回路
と、前記同期判定回路から出力された判定結果に基づ
き、前記多重化データ列を分離し、複数のデータ列を出
力する第２の分離手段と、前記第２の分離手段より出力
された前記複数のデータ列のうち、 一のデータ列を前記
時間差に基づき時間遅延させる第２の遅延手段と、前記
第２の遅延手段より出力された一のデータ列と、前記第
２の遅延手段により遅延されずに前記第２の分離手段か
ら出力された他のデータ列とを合成し、合成信号を出力
する合成手段と、前記合成信号を復調する復調手段とを
備えたものである。

【００３３】第１０の発明に係る同期判定回路は、同一
内容を有する複数のデータ列を相互にデータ期間に基づ
く時間差を設けて多重化した多重化データ列の同期状態
を判定する同期判定回路であって、入力された前記多重
化データ列を分離し、複数のデータ列を出力する分離手
段と、前記分離手段より出力された前記複数のデータ列
のうち、第１のデータ列を前記時間差に基づき時間遅延
させる第１の遅延手段と、前記分離手段より出力された
前記複数のデータ列のうち、第２のデータ列を前記時間
差に基づき時間遅延させる第２の遅延手段と、前記分離
手段より出力された前記複数のデータ列のうち、第３の
データ列を前記時間差に基づき時間遅延させる第３の遅
延手段と、前記分離手段より出力された前記複数のデー
タ列のうち、第４のデータ列を前記時間差に基づき時間
遅延させる第４の遅延手段と、前記第１の遅延手段によ
り遅延された前記第１のデータ列と、前記第３の遅延手
段により遅延されずに前記分離手段から出力された前記
第３のデータ列とを比較し、第１の比較データを出力す
る第１の比較手段と、前記第２の遅延手段により遅延さ
れた前記第２のデータ列と、前記第４の遅延手段により
遅延されずに前記分離手段から出力された前記第４のデ
ータ列とを比較し、第２の比較データを出力する第２の
比較手段と、前記第３の遅延手段により遅延された前記
第３のデータ列と、前記第１の遅延手段により遅延され
ずに前記分離手段から出力された前記第１のデータ列と
を比較し、第３の比較データを出力する第３の比較手段
と、前記第４の遅延手段により遅延された前記第４のデ
ータ列と、前記第２の遅延手段により遅延されずに前記
分離手段から出力された前記第２のデータ列とを比較
し、第４の比較データを出力する第４の比較手段と、前
記第１及び第３の比較データの比較結果と、前記第２及
び第４の比較データの比較結果とに基づき前記多重化デ
ータ列の同期状態を判定する同期判定手段とを備えたも
のである。

【００３４】 第１１の発明に係る通信システムは、入力
された信号を変調し変調信号を出力する変調部と前記変
調信号を復調し復調データを出力する復調部とを有する
通信システムであって、前記変調部は、入力された信号
を畳込み符号化し、第１のデータ列及び第２のデータ列
を出力する畳込み符号化手段と、前記第１のデータ列及
び第２のデータ列のそれぞれにおいて同一内容でデータ
期間に基づく時間差を有するデータ列を前記第１及び第
２のデータ列と多重化し、多重化データ列を出力する多
重化手段と、前記多重化データ列を変調し、変調信号を
出力する変調手段とを有し、前記復調部は、前記変調信
号の前記多重化データ列の同期を判定し、判定結果を出
力する第１０の発明の同期判定回路と、前記同期判定回
路から出力された判定結果に基づき前記多重化データ列
を分離し、複数のデータ列を出力する第２の分離手段
と、前記第２の分離手段より出力された前記複数のデー
タ列のうち、一のデータ列を前記時間差に基づき時間遅
延させる遅延手段と、前記第２の分離手段より出力され
た前記複数のデータ列のうち、他のデータ列を前記時間
差に基づき時間遅延させる他の遅延手段と、前記遅延手
段より出力された一のデータ列と、遅延手段により遅延
されずに前記第２の分離手段から出力された一のデータ
列とを合成し、一の合成信号を出力する合成手段と、前
記他の遅延手段より出力された他のデータ列と、遅延手
段により遅延されずに前記第２の分離手段から出力され
た他のデータ列とを合成し、他の合成信号を出力する他
の合成手段と、これら２つの合成信号をビタビ復号する
復調手段とを備えたものである。

【００３５】第１２の発明に係る通信システムは、入力
された信号を変調し変調信号を出力する変調部と前記変
調信号を復調し復調データを出力する復調部とを有する
通信システムであって、前記変調部は、入力された信号
を符号化し、第１のデータ列及び第２のデータ列を出力
する符号化手段と、前記第１のデータ列を分岐し、前記
第１のデータ列と同一内容を有する第３のデータ列及び
第４のデータ列を生成する第１の分岐手段と、前記第２
のデータ列を分岐し、前記第２のデータ列と同一内容を
有する第５のデータ列及び第６のデータ列を生成する第
２の分岐手段と、前記第３のデータ列に対して第４のデ
ータ列、第５のデータ列及び第６のデータ列のそれぞれ
を一定時間２Ｔ、Ｔ、３Ｔ遅延させた後、多重化した多
重化デー タ列を出力する多重化手段と、前記多重化デー
タ列を変調し、変調信号を出力する変調手段とを有し、
前記復調部は、前記変調信号の前記多重化データ列の同
期を判定し、判定結果を出力する第１０の発明の同期判
定回路と、前記同期判定回路から出力された判定結果に
基づき前記多重化データ列を分離し複数のデータ列を出
力する第２の分離手段と、前記第２の分離手段より出力
された前記複数のデータ列のそれぞれを基準となる基準
データ列に対して一定時間２Ｔ、Ｔ、３Ｔ遅延させる第
３の遅延手段と、前記基準データ列と前記第３の遅延手
段において一定時間２Ｔ遅延させたデータ列とを合成し
た第１の合成信号、及び前記第３の遅延手段において一
定時間Ｔ遅延させたデータ列と前記第３の遅延手段にお
いて一定時間３Ｔ遅延させたデータ列とを合成した第２
の合成信号を出力する合成手段と、前記第１の合成信号
と前記第２の合成信号を復号する復調手段とを備えたも
のである。

【００３６】第１３の発明に係る通信システムは、復調
部において、前記同期判定回路の処理遅延を補償し、補
償後の前記多重化データ列を前記第２の分離手段に対し
て出力する補償手段を備えたものである。

【００３７】第１４の発明に係る通信システムは、変調
部において、前記多重化データ列に対してスペクトル拡
散を行う拡散手段を有し、前記復調部は、受信信号に対
して逆拡散を行う逆拡散手段を有するものである。

【００３８】第１５の発明に係る同期判定方法は、同一
内容を有する複数のデータ列を相互にデータ期間に基づ
く時間差を設けて多重化した多重化データ列の同期状態
を判定する同期判定方法であって、入力された前記多重
化データ列を分離し、複数のデータ列を出力する分離ス
テップと、前記分離ステップで出力された前記複数のデ
ータ列のうち、一のデータ列を前記時間差に基づき時間
遅延させる遅延ステップと、前記分離ステップで出力さ
れた前記複数のデータ列のうち、他のデータ列を前記時
間差に基づき時間遅延させる他の遅延ステップと、前記
遅延ステップで遅延された前記一のデータ列と、前記遅
延ステップにおいて遅延されずに前記分 離ステップで出
力された前記他のデータ列とを比較し、一の比較データ
を出力する比較ステップと、前記他の遅延ステップで遅
延された前記他のデータ列と、前記分離ステップで出力
された前記一のデータ列とを比較し、他の比較データを
出力する他の比較ステップと、これら２つの比較データ
に基づき前記多重化データ列の同期状態を判定する同期
判定ステップとを有するものである。

【００３９】

【発明の実施の形態】発明の実施の形態１． 以下、図を用いて発明の実施の形態１について説明す
る。図１は、この実施の形態１における通信システムの
構成を示す構成図であり、図１において、１０１は送信
機における変調部、１０２、１０９は遅延時間がＮビッ
トのデータ期間Ｔと等しい遅延器、１０３は並直列変換
器、１０４は２相位相シフトキーイング（ＢＰＳＫ：Bi
nary Phase Shift Keying）変調器、１０５は受信
機における復調部、１０６は検波回路、１０７は同期判
定回路、１０８は直並列変換器、１１０は合成回路、１
１１は判定器である。

【００４０】遅延器１０２、１０９は遅延手段として、
並直列変換器１０３は多重化手段として、ＢＰＳＫ変調
器１０４は変調手段として、直並列変換器は分離手段と
して、合成回路１１０は合成手段として、判定器１１１
は判定手段としてそれぞれ機能する。

【００４１】図１に示されるように変調部１０１の入力
端子からの配線は分岐し遅延器１０２と並直列変換器１
０３に接続されている。並直列変換器１０３はＢＰＳＫ
変調器１０４に接続され、ＢＰＳＫ変調器１０４は変調
部１０１の出力端子と接続されている。復調部１０５の
入力端子は検波回路１０６に接続され、この検波回路１
０６の出力は分岐され同期判定回路１０７及び直並列変
換器１０８に接続されている。直並列変換器１０８は一
方の出力が遅延器１０９に、また他方の出力が合成回路
１１０に接続されている。遅延器１０９に出力は合成回
路１１０の入力に接続され、合成回路１１０の出力は判
定器１１１に接続されている。

【００４２】次に動作について説明する。図１におい
て、音声、映像等のデータは図示しない音声符号器等に
よりディジタル信号に変換され、送信すべきデータ系列
となる。送信すべきデータ系列は変調部１０１に入力さ
れて２つに分けられ、一方はそのまま並直列変換器１０
３へ入力される。またもう一方は遅延時間がＮビットの
データ期間Ｔと等しい遅延器１０２で時間Ｔの遅延を与
えられた後に並直列変換器１０３へ入力される。並直列
変換器１０３は２つの並列な入力データ系列を、入力デ
ータ系列の２倍のデータレートの直列のデータ系列に変
換して出力する。

【００４３】並直列変換器１０３のデータ変換の様子を
図を用いて説明する。図２は送信すべきデータ系列｛ａ
i ｝（ｉは整数）と、｛ａi ｝に遅延器１０２による遅
延時間Ｔに相当するＮビットの遅延を与えたデータ系列
｛ｂi ｝と、並直列変換器１０３の出力｛ｅi ｝の時間
変化を示した図である。図においてａ-1，ａ0 ，ａ1等
はデータ列を示しそれぞれが数ビット若しくは１ビット
より構成される。図２に示すように、｛ａi ｝と｛ｂi
｝の関係は次式のように書き表せる。 ｂi ＝ａi-N

【００４４】また並直列変換器１０３の出力｛ｅi ｝
は、｛ａi ｝と｛ｂi ｝によって次のように書き表せ
る。 ｅ2i ＝ａi ｅ2i+1＝ｂi ＝ａi-N

【００４５】並直列変換器１０３の出力は同期語（ＳＹ
ＮＣ）を付加せずにＢＰＳＫ変調器１０４でＢＰＳＫ変
調される。ここで｛ｅi ｝の変調系列を｛Ｅi ｝、また
｛ａi ｝と｛ｂi ｝の変調系列を｛Ａi ｝、｛Ｂi ｝と
すれば、上記と同様に以下の関係が成立する。 Ｅ2i ＝Ａi Ｅ2i+1＝Ｂi ＝Ａi-N

【００４６】変調系列｛Ｅi ｝は高周波増幅器等で電力
増幅された後に送信される。送信された電波は伝送路を
通って受信機で受信され、高周波増幅器等で電力増幅さ
れた後、復調部１０５に入力されて検波回路１０６で検
波される。検波回路１０６の出力｛Χi ｝は直並列変換
器１０８に入力される。

【００４７】｛Χi ｝は直並列変換器１０８に入力され
て、｛Χi ｝の半分のデータレートの２つのデータ系列
に変換され、α、βから出力される。αから出力される
データ系列を｛αi ｝、βから出力されるデータ系列を
｛βi ｝とする。簡単のため雑音による誤りはないと仮
定すると、｛Χi ｝は｛Ｅi ｝と等しく、以下の式が成
立する。 Ｘi ＝Ｅi

【００４８】従って｛Ｘi ｝は｛Ａi ｝と｛Ｂi ｝によ
って次のように書き表せる。 Ｘ2i ＝Ａi Ｘ2i+1＝Ｂi ＝Ａi-N

【００４９】｛Ｘi ｝を直並列変換した出力｛αi ｝と
｛βi ｝は、以下の式のように書き表せる。 αi ＝Ｘ2i+m βi ＝Ｘ2i+1+m （ｍ：整数）

【００５０】｛αi ｝と｛βi ｝は、それぞれ｛Ａi ｝
と｛Ｂi ｝に等しい系列となるが、両者の対応関係は上
式におけるｍの値が奇数であるか、または偶数であるか
によって決まる。従って、以後はｍの値として０と１で
偶数と奇数を代表させるものとする。すなわち｛αi ｝
と｛βi ｝は、直並列変換器１０８のデータ変換のタイ
ミングによって、ｍ＝０か、またはｍ＝１の２通りの状
態をとりうる。

【００５１】直並列変換器１０８のデータ変換の様子を
図を用いて説明する。図３は直並列変換器１０８の入力
｛Ｘi ｝と、出力｛αi ｝、｛βi ｝を示した図であ
り、｛αi ｝と｛βi ｝はｍの値によって２通りの状態
、をとりうる。

【００５２】まずｍ＝０のとき、すなわち状態を考え
ると、このときの｛αi ｝、｛βi｝は次のように表せ
る。 αi ＝Ｘ2i ＝Ａi βi ＝Ｘ2i+1＝Ａi-N

【００５３】合成回路１１０で等しい系列を合成するた
めに、｛αi ｝は遅延器１０９でＮビット期間と等しい
Ｔの遅延を与えられる。ここで遅延器１０９の出力デー
タを｛αi'｝とすると、｛αi'｝は以下のように書き表
せる。 αi'＝αi-N ＝Ａi-N 従って状態の場合、合成回路１１０の入力データ｛α
i'｝と｛βi ｝は共に｛Ａi-N ｝となって、等しい系列
となることがわかる。

【００５４】次にｍ＝１のとき、すなわち状態を考え
る。このときの｛αi ｝と｛βi ｝は次のように表せ
る。 αi ＝Ｘ2i+1＝Ａi-N βi ＝Ｘ2i+2＝Ａi+1

【００５５】このとき遅延器１０９で｛αi ｝にＮビッ
トのデータ期間Ｔと等しい遅延を与えたデータ｛αi'｝
は以下のように書き表せる。 αi'＝αi-N ＝Ａi-2N

【００５６】従って状態の場合、合成回路１１０の入
力データ｛αi'｝と｛βi ｝は等しい系列とはならな
い。そこで、直並列変換器１０８の変換タイミングが状
態か状態のどちらであるか判定を行ない、状態の
場合は正しい変換タイミングである状態に制御する必
要がある。これを行なうのが同期判定回路１０７であ
る。

【００５７】同期判定回路１０７の動作を図を用いて説
明する。図４は同期判定回路１０７の構成例を示す図で
ある。図４において４０１は判定器、４０２は直並列変
換器、４０３は遅延時間がＮビットのデータ期間Ｔと等
しい遅延器、４０４は遅延時間が（Ｎ＋１）ビットのデ
ータ期間Ｔ' と等しい遅延器、４０５及び４０６は排他
的論理和回路、４０７及び４０８はシフトレジスタ、４
０９及び４１０は加算器、４１１は比較器である。

【００５８】直並列変換器４０２は分離手段として、遅
延器４０３、４０４は遅延手段として、機能する。ま
た、排他的論理和回路４０５、４０５は比較手段とし
て、比較器４１１は同期判定手段として機能する。さら
にシフトレジスタ４０７、４０８及び加算器４０９、４
１０は加算手段として、シフトレジスタ４０７、４０８
は蓄積手段として機能する。

【００５９】次にこの同期判定回路１０７の動作を図４
を参照して説明する。検波回路１０６の出力は同期判定
回路１０７に入力されると判定器４０１で１か０に硬判
定される。判定器４０１の出力は直並列変換器４０２に
入力されて、入力データ系列の半分のデータレートの２
つのデータ系列に変換・分離され、Ｐ、Ｑから出力され
る。ここで直並列変換器４０２は直並列変換器１０８と
変換のタイミングが同期しているとする。

【００６０】Ｐから出力されるデータ系列を｛Ｐi ｝、
Ｑから出力されるデータ系列を｛Ｑi ｝とすると、｛Ｐ
i ｝は２つに分けられて、一方はそのまま排他的論理和
回路４０６に入力される。またもう一方は遅延器４０３
でＮビットのデータ期間Ｔと等しい遅延を与えられた後
に排他的論理和回路４０５に入力される。また｛Ｑi｝
も２つに分けられて、一方はそのまま排他的論理和回路
４０５に入力される。またもう一方は遅延器４０４で
（Ｎ＋１）ビットのデータ期間Ｔ' と等しい遅延を与え
られた後に排他的論理和回路４０６に入力される。ここ
で、データ周期をτとすれば、Ｔ、Ｔ' は次のように書
き表せる。 Ｔ ＝Ｎτ Ｔ' ＝Ｔ＋τ＝（Ｎ＋１）τ

【００６１】また、雑音による誤りはないと仮定する
と、判定器４０１の出力データ系列を｛ｘi ｝とすれば
｛ｘi ｝は送信機の並直列変換器１０３の出力｛ｅi ｝
と等しく、以下の式が成立する。 ｘi ＝ｅi

【００６２】従って｛ｘi ｝は送信すべきデータ系列
｛ａi ｝と、遅延器１０２によりＮビット期間に等しい
遅延Ｔを与えたデータ系列｛ｂi ｝によって次のように
書き表せる。 ｘ2i ＝ａi ｘ2i+1＝ｂi ＝ａi-N

【００６３】｛ｘi ｝を直並列変換した出力｛Ｐi ｝、
｛Ｑi ｝は、以下のように書き表せる。 Ｐi ＝ｘ2i+m Ｑi ＝ｘ2i+1+m （ｍ：整数）

【００６４】｛Ｐi ｝と｛Ｑi ｝は、それぞれ｛ａi ｝
と｛ｂi ｝に等しい系列となるが、両者の対応関係は上
式におけるｍの値が奇数であるか、または偶数であるか
によって決まる。従って、以後はｍの値として０と１で
偶数と奇数を代表させるものとする。すなわち｛Ｐi ｝
と｛Ｑi ｝は、直並列変換器４０２のデータ変換のタイ
ミングによって、ｍ＝０か、またはｍ＝１の２通りの状
態をとりうる。

【００６５】直並列変換器４０２のデータ変換の様子を
図を用いて説明する。図５は直並列変換器４０２の入力
｛ｘi ｝と、出力｛Ｐi ｝、｛Ｑi ｝を示した図であ
り、｛Ｐi ｝と｛Ｑi ｝はｍの値によって２通りの状態
、をとりうる。まずｍ＝０のとき、すなわち状態
を考えると、このときの｛Ｐi ｝、｛Ｑi ｝は次のよう
に表せる。 Ｐi ＝ｘ2i ＝ａi Ｑi ＝ｘ2i+1＝ａi-N

【００６６】このとき、遅延器４０３で｛Ｐi ｝にＮビ
ットのデータ期間Ｔと等しい遅延を与えたデータを｛Ｐ
i'｝、遅延器４０４で｛Ｑi ｝に（Ｎ＋１）ビットのデ
ータ期間Ｔ' と等しい遅延を与えたデータを｛Ｑi'｝と
すると、排他的論理和回路４０５の入力｛Ｐi'｝及び
｛Ｑi ｝、並びに排他的論理和回路４０６の入力｛Ｐ
i｝及び｛Ｑi'｝は、それぞれ次のように表せる。 Ｐi'＝Ｐi-N ＝ａi-N Ｑi ＝ａi-N Ｐi ＝ａi Ｑi'＝Ｑi-N-1 ＝ａi-2N-1

【００６７】次にｍ＝１のとき、すなわち状態を考え
る。このときの｛Ｐi ｝、｛Ｑi ｝は次のように表せ
る。 Ｐi ＝ｘ2i+1＝ａi-N Ｑi ＝ｘ2i+2＝ａi+1

【００６８】このとき、排他的論理和回路４０５の入力
｛Ｐi'｝及び｛Ｑi ｝、並びに排他的論理和回路４０６
の入力｛Ｐi ｝及び｛Ｑi'｝は、それぞれ次のように表
せる。 Ｐi'＝Ｐi-N ＝ａi-2N Ｑi ＝ａi+1 Ｐi ＝ａi-N Ｑi'＝Ｑi-N-1 ＝ａi-N

【００６９】以上のように、状態では排他的論理和回
路４０５の、また状態では排他的論理和回路４０６の
入力は等しい系列となる。従ってこれらの排他的論理和
回路の出力は常に０である。一方、状態における排他
的論理和回路４０６及び状態における排他的論理和回
路４０５の入力は等しい系列とはならないため、入力デ
ータが同じならば０を、また異なれば１を出力する。す
なわちこれらの排他的論理和回路は０と１の値をランダ
ムに出力する。

【００７０】排他的論理和回路４０５及び４０６の出力
はそれぞれＭ段のシフトレジスタ４０７及び４０８に入
力され、加算器４０９及び４１０においてそれぞれＭビ
ット期間の移動加算値が出力される。各シフトレジスタ
にｉ番目の信号が入力したときの加算器４０９及び４１
０の出力ＳAi及びＳBiは、それぞれ次のように書き表せ
る。

【００７１】

【数１】

【００７２】排他的論理和回路の出力が０であれば、加
算器出力も０となるが、排他的論理和回路の出力がラン
ダムである場合は、加算器出力はシフトレジスタの段数
Ｍの半分の値を平均値としたランダムな値を出力する。
図６に、状態のときの排他的論理和回路４０５及び４
０６の入力データ、並びに加算器４０９及び４１０の出
力ＳAi及びＳBiの時間変化の一例を示す。また図７に、
状態のときの排他的論理和回路４０５及び４０６の入
力データ、並びに加算器４０９及び４１０の出力ＳAi及
びＳBiの時間変化の一例を示す。

【００７３】図６及び図７に示すように、状態のとき
には加算器４０９は０を、また加算器４１０はＭの半分
の値を平均値としたランダムな値を出力する。一方、状
態のときには加算器４１０は０を、また加算器４０９
はＭの半分の値を平均値としたランダムな値を出力す
る。従って加算器４０９及び４１０の出力の大小を比較
することにより、直並列変換器４０２の変換タイミング
が状態か状態のいずれであるかを知ることができ
る。

【００７４】加算器４０９の出力ＳAiは比較器４１１の
Ａ入力に、また加算器４１０の出力ＳBiは、比較器４１
１のＢ入力に入力される。比較器４１１の出力すなわち
同期判定信号Ｃo は、ＡとＢの大小関係によって、以下
に示す値となる。

【００７５】

【数２】

【００７６】すなわち同期判定信号Ｃo は、直並列変換
器４０２が状態のとき０となり、状態のとき１とな
る。前述のように直並列変換器１０８と４０２の変換タ
イミングは等しいとしているので、直並列変換器４０２
が状態なら直並列変換器１０８も状態となり、直並
列変換器４０２が状態なら直並列変換器１０８も状態
となる。すなわち、同期判定信号Ｃo の値により直並
列変換器１０８の変換タイミングがわかる。

【００７７】同期判定信号Ｃo は、直並列変換器１０８
の出力選択入力に入力される。直並列変換器１０８は、
Ｃo ＝０ならばそのままの状態で、すなわち状態のま
ま出力し、Ｃo ＝１ならばＰとＱの出力が反対であると
して直並列変換のタイミングを変更し、すなわち状態
から状態へと変更し、正しい出力が得られるように制
御する。

【００７８】以上のことから、直並列変換器１０８の変
換出力が誤っていても、同期判定回路１０７が同期状態
を検出して、同期判定信号で直並列変換器１０８を制御
することにより、正しい直並列変換出力を得ることがで
きる。

【００７９】同期判定回路１０７により、直並列変換器
１０８の変換タイミングは常に状態となるので、出力
｛αi ｝は、遅延器１０９でＮビット期間に等しいＴの
遅延を与えられて｛βi ｝と等しい系列｛αi'｝とな
る。｛αi'｝と｛βi ｝は合成回路１１０で合成され
る。合成回路１１０の動作を図を用いて説明する。図８
は等利得合成を行なう場合の合成回路１１０の構成図で
ある。図８において、８０１はベクトル加算器である。
合成回路１１０に入力された｛αi'｝、｛βi ｝は、ベ
クトル加算器８０１に入力され、等利得で加算されて合
成回路１１０から出力される。

【００８０】合成回路１１０の出力は判定器１１１に入
力され、判定器１１１は入力の同相成分Ｒｅによって以
下の値を出力する。

【００８１】

【数３】

【００８２】判定値Ｄa は復調器出力として音声復号器
等により復号され、音声、映像等のデータとして出力さ
れる。

【００８３】以上のようにこの発明の実施の形態に記載
された発明によれば、特に入力された多重化データ列を
分離し、複数のデータ列を出力する分離手段としての直
並列変換器と、この直並列変換器より出力された複数の
データ列のうち、ずくなくとも一つのデータ列を所定時
間遅延させる遅延手段としての遅延器と、この遅延器に
より遅延されたデータ列とこの遅延器により遅延されず
に直並列変換器より出力されたデータ列とを比較し、比
較データを出力する比較手段としての排他的論理和回路
等と、この比較データに基づいて入力された多重化列の
同期状態を判定する同期判定手段としての比較器等を備
えているので、同期語を用いずに同期を確定することが
できるので伝送効率を向上させることができる。また、
フィードバック型の構成でないのでループ遅延が存在せ
ず、同期確立までの期間誤った復号系列が出力されな
い。さらに回路内に最大パスメトリック状態検出回路を
設ける必要がないので回路規模の増大を防止し低消費電
力化及び動作速度の向上を図ることができる。

【００８４】尚、上記発明の実施の形態では、同期判定
回路１０７において、比較手段として２つの排他的論理
和回路４０５、４０６を設けたが、これに限定されず、
どちらか一方であっても同期を確立することはできる。
例えば、排他的論理和回路４０５のみ用いた場合、加算
器４０９の出力がほぼ０であることを検出することによ
り、前述した状態であると判断し、同期判定信号Ｃo
＝０とする。一方、加算器４０９の出力が０以外の値を
検出することにより、前述した状態であると判断し、
同期判定信号Ｃo ＝１とする。このように比較手段を排
他的論理和回路の一系統のみ用いることにより、回路規
模を削減できる。

【００８５】また、上記発明の実施の形態においては、
排他的論理和回路４０５、４０６の出力をシフトレジス
タ４０７、４０８、加算器４０９、４１０によりシフト
レジスタの段数分加算し、この加算結果に基づいて同期
判定している。ここで、このシフトレジスタの段数は任
意のものであり、段数を多くすることにより判定の精度
を高めることができる一方、段数を少なくすることによ
り、処理の遅延を防止することができる。

【００８６】また、上記発明の実施の形態においては、
同一内容を有するデータを２系統に分岐し、多重する場
合について説明したが、これに限定されず、３系統、４
系統等複数の系統であればよい。

【００８７】発明の実施の形態２． なお、上記発明の実施の形態１では変調方式としてＢＰ
ＳＫ変調を用いた場合について説明したが、これは必ず
しもＢＰＳＫ変調である必要はなく、４相位相シフトキ
ーイング（ＱＰＳＫ）であってもよいし、８相位相シフ
トキーイング（８ＰＳＫ）であってもよい。あるいはＦ
ＳＫやＭＳＫであってもよい。

【００８８】発明の実施の形態３． なお、上記発明の実施の形態１では同期判定回路１０７
における加算器はシフトレジスタの全てのタップの出力
を加算する構成としたが、これは必ずしも必要ではな
い。例えば図９（ａ）に示すようにシフトレジスタの後
段に加算器９０１と遅延時間が１データ期間Ｄと等しい
遅延器９０２とからなる積分器を設け、シフトレジスタ
の入力Ｉsrを積分器に加え、反対にシフトレジスタの最
後段の出力Ｏsrを減ずることで同様の動作を実現でき
る。このとき、シフトレジスタは初期値として０を入力
しておく。尚、加算器９０１のｉ番目の出力をＳi とす
ると、以下の関係が成立する。 Ｓi ＝Ｓi-1 ＋Ｉsr−Ｏsr

【００８９】この場合、加算する要素の数を少なくする
ことができるため簡単な回路で加算器を構成できる。

【００９０】発明の実施の形態４． また、別の加算器の構成例として、例えば図９（ｂ）に
示すようにアップダウンカウンタ９０３を用い、Ｉsrと
Ｏsrの排他的論理和をアップダウンカウンタ９０３のイ
ネーブル信号とし、Ｉsrをアップダウン信号として用い
る構成でも発明の実施の形態１と同様の動作を実現でき
る。

【００９１】この場合の動作を説明する。シフトレジス
タ４０７及び４０８の入力は０か１のどちらかであるか
ら、ＩsrとＯsrの組合せは以下の４通りであり、それぞ
れに対してＩsrとＯsrの排他的論理和Ｅx も以下のよう
に書き表せる。

【００９２】

【数４】

【００９３】Ｉsr＝Ｏsrとなる場合、加算値は変化しな
いので加算出力は変わらない。この場合Ｅx ＝０、すな
わちアップダウンカウンタ９０３のイネーブル信号Ｅ＝
０となるので加算出力は変化しない。またＩsr≠Ｏsrと
なる場合はＥx ＝１、すなわちアップダウンカウンタ９
０３のイネーブル信号Ｅ＝１となり、Ｉsr＝１ならばア
ップダウン信号Ｕ／Ｄ＝１となってカウンタはカウント
アップし、Ｉsr＝０ならばアップダウン信号Ｕ／Ｄ＝０
となってカウンタはカウントダウンする。すなわちアッ
プダウンカウンタ９０３のｉ番目の出力をＳi とすれば
以下の関係が成り立つ。

【００９４】

【数５】

【００９５】これにより発明の実施の形態１における加
算器と同様の動作を実現できる。またこの場合、加算す
る要素の数を少なくすることができるため簡単な回路で
構成できる。

【００９６】発明の実施の形態５． また、上記発明の実施の形態１では合成回路１１０は等
利得合成を行なう構成としたが、この実施の形態では、
最大比合成を行うようにしたものである。図１０に最大
比合成の場合の合成回路１１０の構成例を示す。図１０
において、１００１、１００２は絶対値検出器、１００
３、１００４は乗算器、１００５はベクトル加算器であ
る。

【００９７】合成回路１１０に入力された｛αi'｝、
｛βi ｝は、それぞれ絶対値検出器１００１、１００２
に入力されて絶対値｜αi'｜、｜βi ｜が検出される。
検出された｜αi'｜、｜βi ｜はそれぞれ乗算器１００
３、１００４で｛αi'｝、｛βi ｝にかけられてＳＮ比
に応じた重み付けをされた後、ベクトル加算器１００５
に入力され、加算されて判定器に入力される。

【００９８】図１１において、｜αi'｜＝２、｜βi ｜
＝１とすると、ベクトル加算器１００５の入力は｛βi
｝が１倍であるのに対して、｛αi'｝が太線で示した
ように２倍される。すなわち振幅が大きい信号には重み
を加え、振幅が小さな信号の重みを軽んじてからベクト
ル加算器１００５で加算して加算出力が得られる。

【００９９】以上のように合成回路１１０を最大比合成
とすることで、等利得合成に比べて大きなダイバーシチ
効果が得られる。

【０１００】発明の実施の形態６． また、別の合成回路１１０の構成例として、例えば選択
合成の場合の復調部の構成図を図１２に示す。図１２に
おいて、１２０１は選択信号生成回路、１２０２は合成
回路である。なお図１と同一または相当部分については
同一符号を付してその説明は省略する。

【０１０１】選択信号生成回路１２０１と合成回路１２
０２の動作について説明する。図１３は選択信号生成回
路１２０１の構成図である。図１３において、１３０１
は受信レベル検出器、１３０２は遅延時間がＮビットの
データ期間Ｔと等しい遅延器、１３０３は比較器であ
る。受信信号は選択信号生成回路１２０１に入力される
と受信レベル検出器１３０１で受信レベルが検出され
る。

【０１０２】検出された受信レベルは２つに分けられ、
一方は遅延器１３０２でＮビットのデータ期間Ｔと等し
い遅延を与えられた後、比較器１３０３のＡ入力に入力
される。またもう一方は遅延されずに比較器１３０３の
Ｂ入力に入力される。比較器１３０３では入力レベルの
大きい方を示す信号を出力する。すなわち、比較器１３
０３の出力Ｃr は、Ａ、Ｂの大小関係によって次のよう
な値となる。

【０１０３】

【数６】

【０１０４】比較器１３０３の出力すなわち選択信号
は、合成回路１２０２に入力される。図１４は合成回路
１２０２の構成図である。図１４において、１４０１は
選択器である。選択器１４０１は選択信号が０ならば
｛αi'｝を、１ならば｛βi ｝を判定器１１１に出力す
る。すなわち、遅延された系の方の受信レベルが大きい
場合は遅延された系のデータを出力し、遅延されていな
い系の方の受信レベルが大きい場合は遅延されていない
系のデータを出力することで、選択合成を行なうことが
できる。

【０１０５】以上のように合成回路１１０を選択合成と
することで、等利得合成に比べて簡単な回路構成とする
ことができる。

【０１０６】発明の実施の形態７． なお、上記発明の実施の形態６では選択合成の後にデー
タの判定を行なったが、これは必ずしも選択合成後であ
る必要はなく、例えば図１５（ａ）に示す受信機のよう
に検波回路の後に判定器を用いてデータ判定を行なって
もよい。なお、この場合図１５（ｂ）に示したように同
期判定回路における判定器の省略が可能であり、素子の
数を減らすことができる。

【０１０７】発明の実施の形態８． 次に、図を用いて発明の実施の形態８について説明す
る。図１６は発明の実施の形態８における通信システム
の構成を示す構成図であり、図１６において、１６０１
は畳込み符号器、１６０２、１６０３、１６０７及び１
６０８は遅延時間がＮビットのデータ期間Ｔと等しい遅
延器、１６０４は並直列変換器、１６０５は同期判定回
路、１６０６は直並列変換器、１６０９及び１６１０は
合成回路、１６１１はビタビ復号器である。また、図１
と同一または相当部分については同一符号を付してその
説明は省略する。

【０１０８】次に動作について説明する。発明の実施の
形態１と同様に、音声、映像等のデータは音声符号器等
によりディジタル信号に変換され、送信すべきデータ系
列となる。送信すべきデータ系列は変調部１０１に入力
されて符号化率R=1/2 の畳込み符号器１６０１で畳込み
符号化される。畳込み符号器１６０１の出力である２つ
のデータ系列は、さらにそれぞれ２つに分けられ、一方
はそのまま並直列変換器１６０４へ入力される。またも
う一方は遅延時間がＮビットのデータ期間Ｔと等しい遅
延器１６０２及び１６０３で時間Ｔの遅延を与えられた
後に並直列変換器１６０４へ入力される。並直列変換器
１６０４は４つの並列な入力データ系列を、入力データ
系列の４倍のデータレートの直列のデータ系列に変換し
て出力する。

【０１０９】並直列変換器１６０４のデータ変換の様子
を図を用いて説明する。図１７は畳込み符号化されたデ
ータ系列｛ａi ｝及び｛ｂi ｝と、｛ａi ｝及び｛ｂi
｝に遅延器１６０２及び１６０３により遅延時間Ｔに
相当するＮビットの遅延を与えたデータ系列｛ａi'｝及
び｛ｂi'｝と、並直列変換器１６０４の出力｛ｅi ｝の
時間変化を示した図である。図１７に示めすように、
｛ａi ｝と｛ａi'｝及び｛ｂi ｝と｛ｂi'｝の関係はそ
れぞれ次式のように書き表せる。 ａi'＝ａi-N ｂi'＝ｂi-N

【０１１０】また並直列変換器１６０４の出力｛ｅi ｝
は、｛ａi ｝、｛ａi'｝、｛ｂi ｝、｛ｂi'｝によって
次のように書き表せる。 ｅ4i ＝ａi ｅ4i+1＝ｂi ｅ4i+2＝ａi'＝ａi-N ｅ4i+3＝ｂi'＝ｂi-N

【０１１１】並直列変換器１６０４の出力はＢＰＳＫ変
調器１０４でＢＰＳＫ変調される。ここで｛ｅi ｝の変
調系列を｛Ｅi ｝、また｛ａi ｝及び｛ｂi ｝の変調系
列を｛Ａi ｝及び｛Ｂi ｝、｛ａi'｝及び｛ｂi'｝の変
調系列を｛Ａi'｝及び｛Ｂi'｝とし、｛Ａi ｝、｛Ｂi
｝、｛Ａi'｝、｛Ｂi'｝を並列送信系列と呼ぶことと
する。｛Ｅi ｝と｛Ａi ｝、｛Ｂi ｝、｛Ａi'｝、｛Ｂ
i'｝には、上記と同様に以下の関係が成立する。 Ｅ4i ＝Ａi Ｅ4i+1＝Ｂi Ｅ4i+2＝Ａi'＝Ａi-N Ｅ4i+3＝Ｂi'＝Ｂi-N

【０１１２】変調系列｛Ｅi ｝は高周波増幅器等で電力
増幅された後に送信される。送信された電波は伝送路を
通って受信機で受信され、高周波増幅器等で電力増幅さ
れた後、復調部１０５に入力されて検波回路１０６で検
波される。検波回路１０６の出力｛Ｘi ｝は直並列変換
器１６０６に入力される。

【０１１３】｛Χi ｝は直並列変換器１６０６に入力さ
れて、｛Χi ｝の１／４のデータレートの４つのデータ
系列に変換され、α、β、γ、δから出力される。α、
β、γ、δから出力されるデータ系列を、それぞれ｛α
i ｝、｛βi ｝、｛γi ｝、｛δi ｝とし、並列受信系
列と呼ぶこととする。簡単のため雑音による誤りはない
と仮定すると、｛Χi ｝は｛Ｅi ｝と等しく、以下の式
が成立する。 Ｘi ＝Ｅi

【０１１４】従って｛Ｘi ｝は並列送信系列によって次
のように書き表わせる。 Ｘ4i ＝Ａi Ｘ4i+1＝Ｂi Ｘ4i+2＝Ａi'＝Ａi-N Ｘ4i+3＝Ｂi'＝Ｂi-N

【０１１５】｛Ｘi ｝を直並列変換した並列受信系列
は、以下の式のように書き表せる。 αi ＝Ｘ4i+m βi ＝Ｘ4i+1+m γi ＝Ｘ4i+2+m δi ＝Ｘ4i+3+m （ｍ：整数）

【０１１６】並列受信系列｛αi ｝、｛βi ｝、｛γi
｝、｛δi ｝は、並列送信系列｛Ａi ｝、｛Ｂi ｝、
｛Ａi'｝、｛Ｂi'｝のいずれか１つと等しい系列とな
り、ｍの値によってその対応関係が決まる。この対応関
係には４つの場合があることが明らかである。すなわち
ｍ＝４ｎ＋μとすれば（μ＝０、１、２、３）、μが同
一ならばｎが異なっても対応関係は変わらない。従っ
て、以後はｎ＝０、すなわちｍ＝０、１、２、３で全て
のｍを代表させるものとする。すなわち並列受信系列
｛αi ｝、｛βi ｝、｛γi ｝、｛δi ｝は、直並列変
換器１６０６のデータ変換のタイミングによって、ｍ＝
０、１、２、３の４通りの状態をとりうる。

【０１１７】直並列変換器１６０６のデータ変換の様子
を図を用いて説明する。図１８は直並列変換器１６０６
の入力｛Ｘi ｝と、出力の並列受信系列｛αi ｝、｛β
i ｝、｛γi ｝、｛δi ｝を示した図であり、並列受信
系列はｍの値によって４通りの状態、、、をと
りうる。各状態における並列受信系列の要素と並列送信
系列の要素の対応表を表１に示す。

【０１１８】

【表１】

【０１１９】まずｍ＝０のとき、すなわち状態を考え
ると、このときの並列受信系列｛αi ｝、｛βi ｝、
｛γi ｝、｛δi ｝は表１から次のように表せる。 αi ＝Ｘ4i ＝Ａi βi ＝Ｘ4i+1＝Ｂi γi ＝Ｘ4i+2＝Ａi-N δi ＝Ｘ4i+3＝Ｂi-N

【０１２０】合成回路１６０９及び１６１０で等しい系
列を合成するために、｛αi ｝と｛βi ｝は遅延器１６
０７と１６０８でＮビット期間と等しいＴの遅延を与え
られる。ここで遅延器１６０７及び１６０８の出力デー
タを｛αi'｝、｛βi'｝とすると、｛αi'｝、｛βi'｝
は以下のように書き表せる。 αi'＝αi-N ＝Ａi-N βi'＝βi-N ＝Ｂi-N

【０１２１】従って状態の場合、合成回路１６０９の
入力データ｛αi'｝と｛γi ｝は共に｛Ａi-N ｝とな
り、合成回路１６１０の入力データ｛βi'｝と｛δi ｝
は共に｛Ｂi-N ｝となって、等しい系列となることがわ
かる。

【０１２２】次にｍ＝１のとき、すなわち状態を考え
る。このときの並列受信系列｛αi｝、｛βi ｝、｛γi
｝、｛δi ｝は表１から次のように表せる。 αi ＝Ｘ4i+1＝Ｂi βi ＝Ｘ4i+2＝Ａi-N γi ＝Ｘ4i+3＝Ｂi-N δi ＝Ｘ4i+4＝Ａi+1

【０１２３】このとき遅延器１６０７で｛αi ｝にＮビ
ットのデータ期間Ｔと等しい遅延を与えたデータ｛α
i'｝と、遅延器１６０８で｛βi ｝にＮビットのデータ
期間Ｔと等しい遅延を与えたデータ｛βi'｝は以下のよ
うに書き表せる。 αi'＝αi-N ＝Ｂi-N βi'＝βi-N ＝Ａi-2N

【０１２４】従って状態の場合、合成回路１６０７の
入力データ｛αi'｝と｛γi ｝は等しい系列となるが、
合成回路１６０８の入力データ｛βi'｝と｛δi ｝は等
しい系列とはならない。

【０１２５】次にｍ＝２のとき、すなわち状態を考え
る。このときの並列受信系列｛αi｝、｛βi ｝、｛γi
｝、｛δi ｝は表１から次のように表せる。 αi ＝Ｘ4i+2＝Ａi-N βi ＝Ｘ4i+3＝Ｂi-N γi ＝Ｘ4i+4＝Ａi+1 δi ＝Ｘ4i+5＝Ｂi+1

【０１２６】このとき遅延器１６０７で｛αi ｝にＮビ
ットのデータ期間Ｔと等しい遅延を与えたデータ｛α
i'｝と、遅延器１６０８で｛βi ｝にＮビットのデータ
期間Ｔと等しい遅延を与えたデータ｛βi'｝は以下のよ
うに書き表せる。 αi'＝αi-N ＝Ａi-2N βi'＝βi-N ＝Ｂi-2N

【０１２７】従って状態の場合、合成回路１６０９の
入力データ｛αi'｝と｛γi ｝、及び合成回路１６１０
の入力データ｛βi'｝と｛δi ｝は等しい系列とはなら
ない。

【０１２８】次にｍ＝３のとき、すなわち状態を考え
る。このときの並列受信系列｛αi｝、｛βi ｝、｛γi
｝、｛δi ｝は表１から次のように表せる。 αi ＝Ｘ4i+3＝Ｂi-N βi ＝Ｘ4i+4＝Ａi+1 γi ＝Ｘ4i+5＝Ｂi+1 δi ＝Ｘ4i+6＝Ａi+1-N

【０１２９】このとき遅延器１６０７で｛αi ｝にＮビ
ットのデータ期間Ｔと等しい遅延を与えたデータ｛α
i'｝と、遅延器１６０８で｛βi ｝にＮビットのデータ
期間Ｔと等しい遅延を与えたデータ｛βi'｝は以下のよ
うに書き表せる。 αi'＝αi-N ＝Ｂi-2N βi'＝βi-N ＝Ａi+1-N

【０１３０】従って状態の場合、合成回路１６０９の
入力データ｛αi'｝と｛γi ｝は等しい系列とはならな
いが、合成回路１６１０の入力データ｛βi'｝と｛δi
｝は等しい系列となる。

【０１３１】以上のように状態の場合のみ、合成回路
１６０９及び１６１０の入力データが共に等しい系列と
なる。また、それ以外の状態では合成回路１６０９及び
１６１０の少なくともどちらか一方の入力データは等し
い系列とならない。そこで、直並列変換器１６０６の変
換タイミングがいずれの状態であるか判定を行ない、状
態以外の場合は正しい変換タイミングである状態に
制御する必要がある。これを行なうのが同期判定回路１
６０５である。

【０１３２】同期判定回路１６０５の動作を図を用いて
説明する。図１９は同期判定回路１６０５の構成例を示
す図である。図１９において１９０１は直並列変換器、
１９０２、１９０３は遅延時間がＮビットのデータ期間
Ｔと等しい遅延回路、１９０４及び１９０５は遅延時間
が（Ｎ＋１）ビットのデータ期間Ｔ' と等しい遅延回
路、１９０６、１９０７、１９０８及び１９０９は排他
的論理和回路、１９１０、１９１１、１９１２及び１９
１３はシフトレジスタ、１９１４、１９１５、１９１６
及び１９１７は加算器、１９１８、１９１９は比較器で
ある。また、図４と同一または相当部分については同一
符号を付してその説明は省略する。

【０１３３】検波回路１０６の出力は同期判定回路１６
０５に入力されると判定器４０１で１か０に硬判定され
る。判定器４０１の出力は直並列変換器１９０１に入力
されて、入力データ系列の１／４のデータレートの４つ
のデータ系列に変換され、Ｐ、Ｑ、Ｒ、Ｓから出力され
る。直並列変換器１９０１は直並列変換器１６０６と変
換のタイミングが同期しているものとする。Ｐ、Ｑ、
Ｒ、Ｓの各々から出力されるデータ系列を｛Ｐi ｝、
｛Ｑi ｝、｛Ｒi ｝、｛Ｓi ｝とすると、｛Ｐi ｝は２
つに分けられて、一方はそのまま排他的論理和回路１９
０８に入力され、もう一方は遅延器１９０２でＮビット
のデータ期間Ｔと等しい遅延を与えられた後に排他的論
理和回路１９０６に入力される。

【０１３４】同様に｛Ｑi ｝も２つに分けられて、一方
はそのまま排他的論理和回路１９０９に入力され、もう
一方は遅延器１９０３でＮビットのデータ期間Ｔと等し
い遅延を与えられた後に排他的論理和回路１９０７に入
力される。また｛Ｒi ｝は２つに分けられて、一方はそ
のまま排他的論理和回路１９０６に入力され、もう一方
は遅延器１９０４で（Ｎ＋１）ビットのデータ期間Ｔ'
と等しい遅延を与えられた後に排他的論理和回路１９０
８に入力される。

【０１３５】同様に｛Ｓi ｝は２つに分けられて、一方
はそのまま排他的論理和回路１９０７に入力され、もう
一方は遅延器１９０５で（Ｎ＋１）ビットのデータ期間
Ｔ'と等しい遅延を与えられた後に排他的論理和回路１
９０９に入力される。ここで、データ周期をτとすれ
ば、Ｔ、Ｔ' は次のように書き表せる。 Ｔ ＝Ｎτ Ｔ' ＝Ｔ＋τ＝（Ｎ＋１）τ

【０１３６】また、簡単のため雑音による誤りはないと
仮定すると、判定器４０１の出力データ系列を｛ｘi ｝
とすれば｛ｘi ｝は送信機の並直列変換器１０３の出力
｛ｅi ｝と等しく、以下の式が成立する。 ｘi ＝ｅi

【０１３７】従って｛ｘi ｝は畳込み符号化系列｛ａi
｝及び｛ｂi ｝と、これらに遅延器１０２によりＮビ
ット期間に等しい遅延Ｔを与えたデータ系列｛ａi'｝及
び｛ｂi'｝によって次のように書き表せる。 ｘ4i ＝ａi ｘ4i+1＝ｂi ｘ4i+2＝ａi'＝ａi-N ｘ4i+3＝ｂi'＝ｂi-N

【０１３８】｛ｘi ｝を直並列変換した出力｛Ｐi ｝、
｛Ｑi ｝、｛Ｒi ｝、｛Ｓi ｝は以下のように書き表せ
る。 Ｐi ＝ｘ4i+m Ｑi ＝ｘ4i+1+m Ｒi ＝ｘ4i+2+m Ｓi ＝ｘ4i+3+m （ｍ：整数）

【０１３９】前述と同様に、｛Ｐi ｝、｛Ｑi ｝、｛Ｒ
i ｝、｛Ｓi ｝は、｛ａi ｝、｛ｂi ｝、｛ａi'｝、
｛ｂi'｝のいずれか１つと等しい系列となり、ｍの値に
よってその対応関係が決まる。この対応関係には４つの
場合があることが明らかである。すなわちｍ＝４ｎ＋μ
とすれば（μ＝０、１、２、３）、μが同一ならばｎが
異なっても対応関係は変わらない。従って、以後はｎ＝
０、すなわちｍ＝０、１、２、３で全てのｍを代表させ
るものとする。すなわち｛Ｐi ｝、｛Ｑi ｝、｛Ｒi
｝、｛Ｓi ｝は、直並列変換器１９０１のデータ変換
のタイミングによって、ｍ＝０、１、２、３の４通りの
状態をとりうる。

【０１４０】直並列変換器１９０１のデータ変換の様子
を図を用いて説明する。図２０は直並列変換器１９０１
の入力｛ｘi ｝と、出力｛Ｐi ｝、｛Ｑi ｝、｛Ｒi
｝、｛Ｓi ｝を示した図であり、｛Ｐi ｝、｛Ｑi
｝、｛Ｒi ｝、｛Ｓi ｝はｍの値によって４通りの状
態、、、をとりうる。各状態におけるＰi 、Ｑ
i 、Ｒi 、Ｓi とａi 、ｂi 、ａi'、ｂi'の対応表を表
２に示す。

【０１４１】

【表２】

【０１４２】まずｍ＝０のとき、すなわち状態を考え
ると、このときの｛Ｐi ｝、｛Ｑi｝、｛Ｒi ｝、｛Ｓi
｝は表２から次のように表せる。

【０１４３】 Ｐi ＝ｘ4i ＝ａi Ｑi ＝ｘ4i+1＝ｂi Ｒi ＝ｘ4i+2＝ａi-N Ｓi ＝ｘ4i+3＝ｂi-N

【０１４４】このとき、遅延器１９０２と１９０３でそ
れぞれ｛Ｐi ｝と｛Ｑi ｝にＮビットのデータ期間Ｔと
等しい遅延を与えたデータを｛Ｐi'｝及び｛Ｑi'｝、ま
た遅延器１９０４と１９０５でそれぞれ｛Ｒi ｝と｛Ｓ
i ｝に（Ｎ＋１）ビットのデータ期間Ｔ' と等しい遅延
を与えたデータを｛Ｒi'｝及び｛Ｑi'｝とすると、排他
的論理和回路１９０６の入力｛Ｐi'｝と｛Ｒi ｝、１９
０７の入力｛Ｑi'｝と｛Ｓi ｝、１９０８の入力｛Ｒ
i'｝と｛Ｐi ｝、１９０９の入力｛Ｓi'｝と｛Ｑi ｝
は、次のように表せる。 Ｐi'＝ａi-N Ｒi ＝ａi-N Ｑi'＝ｂi-N Ｓi ＝ｂi-N Ｒi'＝ａi-2N-1 Ｐi ＝ａi Ｓi'＝ｂi-2N-1 Ｑi ＝ｂi

【０１４５】次にｍ＝１のとき、すなわち状態を考え
る。このときの｛Ｐi ｝、｛Ｑi ｝、｛Ｒi ｝、｛Ｓi
｝は表２から次のように表せる。 Ｐi ＝ｘ4i+1＝ｂi Ｑi ＝ｘ4i+2＝ａi-N Ｒi ＝ｘ4i+3＝ｂi-N Ｓi ＝ｘ4i+4＝ａi+1

【０１４６】状態のときの排他的論理和回路１９０
６、１９０７、１９０８及び１９０９の入力は次のよう
に表せる。 Ｐi'＝ｂi-N Ｒi ＝ｂi-N Ｑi'＝ａi-2N Ｓi ＝ａi+1 Ｒi'＝ｂi-2N-1 Ｐi ＝ｂi Ｓi'＝ａi-N Ｑi ＝ａi-N

【０１４７】次にｍ＝２のとき、すなわち状態を考え
る。このときの｛Ｐi ｝、｛Ｑi ｝、｛Ｒi ｝、｛Ｓi
｝は表２から次のように表せる。 Ｐi ＝ｘ4i+2＝ａi-N Ｑi ＝ｘ4i+3＝ｂi-N Ｒi ＝ｘ4i+4＝ａi+1 Ｓi ＝ｘ4i+5＝ｂi+1

【０１４８】状態のときの排他的論理和回路１９０
６、１９０７、１９０８及び１９０９の入力は次のよう
に表せる。 Ｐi'＝ａi-2N Ｒi ＝ａi+1 Ｑi'＝ｂi-2N Ｓi ＝ｂi+1 Ｒi'＝ａi-N Ｐi ＝ａi-N Ｓi'＝ｂi-N Ｑi ＝ｂi-N

【０１４９】次にｍ＝３のとき、すなわち状態を考え
る。このときの｛Ｐi ｝、｛Ｑi ｝、｛Ｒi ｝、｛Ｓi
｝は表２から次のように表せる。 Ｐi ＝ｘ4i+3＝ｂi-N Ｑi ＝ｘ4i+4＝ａi+1 Ｒi ＝ｘ4i+5＝ｂi+1 Ｓi ＝ｘ4i+6＝ａi+1-N

【０１５０】状態のときの排他的論理和回路１９０
６、１９０７、１９０８及び１９０９の入力は次のよう
に表せる。 Ｐi'＝ｂi-2N Ｒi ＝ｂi+1 Ｑi'＝ａi+1-N Ｓi ＝ａi+1-N Ｒi'＝ｂi-N Ｐi ＝ｂi-N Ｓi'＝ａi-2N Ｑi ＝ａi+1

【０１５１】以上のように、各状態〜のそれぞれに
ついて、排他的論理和回路１９０６、１９０７、１９０
８及び１９０９のうち常に２つの排他的論理和回路の入
力は等しい系列となる。従って等しい系列を入力とする
排他的論理和回路の出力は常に０である。一方、残りの
２つの排他的論理和回路の入力は等しい系列とはならな
いため、入力データが同じならば０を、また異なれば１
を出力する。すなわちこれらの排他的論理和回路は０と
１をランダムに出力する。各状態〜について、排他
的論理和回路１９０６、１９０７、１９０８及び１９０
９の出力が０であるか、ランダムであるかを記した表を
表３に示す。

【０１５２】

【表３】

【０１５３】排他的論理和回路１９０６、１９０７、１
９０８及び１９０９の出力はそれぞれＭ段のシフトレジ
スタ１９１０、１９１１、１９１２及び１９１３に入力
され、加算器１９１４、１９１５、１９１６及び１９１
７においてそれぞれＭビット期間の移動加算値が出力さ
れる。各シフトレジスタにｉ番目の信号が入力したとき
の加算器１９１４、１９１５、１９１６及び１９１７の
出力Ｓ1Ai 、Ｓ2Ai 、Ｓ1Bi 及びＳ2Bi は、それぞれ次
のように書き表せる。

【０１５４】

【数７】

【０１５５】排他的論理和回路の出力が０であれば、加
算器出力も０となるが、排他的論理和回路の出力がラン
ダムである場合は、加算器出力はシフトレジスタの段数
Ｍの半分の値を平均値としたランダムな値を出力する。
図２１（ａ）に状態の、また図２１（ｂ）に状態の
ときの各加算器出力の時間変化の一例を示す。さらに図
２２（ａ）に状態の、また図２２（ｂ）に状態のと
きの各加算器出力の時間変化の一例を示す。

【０１５６】図２１及び図２２に示すように、状態の
ときには加算器１９１４及び１９１５が０を、また状態
のときには加算器１９１４及び１９１７が０を、また
状態のときには加算器１９１６及び１９１７が０を、
また状態のときには加算器１９１５及び１９１６が０
をそれぞれ出力し、その他の加算器はＭの半分の値を平
均値としたランダムな値を出力する。従って加算器１９
１４、１９１５、１９１６及び１９１７の大小を比較す
ることにより、状態〜状態のいずれであるかを知る
ことができる。

【０１５７】加算器１９１４の出力は比較器１９１８の
Ａ入力に、また加算器１９１５の出力は比較器１９１９
のＡ入力に入力される。加算器１９１６の出力は、比較
器１９１８のＢ入力に、また加算器１９１７の出力は比
較器１９１９のＢ入力に入力される。同期判定信号であ
る比較器１９１８の出力Ｃ1o及び比較器１９１９の出力
Ｃ2oは、状態〜のいずれであるかによって以下に示
す値となる。

【０１５８】

【数８】

【０１５９】すなわち同期判定信号Ｃ1o、Ｃ2oは、直並
列変換器１９０１が状態の場合共に０となり、状態
ではＣ1o＝０、Ｃ2o＝１である。また状態ではＣ1o＝
１、Ｃ2o＝０であり、状態ではＣ1o、Ｃ2oともに１と
なる。従って同期判定信号Ｃ1o、Ｃ2oから、直並列変換
器１６０６がいずれの状態であるか知ることができる。
前述のように直並列変換器１６０６と１９０１の変換タ
イミングは等しいとしているので、直並列変換器１９０
１の状態と直並列変換器１６０６の状態は一致する。す
なわち、同期判定信号Ｃ1o、Ｃ2oの値により直並列変換
器１６０６の変換タイミングがわかる。

【０１６０】同期判定信号Ｃ1o、Ｃ2oは、直並列変換器
１６０６の出力選択入力に入力される。直並列変換器１
６０６は、Ｃ1o＝Ｃ2o＝０ならばそのままの状態で、す
なわち状態のまま出力し、それ以外はＰ、Ｑ、Ｒ、Ｓ
の出力が誤っているとして、直並列変換のタイミングを
変更し、すなわち正しい状態へと変更し、正しい出力
が得られるように制御する。

【０１６１】以上のことから、直並列変換器１６０６の
変換出力が誤っていても、同期判定回路１６０５が同期
状態を検出して、同期判定信号で直並列変換器１６０６
を制御することにより、正しい直並列変換出力を得るこ
とができる。

【０１６２】同期判定回路１６０５により、直並列変換
器１６０６の変換タイミングは常に状態となるので、
出力｛αi ｝、｛βi ｝は、遅延器１６０７及び１６０
８でＮビット期間に等しいＴの遅延を与えられて｛γi
｝、｛δi ｝と等しい系列｛αi'｝及び｛βi'｝とな
る。｛αi'｝と｛γi ｝、及び｛βi'｝と｛δi ｝はそ
れぞれ合成回路１６０９及び１６１０で合成される。合
成回路１６０９及び１６１０の出力はビタビ復号器１６
１１に入力され、最尤復号が行なわれる。ビタビ復号器
１６１１の出力すなわち復調器出力は音声復号器等によ
り復号され、音声、映像等のデータとして出力される。

【０１６３】以上の動作において、送信機で畳込み符号
化、受信機でビタビ復号を行なう構成とすることで、同
一のＥb ／Ｎ0 における誤り率を低下させることができ
るという利点を有する。また、ビタビ復号器の動作に関
係なく符号同期が行なえるため、最大パスメトリック状
態検出回路が不要となり、ビタビ復号器の構成を簡単化
できるという利点を有する。

【０１６４】図２３に、畳込み符号化を行なった場合と
行なわない場合のビット誤り率を示す。図２３において
横軸はＥb ／Ｎ0 、縦軸はビット誤り率である。図中の
曲線は、ＢＰＳＫ変調方式を使用したときの理論ビッ
ト誤り率Ｐe ＝1/2erfc(Eb/N0)1 /2である。また曲線
は、ＢＰＳＫ変調方式に加えて拘束長Ｋ＝７の畳込み符
号を使用したときのビット誤り率の上界を計算機で求め
た結果である。に比べては、非常に良好なビット誤
り率を示すことがわかる。

【０１６５】発明の実施の形態９． なお、上記発明の実施の形態では検波回路の出力を直並
列変換器に入力する構成としたが、これは、図２４に示
すように検波回路１０６の後に同期判定回路の処理遅延
ＤＬに相当する遅延器２４０１を挿入する構成としても
よい。この遅延器２４０１は同期判定回路１６０５の処
理遅延を補償する補償手段として機能し、補償した後の
多重化列を分離手段である直並列変換器１６０６に出力
する。このようなフィードフォワード型の構成とするこ
とによって、同期が確立できた後にビタビ復号を行なえ
るために誤った復号系列が出力されるおそれがないとい
う利点を有する。

【０１６６】発明の実施の形態１０． なお、上記発明の実施の形態では畳込み符号器の符号化
率Ｒを1/2 としたが、これは必ずしも1/2 である必要は
なく、例えばパンクチャを行なって4/6 にしてもよく、
あるいは図２５に示したように1/4 でもよい。この場
合、並直列変換器は入力が８つあるので、出力は入力デ
ータ系列の８倍のデータレートとなり、また直並列変換
器の出力のデータレートは入力データ系列の１／８のデ
ータレートとなる。

【０１６７】発明の実施の形態１１． また、上記発明の実施の形態では送信機及び受信機で与
える遅延をＴとしたが、これは必ずしもＴである必要は
なく、例えば図２６に示すように４つのデータ系列に対
して０、２Ｔ、Ｔ、３Ｔの遅延を変調部で与え、復調部
で与える遅延を３Ｔ、Ｔ、２Ｔ、０として遅延量を等し
くしてもよい。なお、この場合も各データ系列に与えら
れる遅延は発明の実施の形態８と同じくＴであるので、
同期判定回路の構成は発明の実施の形態８における構成
と同様でよい。

【０１６８】発明の実施の形態１２． また、上記発明の実施の形態では送信機及び受信機で与
える遅延をＴとしたが、これは必ずしもＴである必要は
なく、例えば４つのデータ系列に対して与える遅延量と
並直列変換の順番を図２７に示すようにしてもよい。図
において、２６０１及び２６０６は２Ｔの遅延量をもつ
遅延器、２６０２及び２６０５はＴの遅延量をもつ遅延
器、２６０３及び２６０４は３Ｔの遅延量をもつ遅延器
である。畳込み符号器１６０１の２系統の出力のうち一
方はさらに分岐されて並直列変換器１６０４及び遅延器
２６０１に入力され、他方はさらに分岐されて遅延器２
６０２及び遅延器２６０３に入力される。この場合、同
一のデータ系列間の遅延量はそれぞれ２Ｔとなるため、
フェージング等の影響による受信信号レベルの変動が緩
慢な場合は、遅延量がＴの場合と比べて時間ダイバーシ
チによる改善効果が大きい。なお同一のデータ系列間の
遅延は２Ｔであるので、同期判定回路における遅延時間
Ｔの遅延器の遅延時間を２Ｔ、また遅延時間Ｔ' ＝Ｔ＋
τの遅延器の遅延時間を２Ｔ＋τとすればよい。

【０１６９】発明の実施の形態１３． 次に、図を用いて発明の実施の形態１３について説明す
る。図２８は発明の実施の形態１３における通信システ
ムの構成を示す構成図であり、図２８において、２８０
１は拡散回路、２８０２は逆拡散回路である。また、図
１６と同一または相当部分については同一符号を付して
その説明は省略する。

【０１７０】次に動作について説明する。発明の実施の
形態８と同様に、音声、映像等のデータは音声符号器等
によりディジタル信号に変換され、送信すべきデータ系
列となる。送信すべきデータ系列は変調部１０１に入力
されて符号化率R=1/2 の畳込み符号器１６０１で畳込み
符号化される。畳込み符号器１６０１の出力である２つ
のデータ系列は、さらにそれぞれ２つに分けられ、一方
はそのまま並直列変換器１６０４へ入力される。

【０１７１】またもう一方は遅延時間がＮビットのデー
タ期間Ｔと等しい遅延器１６０２及び１６０３で時間Ｔ
の遅延を与えられた後に並直列変換器１６０４へ入力さ
れる。並直列変換器１６０４は４つの並列な入力データ
系列を、入力データ系列の４倍のデータレートの直列の
データ系列に変換して出力する。並直列変換器１６０４
の出力はＢＰＳＫ変調器１０４でＢＰＳＫ変調され、拡
散回路２８０１へ入力されてスペクトル拡散が行なわれ
る。

【０１７２】拡散回路の動作を図を用いて説明する。図
２９は拡散回路２８０１の構成例を示す図であり、図２
９において２９０１はＰＮ系列発生器、２９０２は乗算
器である。拡散回路２８０１に入力された変調信号は、
乗算器２９０２に入力される。乗算器２９０２では、Ｐ
Ｎ系列発生器２９０１から出力される変調データレート
よりも高いレートのＰＮ系列が直列データ系列に掛けら
れてスペクトル拡散信号が出力される。

【０１７３】図３０は（ａ）ＢＰＳＫ変調信号、（ｂ）
ＰＮ系列、（ｃ）スペクトル拡散信号の１．信号波形
と、２．スペクトル形状を示した図である。図３０にお
いて（ａ）に示す狭帯域スペクトルを持つＢＰＳＫ変調
信号は、（ｂ）に示す変調データレートよりも高いレー
トのＰＮ系列と掛けあわされて、（ｃ）に示すスペクト
ル拡散信号に変換される。図３０に示すように、スペク
トル拡散信号はＢＰＳＫ変調信号と比べて広帯域の信号
となる。

【０１７４】拡散回路２８０１から出力されるスペクト
ル拡散信号は、高周波増幅器等で電力増幅された後に送
信される。送信された電波は伝送路を通って受信機で受
信され、高周波増幅器等で電力増幅された後、復調部１
０５に入力されて逆拡散回路２８０２へ入力されてスペ
クトルの逆拡散が行なわれる。

【０１７５】逆拡散回路の動作を図を用いて説明する。
図３１は逆拡散回路２８０２の構成例を示す図であり、
図３１において３１０１はＰＮ系列発生器、３１０２は
乗算器、３１０３は時間弁別制御回路である。逆拡散回
路２８０２に入力された受信拡散信号は、時間弁別回路
３１０３に入力され、ＰＮ系列発生器３１０１から出力
されるＰＮ系列が送信機のＰＮ系列と同期するようにＰ
Ｎ系列発生器３１０１を制御する。また受信拡散信号は
乗算器３１０２に入力され、乗算器３１０２でＰＮ系列
発生器３１０１から出力される送信機と同期したＰＮ系
列が掛けあわされてＢＰＳＫ変調信号が出力される。

【０１７６】図３２は（ａ）受信信号、（ｂ）送信機と
同期したＰＮ系列、（ｃ）ＢＰＳＫ変調信号の１．信号
波形と、２．スペクトル形状を示した図である。図３２
において（ａ）に示す受信信号は、広帯域の希望波以外
に狭帯域の他局からの妨害波が混入しているものとす
る。この受信信号に、（ｂ）のような送信機と同期した
ＰＮ系列を掛けあわせることで相関受信を行ない、
（ｃ）に示す狭帯域スペクトルを持つＢＰＳＫ変調信号
を得ることができる。このとき他局からの妨害波は送信
側で拡散されていないために相関受信されず、スペクト
ル拡散されて（ｃ）に示すように低レベルの信号に変換
される。すなわち送信側でスペクトル拡散を行ない、受
信側で逆拡散を行なうスペクトル拡散システムとするこ
とで、他局からの妨害による影響を軽減できる。

【０１７７】逆拡散回路２８０２から出力されるＢＰＳ
Ｋ変調信号は、検波回路１０６で検波される。検波回路
１０６の出力は直並列変換器１６０６に入力されると共
に同期判定回路１６０５に入力されて同期判定が行なわ
れる。直並列変換器１６０６の出力は｛αi ｝、｛βi
｝、｛γi ｝、｛δi ｝の４つのデータ系列に変換さ
れる。｛αi ｝は｛γi ｝、｛βi ｝は｛δi ｝に対し
て送信時にＮビット期間と等しいＴの遅延を与えられて
いるので、遅延器１６０７及び１６０８で｛αi｝、
｛βi ｝にＮビット期間と等しいＴの遅延を与えること
によって両方の系列の遅延量を等しくすることができ
る。

【０１７８】遅延器１６０７及び１６０８の出力をそれ
ぞれ｛αi'｝、｛βi'｝とすると、合成回路１６０９及
び１６１０は、遅延量が等しくなった｛αi'｝と｛γi
｝、及び｛βi'｝と｛δi ｝をそれぞれ合成する。合
成回路１６０９及び１６１０の出力はビタビ復号器１６
１１に入力され、最尤復号が行なわれる。ビタビ復号器
１６１１の出力すなわち復調器出力は音声復号器等によ
り復号され、音声、映像等のデータとして出力される。

【０１７９】以上の動作において、送信時及び受信時
に、それぞれスペクトルの拡散及び逆拡散を行ない、ス
ペクトル拡散通信システムとすることで、干渉や妨害に
強く、また秘匿性に優れた通信システムを提供すること
が可能となる。

【０１８０】発明の実施の形態１４． なお、上記発明の実施の形態においては送信機でＢＰＳ
Ｋ変調を行なった後にスペクトル拡散を行ない、受信機
で逆拡散を行なった後に同期検波を行なう構成とした
が、これは必ずしもこの順番である必要はなく、スペク
トル拡散を行なった後にＢＰＳＫ変調を行ない、同期検
波を行なった後に逆拡散を行なう構成としてもよい。

【０１８１】上記各発明の実施の形態においては、無線
通信に適用する場合について説明したが、これに限定さ
れず、有線通信に適用することも可能である。

【０１８２】

【発明の効果】第１の発明に係る同期判定回路は、同一
内容を有する複数のデータ列を相互にデータ期間に基づ
く時間差を設けて多重化した多重化データ列の同期状態
を判定する同期判定回路であって、入力された前記多重
化データ列を分離し、複数のデータ列を出力する分離手
段と、前記分離手段より出力された前記複数のデータ列
のうち、一のデータ列を前記時間差に基づき時間遅延さ
せる遅延手段と、前記分離手段より出力された前記複数
のデータ列のうち、他のデータ列を前記時間差に基づき
時間遅延させる他の遅延手段と、前記遅延手段により遅
延された前記一のデータ列と、遅延手段により遅延され
ずに前記分離手段から出力された前記他のデータ列とを
比較し、一の比較データを出力する比較手段と、前記他
の遅延手段により遅延された前記他のデータ列と、遅延
手段により遅延されずに前記分離手段から出力された前
記一のデータ列とを比較し、他の比較データを出力する
他の比較手段と、これら２つの比較データに基づき前記
多重化データ列の同期状態を判定する同期判定手段とを
備えているので、同期語を用いずに同期を確立すること
ができるので伝送効率を向上させることができる。ま
た、フィードバック型の構成でないのでループ遅延が存
在せず、同期確立までの期間に誤った復号系列が出力さ
れない。さらに回路内に最大パスメトリック状態検出回
路を設ける必要が ないため回路規模の増大を防止し低消
費電力化及び動作速度の向上を図ることができる。

【０１８３】第２の発明に係る同期判定回路は、同期判
定手段において、比較データを所定量加算し、加算結果
を出力する加算手段を有し、当該加算結果に基づいて前
記多重化データ列の同期状態を判定するものであるの
で、同期判定の精度を高めることができる。

【０１８４】第３の発明に係る同期判定回路は、加算手
段において、比較データを所定量蓄積する蓄積手段を有
し、当該蓄積手段に蓄積された比較データの加算値に対
して、新たに入力された比較データを加算するとともに
新たに消去された比較データを減算することにより順次
加算するものなので、加算する要素の数を少なくするこ
とができるため簡単な構成で同期を判定できる。

【０１８５】第４の発明に係る同期判定回路は、加算手
段において、比較データを所定量蓄積する蓄積手段と加
算値を示すカウント手段を有し、当該蓄積手段に新たに
入力された比較データの値と当該蓄積手段より新たに消
去された比較データの値とを比較し、両者の値が異なる
場合には前記カウント手段のカウント値を減少又は増加
させることにより順次加算するものなので、加算する要
素の数を少なくすることができるため簡単な構成で同期
を判定できる。

【０１８６】第５の発明に係る復調器は、同一内容を有
する複数のデータ列を相互にデータ期間に基づく時間差
を設けて多重化した多重化データ列を復調する復調器で
あって、第１の発明の同期判定回路と、前記同期判定回
路から出力された判定結果に基づいて前記多重化データ
列を分離し、複数のデータ列を出力する第１の分離手段
と、前記第１の分離手段より出力された前記複数のデー
タ列のうち、少なくとも一のデータ列を前記時間差に基
づく時間遅延させる第１の遅延手段と、前記第１の遅延
手段より出力されたデータ列と前記第１の遅延手段によ
り遅延されずに前記第１の分離手段から出力された他の
データ列とを合成し合成信号を出力する 合成手段と、前
記合成信号を復調する復調手段とを備えているので、同
期語を用いずに同期を確立し復調できるので伝送効率を
向上させることができる。また、フィードバック型の構
成でないのでループ遅延が存在せず、同期確立までの期
間に誤った復号系列が出力されない。さらに回路内に最
大パスメトリック状態検出回路を設ける必要がないため
回路規模の増大を防止し低消費電力化及び動作速度の向
上を図ることができる。

【０１８７】第６の発明に係る復調器は、合成手段にお
いて、入力されたデータ列の絶対値を検出し、検出され
た絶対値に基づいて、データ列に重み付けした後に合成
し、出力するものなので、等利得合成に比べて大きなダ
イバーシチ効果を得ることができる。

【０１８８】第７の発明に係る復調器は、復調器におい
て、前記合成手段に代えて、受信レベルを検出し、検出
された受信レベルに基づいて前記第１の遅延手段より出
力されたデータ列及び前記第１の遅延手段により遅延さ
れずに前記第１の分離手段から出力された他のデータ列
のいずれか一方を選択し、復調手段に出力する選択手段
を備えているので、等利得合成に比べて簡単な回路構成
とすることができる。

【０１８９】第８の発明に係る復調器は、受信した多重
化データ列の判定を行い、判定された多重化データ列を
前記同期判定回路に出力する判定手段を有するので、同
期判定回路における判定器を省略することができ、素子
の数を減らすことができる。

【０１９０】第９の発明に係る通信システムは、入力さ
れた信号を変調し、変調信号を出力する変調部と、前記
変調信号を復調し、復調データを出力する復調部とを有
する通信システムであって、前記変調部は、入力された
信号を分岐し、第１のデータ列及び第２のデータ列を生
成する分岐手段と、前記第１のデータ列に対して第２の
データ列を一定時間Ｔ遅延させた後、多重化した多重化
データ列を出力する多重化手段と、前記多重化データ列
を変調し、変調信号を出力する変調手段とを有 し、前記
復調部は、前記変調信号の前記多重化データ列の同期を
判定し、判定結果を出力する第１の発明の同期判定回路
と、前記同期判定回路から出力された判定結果に基づ
き、前記多重化データ列を分離し、複数のデータ列を出
力する第２の分離手段と、前記第２の分離手段より出力
された前記複数のデータ列のうち、一のデータ列を前記
時間差に基づき時間遅延させる第２の遅延手段と、前記
第２の遅延手段より出力された一のデータ列と、前記第
２の遅延手段により遅延されずに前記第２の分離手段か
ら出力された他のデータ列とを合成し、合成信号を出力
する合成手段と、前記合成信号を復調する復調手段とを
備えているので、同期語を用いずに同期を確立すること
ができるので伝送効率を向上させることができる。

【０１９１】第１０の発明に係る同期判定回路は、同一
内容を有する複数のデータ列を相互にデータ期間に基づ
く時間差を設けて多重化した多重化データ列の同期状態
を判定する同期判定回路であって、入力された前記多重
化データ列を分離し、複数のデータ列を出力する分離手
段と、前記分離手段より出力された前記複数のデータ列
のうち、第１のデータ列を前記時間差に基づき時間遅延
させる第１の遅延手段と、前記分離手段より出力された
前記複数のデータ列のうち、第２のデータ列を前記時間
差に基づき時間遅延させる第２の遅延手段と、前記分離
手段より出力された前記複数のデータ列のうち、第３の
データ列を前記時間差に基づき時間遅延させる第３の遅
延手段と、前記分離手段より出力された前記複数のデー
タ列のうち、第４のデータ列を前記時間差に基づき時間
遅延させる第４の遅延手段と、前記第１の遅延手段によ
り遅延された前記第１のデータ列と、前記第３の遅延手
段により遅延されずに前記分離手段から出力された前記
第３のデータ列とを比較し、第１の比較データを出力す
る第１の比較手段と、前記第２の遅延手段により遅延さ
れた前記第２のデータ列と、前記第４の遅延手段により
遅延されずに前記分離手段から出力された前記第４のデ
ータ列とを比較し、第２の比較データを出力する第２の
比較手段と、前記第３の遅延手段により遅延された前記
第３のデータ列と、前記第１の遅延手段により遅延され
ずに前記分離手段から出力された前記第１のデータ列と
を比較し、第３の比較データを出力する第３の比較手段
と、前 記第４の遅延手段により遅延された前記第４のデ
ータ列と、前記第２の遅延手段により遅延されずに前記
分離手段から出力された前記第２のデータ列とを比較
し、第４の比較データを出力する第４の比較手段と、前
記第１及び第３の比較データの比較結果と、前記第２及
び第４の比較データの比較結果とに基づき前記多重化デ
ータ列の同期状態を判定する同期判定手段とを備えてい
るので、同期語を用いずに同期を確立することができる
ので伝送効率を向上させることができる。

【０１９２】第１１の発明に係る通信システムは、入力
された信号を変調し変調信号を出力する変調部と前記変
調信号を復調し復調データを出力する復調部とを有する
通信システムであって、前記変調部は、入力された信号
を畳込み符号化し、第１のデータ列及び第２のデータ列
を出力する畳込み符号化手段と、前記第１のデータ列及
び第２のデータ列のそれぞれにおいて同一内容でデータ
期間に基づく時間差を有するデータ列を前記第１及び第
２のデータ列と多重化し、多重化データ列を出力する多
重化手段と、前記多重化データ列を変調し、変調信号を
出力する変調手段とを有し、前記復調部は、前記変調信
号の前記多重化データ列の同期を判定し、判定結果を出
力する第１０の発明の同期判定回路と、前記同期判定回
路から出力された判定結果に基づき前記多重化データ列
を分離し、複数のデータ列を出力する第２の分離手段
と、前記第２の分離手段より出力された前記複数のデー
タ列のうち、一のデータ列を前記時間差に基づき時間遅
延させる遅延手段と、前記第２の分離手段より出力され
た前記複数のデータ列のうち、他のデータ列を前記時間
差に基づき時間遅延させる他の遅延手段と、前記遅延手
段より出力された一のデータ列と、遅延手段により遅延
されずに前記第２の分離手段から出力された一のデータ
列とを合成し、一の合成信号を出力する合成手段と、前
記他の遅延手段より出力された他のデータ列と、遅延手
段により遅延されずに前記第２の分離手段から出力され
た他のデータ列とを合成し、他の合成信号を出力する他
の合成手段と、これら２つの合成信号をビタビ復号する
復調手段とを備えているので、同期語を用いずに同期を
確立することができるので伝送効率を向上させることが
できる。また、同期判定回路においてフィードバック型
の構成でないのでループ遅延が存在せず、同期確立まで
の期間に誤った復号系列が出力されない。さらに回 路内
に最大パスメトリック状態検出回路を設ける必要がない
ため回路規模の増大を防止し低消費電力化及び動作速度
の向上を図ることができる。さらにまた送信機で畳込み
符号化、受信機でビタビ復号を行っているので、同一の
Ｅb ／Ｎo における誤り率を低下させることができる。

【０１９３】第１２の発明に係る通信システムは、入力
された信号を変調し変調信号を出力する変調部と前記変
調信号を復調し復調データを出力する復調部とを有する
通信システムであって、前記変調部は、入力された信号
を符号化し、第１のデータ列及び第２のデータ列を出力
する符号化手段と、前記第１のデータ列を分岐し、前記
第１のデータ列と同一内容を有する第３のデータ列及び
第４のデータ列を生成する第１の分岐手段と、前記第２
のデータ列を分岐し、前記第２のデータ列と同一内容を
有する第５のデータ列及び第６のデータ列を生成する第
２の分岐手段と、前記第３のデータ列に対して第４のデ
ータ列、第５のデータ列及び第６のデータ列のそれぞれ
を一定時間２Ｔ、Ｔ、３Ｔ遅延させた後、多重化した多
重化データ列を出力する多重化手段と、前記多重化デー
タ列を変調し、変調信号を出力する変調手段とを有し、
前記復調部は、前記変調信号の前記多重化データ列の同
期を判定し、判定結果を出力する第１０の発明の同期判
定回路と、前記同期判定回路から出力された判定結果に
基づき前記多重化データ列を分離し複数のデータ列を出
力する第２の分離手段と、前記第２の分離手段より出力
された前記複数のデータ列のそれぞれを基準となる基準
データ列に対して一定時間２Ｔ、Ｔ、３Ｔ遅延させる第
３の遅延手段と、前記基準データ列と前記第３の遅延手
段において一定時間２Ｔ遅延させたデータ列とを合成し
た第１の合成信号、及び前記第３の遅延手段において一
定時間Ｔ遅延させたデータ列と前記第３の遅延手段にお
いて一定時間３Ｔ遅延させたデータ列とを合成した第２
の合成信号を出力する合成手段と、前記第１の合成信号
と前記第２の合成信号を復号する復調手段とを備えてい
るので、同期語を用いずに同期を確立することができる
ので伝送効率を向上させることができる。また、同期判
定回路においてフィードバック型の構成でないのでルー
プ遅延が存在せず、同期確立までの期間に誤った復号系
列が出力されない。さらに回路内に最大パスメトリック
状態検出回路を設ける必要がないため回路 規模の増大を
防止し低消費電力化及び動作速度の向上を図ることがで
きる。さらにまた、同一のデータ系列間の遅延量はそれ
ぞれ２Ｔとなるため、フェージング等の影響による受信
信号レベルの変動が緩慢な場合には、遅延量がＴの場合
と比べて時間ダイバーシチによる改善効果が大きい。

【０１９４】第１３の発明に係る通信システムは、復調
部において、前記同期判定回路の処理遅延を補償し、補
償後の前記多重化データ列を前記第２の分離手段に対し
て出力する補償手段を備えているので、フィードフォワ
ード型の構成となり、同期が確立できた後に復調できる
ため、誤った復号系列が出力されるおそれがない。

【０１９５】第１４の発明に係る通信システムは、変調
部において、前記多重化データ列に対してスペクトル拡
散を行う拡散手段を有し、前記復調部は、受信信号に対
して逆拡散を行う逆拡散手段を有するので、干渉や妨害
に強く、また秘匿性に優れた通信システムを提供するこ
とが可能となる。

【０１９６】第１５の発明に係る同期判定方法は、同一
内容を有する複数のデータ列を相互にデータ期間に基づ
く時間差を設けて多重化した多重化データ列の同期状態
を判定する同期判定方法であって、入力された前記多重
化データ列を分離し、複数のデータ列を出力する分離ス
テップと、前記分離ステップで出力された前記複数のデ
ータ列のうち、一のデータ列を前記時間差に基づき時間
遅延させる遅延ステップと、前記分離ステップで出力さ
れた前記複数のデータ列のうち、他のデータ列を前記時
間差に基づき時間遅延させる他の遅延ステップと、前記
遅延ステップで遅延された前記一のデータ列と、前記遅
延ステップにおいて遅延されずに前記分離ステップで出
力された前記他のデータ列とを比較し、一の比較データ
を出力する比較ステップと、前記他の遅延ステップで遅
延された前記他のデータ列と、前記分離ステップで出力
された前記一のデータ列とを比較し、他の比較データを
出力する他の比較ステップと、これら２つの比較データ
に基づき前記多重化データ列の同期状態を判定する同期
判定ステップとを有するので、同期語を用いずに同期を
確立することができるので伝送効率を向上させることが
できる。また、フィ ードバック型の構成でないのでルー
プ遅延が存在せず、同期確立までの期間に誤った復号系
列が出力されない。さらに回路内に最大パスメトリック
状態検出回路を設ける必要がないため回路規模の増大を
防止し低消費電力化及び動作速度の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】 発明の実施の形態１による通信システムの構
成を示す構成図である。

【図２】 発明の実施の形態１による並直列変換器の入
出力データを示す図である。

【図３】 発明の実施の形態１による直並列変換器の入
出力データを示す図である。

【図４】 発明の実施の形態１による同期判定回路の構
成を示す構成図である。

【図５】 発明の実施の形態１による同期判定回路内の
直並列変換器の入出力データを示す図である。

【図６】 発明の実施の形態１による同期判定回路内の
排他的論理和回路の入力データと加算器出力を示す図で
ある。

【図７】 発明の実施の形態１による同期判定回路内の
排他的論理和回路の入力データと加算器出力を示す図で
ある。

【図８】 発明の実施の形態１による合成回路の構成を
示す図である。

【図９】 発明の実施の形態３及び発明の実施の形態４
による同期判定回路内のシフトレジスタと加算器の構成
を示す構成図である。

【図１０】 発明の実施の形態５による合成回路の構成
を示す図である。

【図１１】 発明の実施の形態５による合成回路の動作
を示す図である。

【図１２】 発明の実施の形態６による復調部の構成を
示す図である。

【図１３】 発明の実施の形態６による選択信号生成回
路の構成を示す構成図である。

【図１４】 発明の実施の形態６による合成回路の構成
を示す図である。

【図１５】 発明の実施の形態７による通信システムの
構成を示す構成図である。

【図１６】 発明の実施の形態８による通信システムの
構成を示す構成図である。

【図１７】 発明の実施の形態８による並直列変換回路
の入出力データを示す図である。

【図１８】 発明の実施の形態８による直並列変換回路
の入出力データを示す図である。

【図１９】 発明の実施の形態８による同期判定回路の
構成を示す構成図である。

【図２０】 発明の実施の形態８による同期判定回路内
の直並列変換回路の入出力データを示す図である。

【図２１】 発明の実施の形態８による同期判定回路内
の加算器出力を示す図である。

【図２２】 発明の実施の形態８による同期判定回路内
の加算器出力を示す図である。

【図２３】 発明の実施の形態８によるビット誤り率を
示す図である。

【図２４】 発明の実施の形態９による通信システムの
構成を示す構成図である。

【図２５】 発明の実施の形態１０による変調部の畳込
み符号器、遅延器及び並直列変換器、並びに復調部の直
並列変換器、遅延器、合成回路及びビタビ復号器を示す
図である。

【図２６】 発明の実施の形態１１による変調部の畳込
み符号器、遅延器及び並直列変換器、並びに復調部の直
並列変換器、遅延器、合成回路及びビタビ復号器を示す
図である。

【図２７】 発明の実施の形態１２による変調部の畳込
み符号器、遅延器及び並直列変換器、並びに復調部の直
並列変換器、遅延器、合成回路及びビタビ復号器を示す
図である。

【図２８】 発明の実施の形態１３による通信システム
の構成を示す構成図である。

【図２９】 発明の実施の形態１４による拡散回路の構
成を示す構成図である。

【図３０】 発明の実施の形態１４による拡散回路の動
作を説明する図である。

【図３１】 発明の実施の形態１４による逆拡散回路の
構成を示す構成図である。

【図３２】 発明の実施の形態１４による逆拡散回路の
動作を説明する図である。

【図３３】 従来の通信システムの構成を示す構成図で
ある。

【図３４】 従来の送信処理回路の動作を示す図であ
る。

【図３５】 従来のフレームパターン検出回路の構成を
示す図である。

【図３６】 従来の通信システムにおける受信データを
示す図である。

【図３７】 従来の受信機の構成を示す構成図である。

【符号の説明】

１０１ 変調部、１０２、１０９ 遅延器、１０３ 並
直列変換器、１０４ＢＰＳＫ変調器、１０５ 復調部、
１０６ 検波回路、１０７ 同期判定回路、１０８ 直
並列変換器、１１０ 合成回路、１１１ 判定器、４０
１ 判定器、４０２ 直並列変換器、４０３ 遅延器、
４０４ 遅延器、４０５、４０６ 排他的論理和回路、
４０７、４０８ シフトレジスタ、４０９、４１０ 加
算器、４１１ 比較器、８０１ ベクトル加算器、９０
１ 加算器、９０２ 遅延器、９０３ アップダウンカ
ウンタ、１００１、１００２ 絶対値検出器、１００
３、１００４ 乗算器、１００５ ベクトル加算器、１
２０１ 選択信号生成回路、１２０２ 合成回路、１３
０１ 受信レベル検出器、１３０２ 遅延器、１３０３
比較器、１４０１ 選択器、１６０１ 畳込み符号
器、１６０２、１６０３、１６０７、１６０８ 遅延
器、１６０４ 並直列変換器、１６０５ 同期判定回
路、１６０６ 直並列変換器、１６０９、１６１０ 合
成回路、１６１１ビタビ復号器、１９０１ 直並列変換
器、１９０２、１９０３ 遅延器、１９０４、１９０５
遅延器、１９０６、１９０７、１９０８、１９０９
排他的論理和回路、１９１０、１９１１、１９１２、１
９１３ シフトレジスタ、１９１４、１９１５、１９１
６、１９１７ 加算器、１９１８、１９１９ 比較器、
２４０１ 遅延器、２８０１ 拡散回路、２８０２ 逆
拡散回路、２９０１ ＰＮ系列発生器、２９０２ 乗算
器、３１０１ ＰＮ系列発生器、３１０２ 乗算器、３
１０３ 時間弁別制御回路、３３０１ 送信処理回路、
３３０２ フレーム構成回路、３３０３ 受信処理回
路、３３０４ フレームパターン検出回路、３５０１
相関器、３７０１ 位相変換器、３７０２ ビタビ復号
器、３７０３ 枝値出力回路、３７０４ 相関器、３７
０５ 判定器。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−242218（ＪＰ，Ａ) 特開 昭58−177048（ＪＰ，Ａ) 特開 昭58−151740（ＪＰ，Ａ) 特開 昭58−95446（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/02 H04L 1/08

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 同一内容を有する複数のデータ列を相互
   にデータ期間に基づく時間差を設けて多重化した多重化
   データ列の同期状態を判定する同期判定回路であって、 入力された前記多重化データ列を分離し、複数のデータ
   列を出力する分離手段と、 前記分離手段より出力された前記複数のデータ列のう
   ち、一のデータ列を前記時間差に基づき時間遅延させる
   遅延手段と、前記分離手段より出力された前記複数のデータ列のう
   ち、他のデータ列を前記時間差に基づき時間遅延させる
   他の遅延手段と、 前記遅延手段により遅延された前記一のデータ列と、遅
   延手段により遅延されずに前記分離手段から出力された
   前記他のデータ列とを比較し、一の比較データを出力す
   る比較手段と、前記他の遅延手段により遅延された前記他のデータ列
   と、遅延手段により遅延されずに前記分離手段から出力
   された前記一のデータ列とを比較し、他の比較データを
   出力する他の比較手段と、 これら２つの 比較データに基づき前記多重化データ列の
   同期状態を判定する同期判定手段とを備えた同期判定回
   路。
2. 【請求項２】 前記同期判定手段は、比較データを所定
   量加算し、加算結果を出力する加算手段を有し、当該加
   算結果に基づいて前記多重化データ列の同期状態を判定
   することを特徴とする請求項１記載の同期判定回路。
3. 【請求項３】 前記加算手段は、比較データを所定量蓄
   積する蓄積手段を有し、当該蓄積手段に蓄積された比較
   データの加算値に対して、新たに入力された比較データ
   を加算するとともに新たに消去された比較データを減算
   することにより順次加算することを特徴とする請求項２
   記載の同期判定回路。
4. 【請求項４】 前記加算手段は、比較データを所定量蓄
   積する蓄積手段と加算値を示すカウント手段を有し、当
   該蓄積手段に新たに入力された比較データの値と当該蓄
   積手段より新たに消去された比較データの値とを比較
   し、両者の値が異なる場合には前記カウント手段のカウ
   ント値を減少又は増加させることにより順次加算するこ
   とを特徴とする請求項２記載の同期判定回路。
5. 【請求項５】 同一内容を有する複数のデータ列を相互
   にデータ期間に基づく時間差を設けて多重化した多重化
   データ列を復調する復調器であって、 請求項１記載の同期判定回路と、 前記同期判定回路から出力された判定結果に基づいて前
   記多重化データ列を分離し、複数のデータ列を出力する
   第１の分離手段と、 前記第１の分離手段より出力された前記複数のデータ列
   のうち、少なくとも一のデータ列を前記時間差に基づく
   時間遅延させる第１の遅延手段と、 前記第１の遅延手段より出力されたデータ列と前記第１
   の遅延手段により遅延されずに前記第１の分離手段から
   出力された他のデータ列とを合成し合成信号を出力する
   合成手段と、 前記合成信号を復調する復調手段とを備えた復調器。
6. 【請求項６】 前記合成手段は、入力されたデータ列の
   絶対値を検出し、検出された絶対値に基づいて、データ
   列に重み付けした後に合成し、出力することを特徴とす
   る請求項５記載の復調器。
7. 【請求項７】 請求項５記載の復調器において、前記合
   成手段に代えて、受信レベルを検出し、検出された受信
   レベルに基づいて前記第１の遅延手段より出力されたデ
   ータ列及び前記第１の遅延手段により遅延されずに前記
   第１の分離手段から出力された他のデータ列のいずれか
   一方を選択し、復調手段に出力する選択手段を備えた復
   調器。
8. 【請求項８】 受信した多重化データ列の判定を行い、
   判定された多重化データ列を前記同期判定回路に出力す
   る判定手段を有することを特徴とする請求項５記載の復
   調器。
9. 【請求項９】 入力された信号を変調し、変調信号を出
   力する変調部と、前記変調信号を復調し、復調データを
   出力する復調部とを有する通信システムであ って、 前記変調部は、入力された信号を分岐し、第１のデータ
   列及び第２のデータ列を生成する分岐手段と、前記第１
   のデータ列に対して第２のデータ列を一定時間Ｔ遅延さ
   せた後、多重化した多重化データ列を出力する多重化手
   段と、前記多重化データ列を変調し、変調信号を出力す
   る変調手段と、 を有し、 前記復調部は、前記変調信号の前記多重化データ列の同
   期を判定し、判定結果を出力する請求項１記載の同期判
   定回路と、前記同期判定回路から出力された判定結果に
   基づき、前記多重化データ列を分離し、複数のデータ列
   を出力する第２の分離手段と、前記第２の分離手段より
   出力された前記複数のデータ列のうち、一のデータ列を
   前記時間差に基づき時間遅延させる第２の遅延手段と、
   前記第２の遅延手段より出力された一のデータ列と、前
   記第２の遅延手段により遅延されずに前記第２の分離手
   段から出力された他のデータ列とを合成し、合成信号を
   出力する合成手段と前記合成信号を復調する復調手段
   と、 を備えたことを特徴とする通信システム。
10. 【請求項１０】 同一内容を有する複数のデータ列を相
    互にデータ期間に基づく時間差を設けて多重化した多重
    化データ列の同期状態を判定する同期判定回路であっ
    て、 入力された前記多重化データ列を分離し、複数のデータ
    列を出力する分離手段と、 前記分離手段より出力された前記複数のデータ列のう
    ち、第１のデータ列を前記時間差に基づき時間遅延させ
    る第１の遅延手段と、 前記分離手段より出力された前記複数のデータ列のう
    ち、第２のデータ列を前記時間差に基づき時間遅延させ
    る第２の遅延手段と、 前記分離手段より出力された前記複数のデータ列のう
    ち、第３のデータ列を前記時間差に基づき時間遅延させ
    る第３の遅延手段と、 前記分離手段より出力された前記複数のデータ列のう
    ち、第４のデータ列を前記時間差に基づき時間遅延させ
    る第４の遅延手段と、 前記第１の遅延手段により遅延された前記第１のデータ
    列と、前記第３の遅延 手段により遅延されずに前記分離
    手段から出力された前記第３のデータ列とを比較し、第
    １の比較データを出力する第１の比較手段と、 前記第２の遅延手段により遅延された前記第２のデータ
    列と、前記第４の遅延手段により遅延されずに前記分離
    手段から出力された前記第４のデータ列とを比較し、第
    ２の比較データを出力する第２の比較手段と、 前記第３の遅延手段により遅延された前記第３のデータ
    列と、前記第１の遅延手段により遅延されずに前記分離
    手段から出力された前記第１のデータ列とを比較し、第
    ３の比較データを出力する第３の比較手段と、 前記第４の遅延手段により遅延された前記第４のデータ
    列と、前記第２の遅延手段により遅延されずに前記分離
    手段から出力された前記第２のデータ列とを比較し、第
    ４の比較データを出力する第４の比較手段と、 前記第１及び第３の比較データの比較結果と、前記第２
    及び第４の比較データの比較結果とに基づき前記多重化
    データ列の同期状態を判定する同期判定手段とを備えた
    同期判定回路。
11. 【請求項１１】 入力された信号を変調し変調信号を出
    力する変調部と前記変調信号を復調し復調データを出力
    する復調部とを有する通信システムであって、 前記変調部は、入力された信号を畳込み符号化し、第１
    のデータ列及び第２のデータ列を出力する畳込み符号化
    手段と、前記第１のデータ列及び第２のデータ列のそれ
    ぞれにおいて同一内容でデータ期間に基づく時間差を有
    するデータ列を前記第１及び第２のデータ列と多重化
    し、多重化データ列を出力する多重化手段と、前記多重
    化データ列を変調し、変調信号を出力する変調手段と、 を有し、 前記復調部は、前記変調信号の前記多重化データ列の同
    期を判定し、判定結果を出力する請求項１０記載の同期
    判定回路と、前記同期判定回路から出力された判定結果
    に基づき前記多重化データ列を分離し、複数のデータ列
    を出力する第２の分離手段と、前記第２の分離手段より
    出力された前記複数のデータ列のうち、一のデータ列を
    前記時間差に基づき時間遅延させる遅延手段と、前記第
    ２の分離手段より出力された前記複数のデータ列のう
    ち、他のデータ列を前記時間差に基 づき時間遅延させる
    他の遅延手段と、前記遅延手段より出力された一のデー
    タ列と、遅延手段により遅延されずに前記第２の分離手
    段から出力された一のデータ列とを合成し、一の合成信
    号を出力する合成手段と、前記他の遅延手段より出力さ
    れた他のデータ列と、遅延手段により遅延されずに前記
    第２の分離手段から出力された他のデータ列とを合成
    し、他の合成信号を出力する他の合成手段と、これら２
    つの合成信号をビタビ復号する復調手段と、 を備えたことを特徴とする通信システム。
12. 【請求項１２】 入力された信号を変調し変調信号を出
    力する変調部と前記変調信号を復調し復調データを出力
    する復調部とを有する通信システムであって、 前記変調部は、入力された信号を符号化し、第１のデー
    タ列及び第２のデータ列を出力する符号化手段と、前記
    第１のデータ列を分岐し、前記第１のデータ列と同一内
    容を有する第３のデータ列及び第４のデータ列を生成す
    る第１の分岐手段と、前記第２のデータ列を分岐し、前
    記第２のデータ列と同一内容を有する第５のデータ列及
    び第６のデータ列を生成する第２の分岐手段と、前記第
    ３のデータ列に対して第４のデータ列、第５のデータ列
    及び第６のデータ列のそれぞれを一定時間２Ｔ、Ｔ、３
    Ｔ遅延させた後、多重化した多重化データ列を出力する
    多重化手段と、前記多重化データ列を変調し、変調信号
    を出力する変調手段と、 を有し、 前記復調部は、前記変調信号の前記多重化データ列の同
    期を判定し、判定結果を出力する請求項１０記載の同期
    判定回路と、前記同期判定回路から出力された判定結果
    に基づき前記多重化データ列を分離し複数のデータ列を
    出力する第２の分離手段と、前記第２の分離手段より出
    力された前記複数のデータ列のそれぞれを基準となる基
    準データ列に対して一定時間２Ｔ、Ｔ、３Ｔ遅延させる
    第３の遅延手段と、前記基準データ列と前記第３の遅延
    手段において一定時間２Ｔ遅延させたデータ列とを合成
    した第１の合成信号、及び前記第３の遅延手段において
    一定時間Ｔ遅延させたデータ列と前記第３の遅延手段に
    おいて一定時間３Ｔ遅延させたデータ列とを合成した第
    ２の合成信号を出力する合成手段と、前記第１の合成信
    号と前記第２の合成信号を復号する復調手段と、 を備えたことを特徴とする通信システム。
13. 【請求項１３】 前記復調部は、前記同期判定回路の処
    理遅延を補償し、補償後の前記多重化データ列を前記第
    ２の分離手段に対して出力する補償手段を備えたことを
    特徴とする請求項１１又は１２記載の通信システム。
14. 【請求項１４】 前記変調部は、前記多重化データ列に
    対してスペクトル拡散を行う拡散手段を有し、前記復調
    部は、受信信号に対して逆拡散を行う逆拡散手段を有す
    ることを特徴とする請求項１１〜１３のいずれか記載の
    通信システム。
15. 【請求項１５】 同一内容を有する複数のデータ列を相
    互にデータ期間に基づく時間差を設けて多重化した多重
    化データ列の同期状態を判定する同期判定方法であっ
    て、 入力された前記多重化データ列を分離し、複数のデータ
    列を出力する分離ステップと、 前記分離ステップで出力された前記複数のデータ列のう
    ち、一のデータ列を前記時間差に基づき時間遅延させる
    遅延ステップと、前記分離ステップで出力された前記複数のデータ列のう
    ち、他のデータ列を前記時間差に基づき時間遅延させる
    他の遅延ステップと、 前記遅延ステップで遅延された前記一のデータ列と、前
    記遅延ステップにおいて遅延されずに前記分離ステップ
    で出力された前記他のデータ列とを比較し、一の比較デ
    ータを出力する比較ステップと、前記他の遅延ステップで遅延された前記他のデータ列
    と、前記分離ステップで出力された前記一のデータ列と
    を比較し、他の比較データを出力する他の比較ステップ
    と、 これら２つの 比較データに基づき前記多重化データ列の
    同期状態を判定する同期判定ステップと、 を有する同期判定方法。