TWI413384B - Low complexity and low power consumption of the keyed phase shifter system - Google Patents
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Description
本發明係一種有關於解調器架構之技術領域，尤指一種應用於低工業、科學與醫學頻帶頻率之無線供電式系統或高接收訊雜比無線系統的低複雜與低功耗之鍵控移相解調器之系統。
一般應用於低工業、科學，與醫學頻帶頻率之無線供電式或高接收訊雜比的無線系統多半是採用鍵控移幅的解調變架構。然而儘管鍵控移幅的解調變架構具有易於實現之優點(詳見參考文獻[1][2])，由於低工業、科學，與醫學頻帶頻率之故，鍵控移幅這類仰賴電容來進行封包檢波的解調方式會使得解調器耗費相當大的實現面積。
此外，鍵控移幅的調變/解調方式也無法達成高資料率之無線傳輸，因此有著只適用於僅需低訊息量的無線系統之限制。對於那些需要高傳輸資料率的使用低工業、科學，與醫學頻帶頻率之無線系統(例如某些生醫電子植入系統)來說，如參考文獻[3]中所提出的鍵控移頻解調變器便是另一種選擇。其克服了鍵控移幅的調變/解調方式於系統接收端解調器部份所造成的高實現成本，但是卻犧牲了傳輸的能量效益，此能量效益對於無線供電式系統將會有十分顯著的影響。
有鑑於此，參考文獻[4]提出一鍵控移相解調器。雖然相較於鍵控移頻，鍵控移相有著較高的能量效益，然為能
達成鍵控移相解調，於接收機端必須有一精確的參考訊號用以去估計未知的相位並在得知相位偏移後正確解出資料。在眾多鍵控移相解調架構中，科塔斯迴路是在架構上最實際可行的一種作法(詳見參考文獻[4])。然而包含科塔斯迴路在內的鍵控移相解調方式幾乎皆須用到鎖相迴路或相關之載波回復技術，因而具相當之複雜度。
另外，若解調器使用到鎖相迴路，其功耗與實現面積將會十分可觀，造成系統的能量效益下降。有鑑於此，如參考文獻[5]中提出一使用差動鍵控移相方式的架構。雖此架構藉由差動編碼的方式除去了使用鎖相迴路的需求，此架構仍具相當之複雜性並且消耗可觀的功耗。
再者，對於參考文獻[5]中所提出的架構而言，正確的解調須仰賴振盪器所產生出的時脈訊號。由於震盪器會有相位偏移，因此需要額外的補償電路，因而增加了該架構之複雜性。再者，在達成同樣誤碼率之條件下，相較於二元鍵控移相而言，差動鍵控移相調變解調變方式具有較差的能量效益。由此可見習用解調器架構仍存在有諸多的問題，實有改良之必要。
[1] P. Mohseni and K. Najafi, ”A 1-MHz, 5-Kb/s Wireless Command Receiver for Electronic Site Selection in Multichannel Neural Biopotential Recording,” Proc. IEEE 28th EMBS Conf., pp. 6241 - 6244, Aug. 2006.
[2] H. Yu and R. Bashirullah, ”A Low Power ASK Clock
and Data Recovery Circuit for Wireless Implantable Electronics,” Proc. IEEE Custom Intergrated Circuits Conf. (CICC), pp. 249 - 252, Sept. 2006.
[3] M. Ghovanloo and K. Najafi, ”A wideband frequency-shift keying wireless link for inductively powered biomedical implants,” IEEE Trans. Circuits and Systems I: Regular Papers, vol. 51, pp. 2374 - 2383, Dec. 2004.
[4] Y. Hu and M. Sawan, ”A fully integrated low-power BPSK demodulator for implantable medical devices,” IEEE Trans. Circuits and Systems I: Regular Papers, vol. 52, pp. 2552 - 2562, Dec. 2005.
[5] Zhou, M., Liu, W., Wang, G., Sivaprakasam, M., Yuce, M R., Weiland, J.D., and Humayun, M.S., “A transcutaneous data telemetry system tolerant to power telemetry interference,” Proc. IEEE 28th EMBS Conf., 2006, pp. 5884-5887.
[6] Al-Sarawi, S.F., ”Low power Schmitt trigger circuit,” Electron. Lett., 2002, 38, pp. 1009-1010.
[7] Wang, G., Liu, W., Sivaprakasam, M., Zhou, M., Weiland, J.D., and Humayun, M S., ”A wireless phase shift keying transmitter with Q-Independent phase transition time,” Proc. IEEE 27th EMBS Conf., 2005,
pp. 5238-5241.
一、習用的解調器架構，其中採用鍵控移相解調方式多須用到諸如鎖相迴路這類的電路來達成載波回復，因而具有複雜度高、不易實現且具高實現成本之缺點。
二、習用的解調器架構，其中使用到諸如鎖相迴路這類的架構，其功耗與實現面積十分可觀，造成系統的能量效益下降。有鑑於此，亦有提出一使用差動鍵控移相方式的架構。雖此架構藉由差動編碼的方式除去了使用鎖相迴路的需求，此架構仍具相當之複雜性並且高運作功耗。另外，有些習用的解調器架構，正確的解調須仰賴振盪器所產生出的時脈訊號。由於震盪器會有相位偏移，因此需要額外的補償電路，因而增加了該架構之複雜性。
提供一種低複雜與低功耗的鍵控移相解調器之系統，一種低複雜與低功耗的鍵控移相解調器之系統，係包括：一數位化器(Digitizer)、與相位轉換無關的一載波時脈萃取器(Phase-transition-independent Carrier Clock Extractor)、一二元相關器(Binary Correlater)、一延遲組件(Delay Element)與一取樣器(Sampler)。其中，該數位化器之輸入係為一二元鍵控移相訊號(BPSK Signal)，該數位化器係可將該二元鍵控移相訊號數位化成為數位輸出
的波形；該載波時脈萃取器係包括受起始重設訊號(POR)所控制的一放電路徑，該放電路徑可確保所提供之該鍵控移相解調器可於電源起始時正確運作，該載波時脈萃取器亦包括控制訊號(Vtune)所控制之一電容性負載路徑，當電路遭受到製程偏移影響時，該電容性負載路徑係可提供電路一個補償機制，該控制訊號(Vtune)可於電路實現完後於實際實用前的測試階段決定其是否須接至電路之電源端或者參考地端，以決定該電容性負載路徑是否有須要導通，須注意該電容性負載路徑不須任何特殊的偏壓來控制該控制訊號(Vtune)，而僅須電路之電源端或者參考地端；該載波時脈萃取器係與該數位化器電性連接，該載波時脈萃取器係可偵測該數位化器的輸出訊號之相位轉態；該二元相關器係分別與該數位化器及該載波時脈萃取器進行電性連接，該二元相關器係可將該數位化器的輸出節點的訊號與該載波時脈萃取器萃取出的載波時脈訊號進行相關處理；該延遲組件係與該載波時脈萃取器電性連接，該延遲組件係可接收處理該載波時脈萃取器萃取出的載波時脈訊號；該取樣器係分別與該二元相關器及該延遲組件電性連接，該取樣器係可將經該延遲組件所得之訊號對該二元相關器的輸出之訊號進行取樣，藉此，來完成解調輸出的動作。
其中，該數位化器係包括一史密特觸發器(Schmitt trigger)以及一反向器(Inverter)。
其中，該數位化器係包括一具遲滯(Hysteresis)能力
的電路以及一反向器(Inverter)。
其中，該載波時脈萃取器係包括兩D型正反器、一反或閘(NOR)、兩P型電晶體、三個N型電晶體、兩個電容，以及一個史密特觸發器(Schmitt trigger)。
其中，該載波時脈萃取器係包括一具遲滯(Hysteresis)能力的電路。
其中，該二元相關器係包括一互斥或閘(exclusive-OR,XOR)。
其中，該延遲組件係包括一反向器(Inverter)、一個電容以及一史密特觸發器(Schmitt trigger)。
其中，該延遲組件係包括一具遲滯(Hysteresis)能力的電路。
其中，該取樣器係包括一D型正反器。
一、本發明提出一應用於低工業、科學，與醫學頻帶頻率之無線供電式或高接收訊雜比的無線系統的二元鍵控移相解調架構。利用本發明可達解調二元鍵控移相之訊號而不需任何諸如鎖相迴路等高複雜度電路，便可完成解調。
二、利用本發明除了可達解調二元鍵控移相之訊號而不需任何諸如鎖相迴路等高複雜度電路的功效之外，亦不須任何額外補償習知鍵控移相解調架構中震盪器產生之相位偏移的電路，同時可達成低複雜度、低實現成本與低功耗等功效。
有關本發明所採用之技術、手段及其功效，茲舉一較佳實施例並配合圖式詳細說明如后，相信本發明上述之目的、構造及其特徵，當可由之得一深入而具體的瞭解。
請參閱第一圖與第二圖所示，本發明係提供一種低複雜與低功耗的鍵控移相解調器之系統，一種低複雜與低功耗的鍵控移相解調器之系統，係包括：一數位化器(Digitizer)(20)、與相位轉換無關的一載波時脈萃取器(Phase-transition-independent Carrier Clock Extractor)(30)、一二元相關器(Binary Correlater)(40)、一延遲組件(Delay Element)(50)與一取樣器(Sampler)(60)。其中，該數位化器(20)係輸入一二元鍵控移相訊號(Binary Phase Shift Keying Signal,BPSK Signal)(10)，該數位化器(20)係可將該二元鍵控移相訊號(10)數位化成為數位輸出的波形；該載波時脈萃取器(30)係包括受起始重設訊號(POR)所控制的一放電路徑，該放電路徑可確保所提供之該鍵控移相解調器可於電源起始時正確運作，該載波時脈萃取器(30)亦包括控制訊號(Vtune)所控制之一電容性負載路徑，當電路遭受到製程偏移影響時，該電容性負載路徑係可提供電路一個補償機制，該控制訊號(Vtune)可於電路實現完後於實際實用前的測試階段決定其是否須接至電路之電源端或者參考地端，以決定該電容性負載路徑是否有須要導通，須注意該電容性負載路徑不須任何特殊的偏壓來控
制該控制訊號(Vtune)，而僅須電路之電源端或者參考地端。該載波時脈萃取器(30)係與該數位化器(20)電性連接，該載波時脈萃取器(30)係可偵測該數位化器(20)的輸出訊號之相位轉態；
該二元相關器(40)係分別與該數位化器(20)及該載波時脈萃取器(30)進行電性連接，該二元相關器(40)係可將該數位化器(20)的輸出節點的訊號與該載波時脈萃取器(30)萃取出的載波時脈訊號進行相關處理；該延遲組件(50)係與該載波時脈萃取器(30)電性連接，該延遲組件(50)係可接收處理該載波時脈萃取器(30)萃取出的載波時脈訊號；該取樣器(60)係分別與該二元相關器(40)及該延遲組件(50)電性連接，該取樣器(60)係可將經該延遲組件(50)所得之訊號對該二元相關器(40)的輸出之訊號進行取樣，藉此，來獲取解調輸出之訊號(70)。
其中，該數位化器(20)係包括一史密特觸發器(Schmitt trigger)以及一反向器(Inverter)。
其中，該數位化器(20)係包括一具遲滯(Hysteresis)能力的電路以及一反向器(Inverter)。
其中，該載波時脈萃取器(30)係包括兩D型正反器、一反或閘(NOR)、兩P型電晶體、三個N型電晶體、兩個電容，以及一個史密特觸發器(Schmitt trigger)。
其中，該載波時脈萃取器(30)係包括一具遲滯(Hysteresis)能力的電路。
其中，該二元相關器(40)係包括一互斥或閘(exclusive-OR,XOR)。
其中，該延遲組件(50)係包括一反向器(Inverter)、一個電容，以及一史密特觸發器(Schmitt trigger)。
其中，該延遲組件(50)係包括一具遲滯(Hysteresis)能力的電路。
其中，該取樣器(60)係包括一D型正反器。
另外，關於本發明的詳細實施方式說明如下，請參閱第一圖與第二圖所示，係為本發明所提出的BPSK解調器之架構與其之具體電路實現。輸入至所提出解調器架構的該二元鍵控移相訊號(BPSK Signal)(10)會先經過該數位化器(Digitizer)(20)，該數位化器(20)的目的係將輸入之該二元鍵控移相訊號(10)數位化成數位輸出之波形，其可由一史密特觸發器(Schmitt trigger)(或具遲滯(Hysteresis)能力之電路)以及一典型反向器(Inverter)所構成。使用具遲滯(Hysteresis)之電路將可有效使該數位化器(Digitizer)(20)之輸出不受該二元鍵控移相訊號(10)上的雜訊之影響，使得數位輸出的波形能不具突波(glitch)，而有較好的雜訊邊緣(noise margin)。
該數位化器(Digitizer)(20)輸出的結果，亦即節點IDS(同相數位訊號，Inphase Digital Signal)上之訊號將會饋入該”與相位轉換無關之載波時脈萃取器
(Phase-Transition-Independent Carrier Clock Extractor)(30)”，該載波時脈萃取器(30)係參考文獻[1]中的資料/時脈分離器(data/clock separator)中的部份電路改版，其取代了習用解調架構須用到的那些複雜且耗能之電路(諸如鎖相迴路)，使得本發明的解調器得以具有相較於現今參考文獻中之架構更加低功耗與小面積之優點。該載波時脈萃取器(30)的運作原理如下：當系統的供應電源達一預先訂定(predefined)之電壓值的時候，一個起始重設的脈波(Power-On-Reset Pulse，即第二圖中的POR)便會透過接收機(receiver)端(或某個系統端)的起始重設電路產生。此一起始重設電路為各積體電路系統所必備之組件，因此就不須多加贅述。
POR的產生將使第二圖中的Q1與Q2被重設(Reset)為邏輯低態(logic LOW，即電路的最低參考位準，通常為電壓零伏附近)，該電壓零伏或可稱為零電位，該Q1與Q2為兩D型正反器之輸出。第二圖中的CCS(Carrier Clock Signal)節點之訊號將變為邏輯高態(logic HIGH，即電路的最高位準，通常為供應電源之電壓位準附近)。在這之後該載波時脈萃取器(Phase-Transition-Independent Carrier Clock Extractor)(30)中的兩個D型正反器(DFF)便開始偵測數位化器(Digitizer)(20)輸出節點IDS上的訊號之相位轉態(phase transitions)。
一旦在該數位化器(Digitizer)(20)輸出節點IDS上的訊號發生相位轉態，第二圖中的CCS節點之訊號將被
拉至邏輯低態，第二圖中的節點A便會被充電使其電壓位準緩緩上升。在第二圖中的節點A達到其後所接的史密特觸發器(Schmitt trigger)的輸出位準(即第二圖中節點B的位準)之轉態點(switching point，在此為第二圖中節點B的位準由邏輯高態轉至邏輯低態)之前的這段期間，任何在該數位化器(Digitizer)(20)輸出節點IDS上發生的訊號轉態都不會造成該載波時脈萃取器(30)的誤動作。
當節點A上的電壓位準被充電達到可使第二圖中節點B的位準由邏輯高態轉至邏輯低態的轉態點(switching point)時，Q1與Q2會被重設(Reset)為邏輯低態而該載波時脈萃取器(Phase-Transition-Independent Carrier Clock Extractor)(30)便可開始準備偵測下一次數位化器(Digitizer)(20)輸出節點IDS上的訊號之相位轉態。
在此需注意的是：根據參考文獻[1]，節點A的訊號上升時間(risetime)應設計為大過0.5倍的載波週期而小過一倍的載波週期，如此才可使得第二圖中節點CCS上的訊號正確產生。本發明所提出的解調器架構中所使用的該載波時脈萃取器(Phase-Transition-Independent Carrier Clock Extractor)(30)相較於參考文獻[1]中的資料/時脈分離器(data/clock separator)的部份電路，其於節點A與地(ground，也就是整體電路的最低位準)間新增了一條電容路徑。此電容路徑可根據該控制訊號(Vtune)來決定是否導通或關閉。此一新增的電容路徑可確保解調器
在遭受極端的製程(process)與溫度變異時仍能正常運作。該控制訊號(Vtune)可於解調器(或包含解調器的晶片系統)實際應用前根據測試結果來決定要接至整個電路的供應電源(最高位準)或是參考地端(最低位準)，因此並不須任何特製的偏壓電路來偏壓該控制訊號(Vtune)。
該二元相關器(Binary Correlater)(40)的功用相當於混波器(mixer)，其目的在於將數位化器(Digitizer)(20)輸出節點IDS上的訊號與萃取出的載波時脈訊號(Carrier Clock Signal，即前述已經提到過的第二圖中CCS節點上之訊號)進行相關(correlation)處理，由於節點IDS上的訊號與節點CCS上之訊號皆為已被數位化之訊號，因此二元相關器(Binary Correlater)可用一簡單的互斥或閘(exclusive-OR,XOR)來實現。
最後，經由將萃取出的載波時脈訊號(第二圖中CCS節點之訊號)經過該延遲組件(Delay Element)(50)，並將經該延遲組件(50)所得之訊號(即第二圖中節點C上的訊號)對該二元相關器(40)的輸出(即節點D上之訊號)進行取樣，來消除傳統解調架構中的決策電路(decision circuit)於低工業、科學，與醫學頻帶頻率之無線供電式應用中須用到大的電容值來達成低通濾波(low-pass filter)效果之缺陷(取樣乃經由第二圖中的取樣器來達成)，便可使本架構在僅需少數電容值的情況下達成解調，實現低成本之目標。
其中需要特別注意的是，只要審慎且細心的評估並選
取該延遲組件(Delay Element)(50)內之容值，該取樣器(Sampler)(60)所執行的取樣(sampling)就不會出現在當該二元相關器(Binary Correlater)(40)的輸出(即節點D)之訊號發生零交錯點(zero crossing point)之時刻(moment)，因此相較於參考文獻[5]中所提之設計，所提出的解調器架構可在不需參考文獻[5]中所必須的電報電路(preamble circuits)之情況下完成獲得該解調輸出(70)的動作，而不會有如參考文獻[5]中所遭遇到因晶片中震盪器的時脈相位偏移(phase drifting)所造成之問題。
另外，關於分析結果與比較的部分，本發明之架構已使用台積電(TSMC)0.18 μm的互補金氧半導體(CMOS)製程進行驗證，惟所提出的架構並無製程適用性方面的限制，於驗證上亦可使用其它較差或者更先進之製程。由於無線供電式系統的供應電源乃透過另一發射端來傳送，並於接收機(receiver，含解調器)端再行處理獲得，為能提升整體系統之能量效益，相較於非無限供電之電子產品與組件來說，採用無線供電之電子組件對於降低接收機端功耗部份更為要求。因此，本發明於實際驗證時採用了參考文獻[6]中的史密特觸發器(Schmitt trigger)電路來實現第二圖中的所有史密特觸發器，以消除傳統的史密特觸發器因較大的短路電流(short-circuit current)所導致的較差能量效益。
此外，為能完整驗證本發明所提出的解調器於實際使用在無線供電式系統時的操作性能，本發明更使用參考文
獻[7]中的無限鍵控移相傳輸平台(wireless PSK transmitter)來對所提出的架構進行驗證。下表一所整理的即為本發明所提出的BPSK解調器之實際量測效能以及與既有參考文獻成果之比較。
在表一中，ASK係指鍵控移幅(amplitude shift keying)；FSK係指鍵控移頻(frequency shift keying)；DFSK係指雙移頻率鍵控(double frequency shift keying)；DPSK係指差分鍵控移相(differential phase
shift keying)；BPSK係指二元鍵控移相(Binary Phase Shift Keying)。
其中，須注意雖然本發明於驗證時是根據特殊應用需求而將所提出的解調器之操作載頻設計在4 MHz，然本發明所提的設計案並非僅適用於4 MHz，而是可根據個人應用的需求進行調整。此外，另一個須特別注意的部份是表一中的『資料率對載頻比』，所提出的架構在這部份的效能上係受限於整個發收機(transceiver)的架構與設計不完美所致，而非解調器本身的問題。最後，本發明可從表一的結果中看出，不論是在解調器面積與功耗上，對比於參考文獻中現有的解調架構，本發明所提出之解調器在兩方面皆有著更為優異的效能。
總結而言，首先，本發明提出一應用於低工業、科學，與醫學頻帶頻率之無線供電式或高接收訊雜比的無線系統的二元鍵控移相解調架構。利用本發明可達解調二元鍵控移相之訊號而不需任何諸如鎖相迴路等之高複雜度載波回復電路，便可完成解調。此外，利用本發明除了可達解調二元鍵控移相之訊號而不需任何諸如鎖相迴路等之高複雜度載波回復電路的功效之外，亦不須額外的補償電路，可達成低複雜度、低實現成本與低功耗等功效。
前文係針對本發明之可行實施例為本發明之技術特徵進行具體說明；惟，熟悉此項技術之人士當可在不脫離本發明之精神與原則下對本發明進行變更與修改，而該等變更與修改，皆應涵蓋於如下申請專利範圍所界定之範疇中。
(10)‧‧‧二元鍵控移相訊號
(20)‧‧‧數位化器
(30)‧‧‧載波時脈萃取器
(40)‧‧‧二元相關器
(50)‧‧‧延遲組件
(60)‧‧‧取樣器
(70)‧‧‧解調輸出
第一圖：係本發明可行實施例之系統流程示意圖。
第二圖：係本發明可行實施例之系統實現電路示意圖。
(10)‧‧‧二元鍵控移相訊號
(20)‧‧‧數位化器
(30)‧‧‧載波時脈萃取器
(40)‧‧‧二元相關器
(50)‧‧‧延遲組件
(60)‧‧‧取樣器
(70)‧‧‧解調輸出
Claims (9)
- 一種低複雜與低功耗的鍵控移相解調器之系統，係包括：一數位化器(Digitizer)，該數位化器係輸入一二元鍵控移相訊號(BPSK Signal)，該數位化器係可將該二元鍵控移相訊號數位化成為數位輸出的波形；與相位轉換無關的一載波時脈萃取器(Phase-transition-independent Carrier Clock Extractor)，該載波時脈萃取器係包括受起始重設訊號所控制的一放電路徑，該放電路徑係可確保所提供的該鍵控移相解調器可於電源起始時正確運作，該載波時脈萃取器亦包括控制訊號(Vtune)所控制之一電容性負載路徑，當電路遭受到製程偏移影響時，該電容性負載路徑可提供電路一個補償機制，該控制訊號(Vtune)可於電路實現完後於實際實用前的測試階段決定其是否須接至電路之電源端或者參考地端，以決定該電容性負載路徑是否有須要導通，且該電容性負載路徑不須任何特殊的偏壓來控制該控制訊號(Vtune)，而僅須電路之電源端或者參考地端；該載波時脈萃取器係與該數位化器電性連接，該載波時脈萃取器係可偵測該數位化器的輸出訊號之相位轉態；一二元相關器(Binary Correlater)，該二元相關器係分別與該數位化器及該載波時脈萃取器進行電性連接，該二元相關器係可將該數位化器的輸出節點的訊號與該載波時脈萃取器萃取出的載波時脈訊號進行相關處理； 一延遲組件(Delay Element)，該延遲組件係與該載波時脈萃取器電性連接，該延遲組件係可接收處理該載波時脈萃取器萃取出的載波時脈訊號；以及，一取樣器(Sampler)，該取樣器係分別與該二元相關器及該延遲組件電性連接，該取樣器係可將經該延遲組件所得之訊號對該二元相關器的輸出之訊號進行取樣，藉此，來完成解調輸出的動作。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該數位化器係包括一史密特觸發器(Schmitt trigger)以及一反向器(Inverter)。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該數位化器係包括一具遲滯(Hysteresis)能力的電路以及一反向器(Inverter)。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該載波時脈萃取器係包括兩D型正反器、一反或閘(NOR)、兩P型電晶體、三個N型電晶體、兩個電容以及一個史密特觸發器(Schmitt trigger)。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該載波時脈萃取器係包括一具遲滯(Hysteresis)能力的電路。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該二元相關器係包括一互斥或閘(exclusive-OR,XOR)。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該延遲組件係包括一反向器(Inverter)、一個電容，以及一史密特觸發器(Schmitt trigger)。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該延遲組件係包括一具遲滯(Hysteresis)能力的電路。
- 如申請專利範圍第1項所述之低複雜與低功耗的鍵控移相解調器之系統，其中，該取樣器係包括一D型正反器。
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| Publication Number | Publication Date |
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| TW200929967A TW200929967A (en) | 2009-07-01 |
| TWI413384B true TWI413384B (zh) | 2013-10-21 |
Family
ID=44864708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW97141303A TWI413384B (zh) | 2008-10-28 | 2008-10-28 | Low complexity and low power consumption of the keyed phase shifter system |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI413384B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4744094A (en) * | 1986-12-12 | 1988-05-10 | Zenith Electronics Corporation | BPSK demodulator with D type flip/flop |
| US5844907A (en) * | 1995-11-28 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Synchronization determining circuit, demodulator and communication system |
| US6341146B1 (en) * | 1998-10-29 | 2002-01-22 | Lucnet Technologies Inc. | Phase-shift-keying demodulator and demodulation method using a period-width windowing technique |
| TW477105B (en) * | 2000-04-11 | 2002-02-21 | Cheng Jou | Phase demodulator |
-
2008
- 2008-10-28 TW TW97141303A patent/TWI413384B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4744094A (en) * | 1986-12-12 | 1988-05-10 | Zenith Electronics Corporation | BPSK demodulator with D type flip/flop |
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| TW477105B (en) * | 2000-04-11 | 2002-02-21 | Cheng Jou | Phase demodulator |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200929967A (en) | 2009-07-01 |
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