JP2000013241A - 畳み込み符号化装置とビタビ復号化装置 - Google Patents
畳み込み符号化装置とビタビ復号化装置Info
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- JP2000013241A JP2000013241A JP11114317A JP11431799A JP2000013241A JP 2000013241 A JP2000013241 A JP 2000013241A JP 11114317 A JP11114317 A JP 11114317A JP 11431799 A JP11431799 A JP 11431799A JP 2000013241 A JP2000013241 A JP 2000013241A
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Abstract
(57)【要約】
【解決手段】 シフトレジスタＳＬ１〜ＳＬ３と、排他
的論理和回路３によって、３種類の畳み込み符号化ビッ
ト＃１，＃２，＃３を生成する。レートが１／３の誤り
訂正符号を送信する場合、ビット＃１〜＃３をシリアル
変換して出力する。一方、レートが１／２の誤り訂正符
号を送信する場合には、セレクタ４を動作させ、第３ビ
ット＃３を無効化する。 【効果】 レートが異なる場合でも、共通のシフトレジ
スタを使用し、簡単な切り換えでいずれか一方の方式を
使用できる。
的論理和回路３によって、３種類の畳み込み符号化ビッ
ト＃１，＃２，＃３を生成する。レートが１／３の誤り
訂正符号を送信する場合、ビット＃１〜＃３をシリアル
変換して出力する。一方、レートが１／２の誤り訂正符
号を送信する場合には、セレクタ４を動作させ、第３ビ
ット＃３を無効化する。 【効果】 レートが異なる場合でも、共通のシフトレジ
スタを使用し、簡単な切り換えでいずれか一方の方式を
使用できる。
Description
【０００１】
【発明の属する技術分野】この発明は、移動体通信の分
野に適する畳み込み符号化装置とビタビ復号化装置とに
関するものである。
野に適する畳み込み符号化装置とビタビ復号化装置とに
関するものである。
【０００２】
【従来の技術】自動車電話、携帯電話等の、移動体用の
無線通信システムは、時代の要請に従って急激な発展を
とげている。こうした無線通信においては、信号が電波
によって送受信されることから、雑音等による誤りを訂
正し、入力時の信号を忠実に再生する誤り訂正技術が不
可欠となっている。この誤り訂正技術としては、従来、
畳み込み符号化方式や、ＢＣＨ（Bose-Chaudhuri-Hocqu
enghem）方式、ＲＳ（Reed Solomom）方式等が良く知ら
れている。
無線通信システムは、時代の要請に従って急激な発展を
とげている。こうした無線通信においては、信号が電波
によって送受信されることから、雑音等による誤りを訂
正し、入力時の信号を忠実に再生する誤り訂正技術が不
可欠となっている。この誤り訂正技術としては、従来、
畳み込み符号化方式や、ＢＣＨ（Bose-Chaudhuri-Hocqu
enghem）方式、ＲＳ（Reed Solomom）方式等が良く知ら
れている。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には次のような解決すべき課題があった。
な従来の技術には次のような解決すべき課題があった。
【０００４】畳み込み符号化方式は、復号時に前後の信
号を予測できるよう、入力信号をそれ以前に入力した信
号と関連づけて出力する符号化方式である。関連づけを
式で表したものを生成多項式と呼ぶ。１ビット入力に対
し、生成多項式を２種類使えば、レート１／２の符号
化、３種類使えばレート１／３の符号化と呼ぶ。レート
１／２の場合、出力情報量は入力情報量の２倍、レート
１／３の場合は３倍となり、情報量は増えるが、情報量
が増えるほど、誤り訂正能力は高くなる。移動通信の分
野では、無線伝搬環境やサービス種別により、情報量を
可変して、適切な誤り品質を提供する必要がある。
号を予測できるよう、入力信号をそれ以前に入力した信
号と関連づけて出力する符号化方式である。関連づけを
式で表したものを生成多項式と呼ぶ。１ビット入力に対
し、生成多項式を２種類使えば、レート１／２の符号
化、３種類使えばレート１／３の符号化と呼ぶ。レート
１／２の場合、出力情報量は入力情報量の２倍、レート
１／３の場合は３倍となり、情報量は増えるが、情報量
が増えるほど、誤り訂正能力は高くなる。移動通信の分
野では、無線伝搬環境やサービス種別により、情報量を
可変して、適切な誤り品質を提供する必要がある。
【０００５】図４(a)と４(b)は、従来の畳み込み符号化
装置とビタビ復号化装置とを示している。図４(a)にお
いて、従来の畳み込み符号化装置は、セレクタ２３、レ
ート１／２の畳み込み符号化装置２４、レート１／３の
畳み込み符号化装置２５そしてセレクタ２６を含む。従
来の畳み込み符号化装置は、畳み込み符号化レート（Ｒ
＝１／２またはＲ＝１／３）に応答して、レート１／２
の畳み込み符号化装置２４またはレート１／３の畳み込
み符号化装置２５のどちらかを選択する。図４(b)にお
いて、ビタビ復号化装置は、セレクタ３３、レート１／
２のビタビ復号化装置３４、レート１／３のビタビ復号
化装置３５そしてセレクタ３６を含む。ビタビ復号化装
置は、畳み込み符号化レートに応答して、レート１／２
のビタビ復号化装置３４またはレート１／３のビタビ復
号化装置３５のどちらかを選択する。従って、２つの畳
み込み符号化装置と２つのビタビ復号化装置を持ってい
る従来の無線トランシーバは、サイズが大きく複雑にな
る。
装置とビタビ復号化装置とを示している。図４(a)にお
いて、従来の畳み込み符号化装置は、セレクタ２３、レ
ート１／２の畳み込み符号化装置２４、レート１／３の
畳み込み符号化装置２５そしてセレクタ２６を含む。従
来の畳み込み符号化装置は、畳み込み符号化レート（Ｒ
＝１／２またはＲ＝１／３）に応答して、レート１／２
の畳み込み符号化装置２４またはレート１／３の畳み込
み符号化装置２５のどちらかを選択する。図４(b)にお
いて、ビタビ復号化装置は、セレクタ３３、レート１／
２のビタビ復号化装置３４、レート１／３のビタビ復号
化装置３５そしてセレクタ３６を含む。ビタビ復号化装
置は、畳み込み符号化レートに応答して、レート１／２
のビタビ復号化装置３４またはレート１／３のビタビ復
号化装置３５のどちらかを選択する。従って、２つの畳
み込み符号化装置と２つのビタビ復号化装置を持ってい
る従来の無線トランシーバは、サイズが大きく複雑にな
る。
【０００６】
【課題を解決するための手段】この発明は前記課題を解
決するために、次の構成を採用する。
決するために、次の構成を採用する。
【０００７】＜構成１＞Ｎ個の生成多項式に基づいてＮ
個の畳み込み符号化ビットを発生するための畳み込み符
号発生部と、前記畳み込み符号化ビットをシリアルな畳
み込み符号列に変換するためのパラレル／シリアル変換
部と、レート１／Ｎまたはレート１／Ｍのどちらかの畳
み込み符号化レートを示すためのレート指示部と（ここ
でＮとＭは、Ｍ＜Ｎの関係を満たす正の整数である）、
レート１／Ｎで畳み込み符号化を行うときＮ個の前記畳
み込み符号化ビットを供給し、レート１／Ｍで畳み込み
符号化を行うときレート１／Ｎの畳み込み符号化とレー
ト１／Ｍの畳み込み符号化とに共通するＭ個の生成多項
式によって発生されるＭ個の畳み込み符号化ビットを供
給し且つレート１／Ｎの畳み込み符号化のために他の
（Ｎ−Ｍ）個の生成多項式によって発生される（Ｎ−
Ｍ）個の畳み込み符号化ビットを無効化するためのセレ
クタとを備えてなることを特徴とする畳み込み符号化装
置。
個の畳み込み符号化ビットを発生するための畳み込み符
号発生部と、前記畳み込み符号化ビットをシリアルな畳
み込み符号列に変換するためのパラレル／シリアル変換
部と、レート１／Ｎまたはレート１／Ｍのどちらかの畳
み込み符号化レートを示すためのレート指示部と（ここ
でＮとＭは、Ｍ＜Ｎの関係を満たす正の整数である）、
レート１／Ｎで畳み込み符号化を行うときＮ個の前記畳
み込み符号化ビットを供給し、レート１／Ｍで畳み込み
符号化を行うときレート１／Ｎの畳み込み符号化とレー
ト１／Ｍの畳み込み符号化とに共通するＭ個の生成多項
式によって発生されるＭ個の畳み込み符号化ビットを供
給し且つレート１／Ｎの畳み込み符号化のために他の
（Ｎ−Ｍ）個の生成多項式によって発生される（Ｎ−
Ｍ）個の畳み込み符号化ビットを無効化するためのセレ
クタとを備えてなることを特徴とする畳み込み符号化装
置。
【０００８】＜構成２＞構成１に記載の畳み込み符号化
装置において、前記パラレル／シリアル変換部は前記１
／Ｍの畳み込み符号化を行うとき前記無効化された（Ｎ
−Ｍ）個の畳み込み符号化ビットを出力しないようにす
ることを特徴とする畳み込み符号化装置。
装置において、前記パラレル／シリアル変換部は前記１
／Ｍの畳み込み符号化を行うとき前記無効化された（Ｎ
−Ｍ）個の畳み込み符号化ビットを出力しないようにす
ることを特徴とする畳み込み符号化装置。
【０００９】＜構成３＞構成1に記載の畳み込み符号化
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つフレーム毎に畳み込み符号化レートを指
示することを特徴とする畳み込み符号化装置。
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つフレーム毎に畳み込み符号化レートを指
示することを特徴とする畳み込み符号化装置。
【００１０】＜構成４＞構成１に記載の畳み込み符号化
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つバーストフレーム毎に畳み込み符号化レ
ートを指示することを特徴とする畳み込み符号化装置。
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つバーストフレーム毎に畳み込み符号化レ
ートを指示することを特徴とする畳み込み符号化装置。
【００１１】＜構成５＞構成１に記載の畳み込み符号化
装置において、前記レート指示部は、呼設定毎に畳み込
み符号化レートを指示することを特徴とする畳み込み符
号化装置。
装置において、前記レート指示部は、呼設定毎に畳み込
み符号化レートを指示することを特徴とする畳み込み符
号化装置。
【００１２】＜構成６＞畳み込み符号化部により入力さ
れるレート情報を持つ受信信号から１／Ｎ（Ｎは正の整
数）または１／Ｍ（Ｍは、Ｍ＜Ｎである正の整数）の畳
み込み符号化レートを検出し、前記検出された畳み込み
符号化レートに基づく指令を供給するためのレート指示
部と、前記指令が１／Ｎの畳み込み符号レートであると
き、前記レート１／Ｎの畳み込み符号化のためＮ個の生
成多項式によって発生されるＮ個の畳み込み符号化ビッ
トをビタビ復号化回路へ供給し、前記指令が１／Ｍの畳
み込み符号レートであるとき、前記１／Ｎの畳み込み符
号と前記１／Ｍの畳み込み符号とで共通するＭ個の生成
多項式によって発生されるＭ個の畳み込み符号化ビット
を前記ビタビ復号化回路へ供給し且つ残りの（Ｎ−Ｍ）
個の畳み込み符号化ビットを無効化データに置き換える
ためのデータ変換部とを備えてなることを特徴とするビ
タビ復号化装置。
れるレート情報を持つ受信信号から１／Ｎ（Ｎは正の整
数）または１／Ｍ（Ｍは、Ｍ＜Ｎである正の整数）の畳
み込み符号化レートを検出し、前記検出された畳み込み
符号化レートに基づく指令を供給するためのレート指示
部と、前記指令が１／Ｎの畳み込み符号レートであると
き、前記レート１／Ｎの畳み込み符号化のためＮ個の生
成多項式によって発生されるＮ個の畳み込み符号化ビッ
トをビタビ復号化回路へ供給し、前記指令が１／Ｍの畳
み込み符号レートであるとき、前記１／Ｎの畳み込み符
号と前記１／Ｍの畳み込み符号とで共通するＭ個の生成
多項式によって発生されるＭ個の畳み込み符号化ビット
を前記ビタビ復号化回路へ供給し且つ残りの（Ｎ−Ｍ）
個の畳み込み符号化ビットを無効化データに置き換える
ためのデータ変換部とを備えてなることを特徴とするビ
タビ復号化装置。
【００１３】＜構成７＞構成６に記載のビタビ復号化装
置において、前記データ変換部は、畳み込み符号化ビッ
トを「１」から「０」へ変換し且つ「０」から「１」へ
変換するための畳み込み符号化ビット変換部と、前記レ
ート指示部からの指令に基づいて前記無効化データを
「０」に変換するためのゼロ挿入回路とを備えてなるこ
とを特徴とするビタビ復号化装置。
置において、前記データ変換部は、畳み込み符号化ビッ
トを「１」から「０」へ変換し且つ「０」から「１」へ
変換するための畳み込み符号化ビット変換部と、前記レ
ート指示部からの指令に基づいて前記無効化データを
「０」に変換するためのゼロ挿入回路とを備えてなるこ
とを特徴とするビタビ復号化装置。
【００１４】＜構成８＞構成７に記載のビタビ復号化装
置において、前記ゼロ挿入回路は、前記畳み込み符号化
部が前記無効化データを送信しない場合に前記無効化デ
ータのために「０」を挿入することを特徴とするビタビ
復号化装置。
置において、前記ゼロ挿入回路は、前記畳み込み符号化
部が前記無効化データを送信しない場合に前記無効化デ
ータのために「０」を挿入することを特徴とするビタビ
復号化装置。
【００１５】＜構成９＞構成６に記載のビタビ復号化装
置において、前記レート指示部は、前記畳み込み符号化
ビットを持つフレーム毎に前記畳み込み符号化レートを
検出することを特徴とするビタビ復号化装置。
置において、前記レート指示部は、前記畳み込み符号化
ビットを持つフレーム毎に前記畳み込み符号化レートを
検出することを特徴とするビタビ復号化装置。
【００１６】＜構成１０＞構成６に記載のビタビ復号化
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つバーストフレーム毎に前記畳み込み符号
化レートを検出することを特徴とするビタビ復号化装
置。
装置において、前記レート指示部は、前記畳み込み符号
化ビットを持つバーストフレーム毎に前記畳み込み符号
化レートを検出することを特徴とするビタビ復号化装
置。
【００１７】＜構成１１＞構成６に記載のビタビ復号化
装置において、前記レート指示部は、呼設定毎に前記畳
み込み符号化レートを検出することを特徴とするビタビ
復号化装置。
装置において、前記レート指示部は、呼設定毎に前記畳
み込み符号化レートを検出することを特徴とするビタビ
復号化装置。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。
例を用いて説明する。
【００１９】（具体例１）図１は、本発明の畳み込み符
号化装置の具体例を示す説明図である。
号化装置の具体例を示す説明図である。
【００２０】図１の(a)は畳み込み符号化部のブロック
図、(b)はレート１／３の畳み込み符号化を行うときの
畳み込み符号化部の出力データ、(c)はレート１／２の
畳み込み符号化を行うときの畳み込み符号化部の出力デ
ータを示す。
図、(b)はレート１／３の畳み込み符号化を行うときの
畳み込み符号化部の出力データ、(c)はレート１／２の
畳み込み符号化を行うときの畳み込み符号化部の出力デ
ータを示す。
【００２１】図１(a)に示される畳み込み符号化部は、
７個の排他的諭理和回路３、３個のシフトレジスタＳＬ
１、ＳＬ２およびＳＬ３、セレクタ4、レート指示部
５、そしてパラレル／シリアル変換部６を含む。畳み込
み符号化部は、入力ビット列１を、第１ビット列C1i、
第２ビット列C2iと第３ビット列C3iからなる出力ビット
列２へ畳み込み符号化する。第１のビット列C1iは、以
下の第１の生成多項式を演算することによって得られ
る。 C1i=Cn (+) Cn-1 (+) Cn-2 (+) Cn-3 ここで、Cnは入力ビット、Cn-1はシフトレジスタＳＬ１
により出力される第１先行ビット、Cn-2はシフトレジス
タＳＬ２により出力される第２先行ビット、Cn -3はシフ
トレジスタＳＬ３より出力される第３先行ビット、(+)
は排他的論理和演算を示す。
７個の排他的諭理和回路３、３個のシフトレジスタＳＬ
１、ＳＬ２およびＳＬ３、セレクタ4、レート指示部
５、そしてパラレル／シリアル変換部６を含む。畳み込
み符号化部は、入力ビット列１を、第１ビット列C1i、
第２ビット列C2iと第３ビット列C3iからなる出力ビット
列２へ畳み込み符号化する。第１のビット列C1iは、以
下の第１の生成多項式を演算することによって得られ
る。 C1i=Cn (+) Cn-1 (+) Cn-2 (+) Cn-3 ここで、Cnは入力ビット、Cn-1はシフトレジスタＳＬ１
により出力される第１先行ビット、Cn-2はシフトレジス
タＳＬ２により出力される第２先行ビット、Cn -3はシフ
トレジスタＳＬ３より出力される第３先行ビット、(+)
は排他的論理和演算を示す。
【００２２】同様に、第２のビット列C2iは、以下の第
２の生成多項式を演算することによって得られる。
２の生成多項式を演算することによって得られる。
【００２３】C2i=Cn (+) Cn-2 (+) Cn-3 第３のビット列C3iは、以下の第３の生成多項式を演算
することによって得られる。
することによって得られる。
【００２４】C3i=Cn (+) Cn-1 (+) Cn-3 パラレル／シリアル変換部６は、第１ビット列C1i、第
２ビット列C2iと第３ビット列C3iを含むパラレルデータ
列をシリアル出力ビット列２に変換する。このようにし
て、シリアルに畳み込み符号を送ることができる。ここ
で、第３ビット列C3iは、レート指示部５によって出力
されるコマンド信号によって制御されるセレクタ４を経
由し、パラレル／シリアル変換部６へ出力される。セレ
クタ４は、コマンド信号がレート１／３の畳み込み符号
化を示すとき、第３ビット列C3iをパラレル／シリアル
変換部６へ出力する。一方、セレクタ４は、コマンド信
号がレート１／２の畳み込み符号化を示すとき、第３ビ
ット列C3iを無効にする。例えば、セレクタ４は、コマ
ンド信号がレート１／２の畳み込み符号化を示すなら
ば、パラレル／シリアル変換部６に第３ビット列C3iを
出力しない。このようにして、パラレル／シリアル変換
部６は、セレクタ４が第３ビット列C3iを通過させると
き、図１(b)に示されるように出力ビット列２Ａを出力
する。パラレル／シリアル変換部６は、同様に、セレク
タ４が第３ビット列C3iを無効にするとき、図１(c)に示
される出力ビット列２Ｂを出力する。
２ビット列C2iと第３ビット列C3iを含むパラレルデータ
列をシリアル出力ビット列２に変換する。このようにし
て、シリアルに畳み込み符号を送ることができる。ここ
で、第３ビット列C3iは、レート指示部５によって出力
されるコマンド信号によって制御されるセレクタ４を経
由し、パラレル／シリアル変換部６へ出力される。セレ
クタ４は、コマンド信号がレート１／３の畳み込み符号
化を示すとき、第３ビット列C3iをパラレル／シリアル
変換部６へ出力する。一方、セレクタ４は、コマンド信
号がレート１／２の畳み込み符号化を示すとき、第３ビ
ット列C3iを無効にする。例えば、セレクタ４は、コマ
ンド信号がレート１／２の畳み込み符号化を示すなら
ば、パラレル／シリアル変換部６に第３ビット列C3iを
出力しない。このようにして、パラレル／シリアル変換
部６は、セレクタ４が第３ビット列C3iを通過させると
き、図１(b)に示されるように出力ビット列２Ａを出力
する。パラレル／シリアル変換部６は、同様に、セレク
タ４が第３ビット列C3iを無効にするとき、図１(c)に示
される出力ビット列２Ｂを出力する。
【００２５】図５は、図１(a)のレート１／３の畳み込
み符号化部のためのトレリス図を示す。図５のツリー構
造における各々のノードは、a=000、b=100、c=010、d=1
10、e=001、f=101、g=011、h=111のように、シフトレジ
スタＳＬ１、ＳＬ２とＳＬ３において、８つの取り得る
状態に対応して表示されている。ツリー構造の第１の分
岐は、時間Ｔ１で、２倍になり一対のノードを生成す
る。第２の分岐は、時間Ｔ２で、a、b、cとdで表示され
る４つのノードとなる。第３の分岐は、時間Ｔ３でa、
b、c、d、e、f、gとhで表示される８つのノードとな
る。第４の分岐の後、時間Ｔ４で、合計１６のノードが
ある。
み符号化部のためのトレリス図を示す。図５のツリー構
造における各々のノードは、a=000、b=100、c=010、d=1
10、e=001、f=101、g=011、h=111のように、シフトレジ
スタＳＬ１、ＳＬ２とＳＬ３において、８つの取り得る
状態に対応して表示されている。ツリー構造の第１の分
岐は、時間Ｔ１で、２倍になり一対のノードを生成す
る。第２の分岐は、時間Ｔ２で、a、b、cとdで表示され
る４つのノードとなる。第３の分岐は、時間Ｔ３でa、
b、c、d、e、f、gとhで表示される８つのノードとな
る。第４の分岐の後、時間Ｔ４で、合計１６のノードが
ある。
【００２６】同じ状態の各々のノードから発する全ての
分岐は、図５の分岐に示されるように同一の畳み込みビ
ット列を発生する。例えば、各々のノードは、（a）時
間Ｔ１〜Ｔ５では、畳み込みビット列000をもつ分岐
と、畳み込みビット列111をもつ分岐とがある。他の例
として、各々のノードは、（b）時間Ｔ２〜Ｔ５では、
畳み込みビット列101をもつ分岐と、畳み込みビット列0
10をもつ分岐とがある。この理由は、前記した３つの生
成多項式から明らかである。
分岐は、図５の分岐に示されるように同一の畳み込みビ
ット列を発生する。例えば、各々のノードは、（a）時
間Ｔ１〜Ｔ５では、畳み込みビット列000をもつ分岐
と、畳み込みビット列111をもつ分岐とがある。他の例
として、各々のノードは、（b）時間Ｔ２〜Ｔ５では、
畳み込みビット列101をもつ分岐と、畳み込みビット列0
10をもつ分岐とがある。この理由は、前記した３つの生
成多項式から明らかである。
【００２７】図５において、時間Ｔ(k)のノードから時
間Ｔ(k+1)の他のノードへの実線で示される分岐は、入
力データ「０」が畳み込み符号化部へ入力されることを
示している。時間Ｔ(k)のノードから時間Ｔ(k+1)の他の
ノードへの破線で示される分岐は、入力データ「１」が
畳み込み符号化部へ入力されることを示している。
間Ｔ(k+1)の他のノードへの実線で示される分岐は、入
力データ「０」が畳み込み符号化部へ入力されることを
示している。時間Ｔ(k)のノードから時間Ｔ(k+1)の他の
ノードへの破線で示される分岐は、入力データ「１」が
畳み込み符号化部へ入力されることを示している。
【００２８】以下の例は、レート１／３の畳み込み符号
化を行うとき、図５におけるトレリス図を横切ることを
示している。もし、時間Ｔ１で、状態（a）で、入力デ
ータ「１」が畳み込み符号化部へ入力されるなら、符号化
部は、生成多項式に基づいて第１、第２及び第３のビッ
ト列C1i、C2i、C3iに対応して畳み込み符号化部へ畳み
込み符号「１１１」を出力する。次に、もし時間Ｔ２
で、状態（b）で、入力データ「１」が入力されるな
ら、符号化部は、畳み込み符号「０１０」を出力する。
同様に、もし入力データ「０」、「１」、「１」が連続
して入力されるならば、符号化部は、畳み込み符号、
「０１１」、「１１０」、「１０１」を順に出力する。
化を行うとき、図５におけるトレリス図を横切ることを
示している。もし、時間Ｔ１で、状態（a）で、入力デ
ータ「１」が畳み込み符号化部へ入力されるなら、符号化
部は、生成多項式に基づいて第１、第２及び第３のビッ
ト列C1i、C2i、C3iに対応して畳み込み符号化部へ畳み
込み符号「１１１」を出力する。次に、もし時間Ｔ２
で、状態（b）で、入力データ「１」が入力されるな
ら、符号化部は、畳み込み符号「０１０」を出力する。
同様に、もし入力データ「０」、「１」、「１」が連続
して入力されるならば、符号化部は、畳み込み符号、
「０１１」、「１１０」、「１０１」を順に出力する。
【００２９】以下の例は、１／２の畳み込み符号化を行
うとき、図５におけるトレリス図を横切ることを示して
いる。もし、時間Ｔ１で、状態（a）で、入力データ
「１」が畳み込み符号化部へ入力されるなら、第３のビッ
ト列C3iがセレクタ４により無効化されるので、符号化
部は、第１および第２のビット列C1i、C2iに対応して畳
み込み符号化部へ畳み込み符号「１１」を出力する。次
に、もし時間Ｔ２で、状態（b）で、入力データ「１」
が入力されるなら、符号化部は、畳み込み符号「１０」
を出力する。同様に、もし入力データ「０」、「１」、
「１」が連続して入力されるならば、符号化部は、畳み
込み符号、「０１」、「１１」、「１０」を順に出力す
る。
うとき、図５におけるトレリス図を横切ることを示して
いる。もし、時間Ｔ１で、状態（a）で、入力データ
「１」が畳み込み符号化部へ入力されるなら、第３のビッ
ト列C3iがセレクタ４により無効化されるので、符号化
部は、第１および第２のビット列C1i、C2iに対応して畳
み込み符号化部へ畳み込み符号「１１」を出力する。次
に、もし時間Ｔ２で、状態（b）で、入力データ「１」
が入力されるなら、符号化部は、畳み込み符号「１０」
を出力する。同様に、もし入力データ「０」、「１」、
「１」が連続して入力されるならば、符号化部は、畳み
込み符号、「０１」、「１１」、「１０」を順に出力す
る。
【００３０】この具体例において、セレクタ４は、装置
がレート指示部５により出力されるコマンド信号に基づ
いて、第３のビット列C3iを通過させたり無効化させた
りすることができるなら、そのような他の装置へ容易に
置き換えることができる。
がレート指示部５により出力されるコマンド信号に基づ
いて、第３のビット列C3iを通過させたり無効化させた
りすることができるなら、そのような他の装置へ容易に
置き換えることができる。
【００３１】図２はビタビ復号化装置を説明するための
図であり、以下、ビタビ復号化装置の具体例につき図面
を用いて説明する。このビタビ復号化装置は、データ変
換部１２、ゼロ挿入回路１３、分岐メトリック演算部１
４、パスメトリック演算部１５、パス評価部１６そして
レートレート指示部１８を備えている。ビタビ復号化装
置は、一般的に、受信ビット列を復号化し、復号化ビッ
ト列を出力する。図２に示されるように、受信ビット列
は、入力端子１１を介して、データ変換部１２へ供給さ
れる。データ変換部１２は、受信ビット「０」は「１」
に変換され、「１」は「０」に変換されるというよう
に、受信ビット列（第１、第２及び第３のビット列C
1i、C2i、C3i）を変換する。
図であり、以下、ビタビ復号化装置の具体例につき図面
を用いて説明する。このビタビ復号化装置は、データ変
換部１２、ゼロ挿入回路１３、分岐メトリック演算部１
４、パスメトリック演算部１５、パス評価部１６そして
レートレート指示部１８を備えている。ビタビ復号化装
置は、一般的に、受信ビット列を復号化し、復号化ビッ
ト列を出力する。図２に示されるように、受信ビット列
は、入力端子１１を介して、データ変換部１２へ供給さ
れる。データ変換部１２は、受信ビット「０」は「１」
に変換され、「１」は「０」に変換されるというよう
に、受信ビット列（第１、第２及び第３のビット列C
1i、C2i、C3i）を変換する。
【００３２】ゼロ挿入回路１３は、レート指示部がレー
ト１／３の畳み込み符号化を示すとき、分岐メトリック
演算部１４へ、データ変換部１２により出力される変換
されたデータ列を変換する。同様に、ゼロ挿入回路１３
は、レート指示部がレート１／２の畳み込み符号化を示
すとき、図１(b)に示されるように、第３ビット列C3iの
各部分に「０」を挿入する。
ト１／３の畳み込み符号化を示すとき、分岐メトリック
演算部１４へ、データ変換部１２により出力される変換
されたデータ列を変換する。同様に、ゼロ挿入回路１３
は、レート指示部がレート１／２の畳み込み符号化を示
すとき、図１(b)に示されるように、第３ビット列C3iの
各部分に「０」を挿入する。
【００３３】分岐メトリック演算部１４は、以下の式を
用いることにより、各分岐メトリックＢＭを演算する。
用いることにより、各分岐メトリックＢＭを演算する。
【００３４】 BM = C1i＊BM(N,1)＋ C2i＊BM(N,2) ＋ C3i *BM(N,3) 分岐メトリック演算部１４は、図６の各分岐に示される
ように、受信ビット列（C1i、C2i、C3i）と符号ワード
（BM(N,1)、BM(N,2)、BM(N,3)）との相関を計算する。
各々の符号ワードBM(N,1)、BM(N,2)、BM(N,3)は、各々
の状態遷移の結果として符号化部からの出力と推定され
る符号シンボルである。
ように、受信ビット列（C1i、C2i、C3i）と符号ワード
（BM(N,1)、BM(N,2)、BM(N,3)）との相関を計算する。
各々の符号ワードBM(N,1)、BM(N,2)、BM(N,3)は、各々
の状態遷移の結果として符号化部からの出力と推定され
る符号シンボルである。
【００３５】ゼロ挿入回路１３がC3iの各部分に「０」を
挿入する場合のため（即ち、レート１／２の畳み込み符
号化のため）、分岐メトリック演算部１４は、レート１
／３の畳み込み符号化のためと同様に、同じ式を用いて
受信ビット列（C1i、C2i、C3i）と符号ワード（BM(N,
1)、BM(N,2)、BM(N,3)）との相関を計算する。従って、
レート１／２の畳み込み符号化のための分岐メトリック
を計算するとき、分岐メトリック演算部１４によるその
計算は、ゼロ挿入回路１３が各C3iの部分に「０」を挿入
するので、以下の式を計算するのと等価となる。
挿入する場合のため（即ち、レート１／２の畳み込み符
号化のため）、分岐メトリック演算部１４は、レート１
／３の畳み込み符号化のためと同様に、同じ式を用いて
受信ビット列（C1i、C2i、C3i）と符号ワード（BM(N,
1)、BM(N,2)、BM(N,3)）との相関を計算する。従って、
レート１／２の畳み込み符号化のための分岐メトリック
を計算するとき、分岐メトリック演算部１４によるその
計算は、ゼロ挿入回路１３が各C3iの部分に「０」を挿入
するので、以下の式を計算するのと等価となる。
【００３６】BM = C1i＊BM(N,1)＋ C2i＊BM(N,2) 分岐メトリック演算部１４によって計算された分岐メト
リックは、パスメトリック演算部１５へ供給される。パ
スメトリック演算部１５は、接続された分岐の分岐メト
リックを合計することによって、各々のパスメトリック
を計算する。パス推定部１６は、最も大きなパスメトリ
ックをもつパスとして最適パスを選択する。
リックは、パスメトリック演算部１５へ供給される。パ
スメトリック演算部１５は、接続された分岐の分岐メト
リックを合計することによって、各々のパスメトリック
を計算する。パス推定部１６は、最も大きなパスメトリ
ックをもつパスとして最適パスを選択する。
【００３７】図６は、この具体例のレート１／３のビタ
ビ復号化のためのトレリス図を示す。図６のツリー構造
における各ノードは、a=000、b=100、c=010、d=110、e=
001、f=101、g=011、h=111のように、シフトレジスタSL
1、SL2およびSL3において取り得る８つの状態の対応し
て表示されている。例えば、図６の下部において、各々
の符号ワード列と分岐メトリックは、「１１１」、「０
１０」、「０１１」、「１１０」、「１０１」の受信ビ
ット列に基づいた分岐を示している。この受信ビット列
に基づいて、分岐メトリック演算部１４は、上記の式を
用いて、各々の分岐メトリックを計算する。もし、受信
ビット列が「１１１」であるならば、状態ａから状態ａ
への分岐メトリックは、符号ワード列「０００」から
「−３」として計算され、状態ａから状態ｂへの分岐メ
トリックは、符号ワード列「１１１」から「３」として
計算される。同様にして、各々の分岐メトリックは、図
６の分岐上に示されている。パスメトリック演算部１５
は、パスメトリックを決定するため、すべてのパスに分
岐メトリックを加える。パス推定部１６は、最も大きい
パスメトリックを持つパスに基づいて最適パスを決定す
る。
ビ復号化のためのトレリス図を示す。図６のツリー構造
における各ノードは、a=000、b=100、c=010、d=110、e=
001、f=101、g=011、h=111のように、シフトレジスタSL
1、SL2およびSL3において取り得る８つの状態の対応し
て表示されている。例えば、図６の下部において、各々
の符号ワード列と分岐メトリックは、「１１１」、「０
１０」、「０１１」、「１１０」、「１０１」の受信ビ
ット列に基づいた分岐を示している。この受信ビット列
に基づいて、分岐メトリック演算部１４は、上記の式を
用いて、各々の分岐メトリックを計算する。もし、受信
ビット列が「１１１」であるならば、状態ａから状態ａ
への分岐メトリックは、符号ワード列「０００」から
「−３」として計算され、状態ａから状態ｂへの分岐メ
トリックは、符号ワード列「１１１」から「３」として
計算される。同様にして、各々の分岐メトリックは、図
６の分岐上に示されている。パスメトリック演算部１５
は、パスメトリックを決定するため、すべてのパスに分
岐メトリックを加える。パス推定部１６は、最も大きい
パスメトリックを持つパスに基づいて最適パスを決定す
る。
【００３８】図３(a)、３(b)と３(c)は、畳み込み符号
のレート１／２と１／３との間でのレート変更のタイミ
ングを説明するための図である。例えば、伝搬する信号
の誤り特性が極めて厳しい環境においては、レートを１
／３に固定して移動通信を行うことが好ましい。また、
誤り特性が十分良好な環境では、レートを１／２に固定
すればよい。いずれの場合でも、図１に示した畳み込み
符号化装置や図２に示したビタビ復号化装置のレート指
示部５や１８を、該当する状態に初期設定しておけばよ
い。
のレート１／２と１／３との間でのレート変更のタイミ
ングを説明するための図である。例えば、伝搬する信号
の誤り特性が極めて厳しい環境においては、レートを１
／３に固定して移動通信を行うことが好ましい。また、
誤り特性が十分良好な環境では、レートを１／２に固定
すればよい。いずれの場合でも、図１に示した畳み込み
符号化装置や図２に示したビタビ復号化装置のレート指
示部５や１８を、該当する状態に初期設定しておけばよ
い。
【００３９】しかしながら、例えば移動局が都会から郊
外に移動して使用されるような場合には、基地局が自動
的にレートを切り換えることができるとよい。このよう
なレートの切り換えは、送信側から受信側のレート指示
部１８に所定の制御信号を送出することにより実現す
る。その送出タイミングは、例えばこの図３(a)で示さ
れるように、フレーム毎に畳み込み符号化のレートを変
更することが可能である。この場合、畳み込み符号化の
レートを示す情報ビットは、各々のフレームのヘッド部
分に供給される。さらに、図３(b)で示されるように、
呼毎にレートを設定し、呼が切断されると、次の呼設定
の際に新たなレートを決定するという方法も可能であ
る。それは、呼設定を開始するとき、畳み込み符号化の
レートは、決定される。
外に移動して使用されるような場合には、基地局が自動
的にレートを切り換えることができるとよい。このよう
なレートの切り換えは、送信側から受信側のレート指示
部１８に所定の制御信号を送出することにより実現す
る。その送出タイミングは、例えばこの図３(a)で示さ
れるように、フレーム毎に畳み込み符号化のレートを変
更することが可能である。この場合、畳み込み符号化の
レートを示す情報ビットは、各々のフレームのヘッド部
分に供給される。さらに、図３(b)で示されるように、
呼毎にレートを設定し、呼が切断されると、次の呼設定
の際に新たなレートを決定するという方法も可能であ
る。それは、呼設定を開始するとき、畳み込み符号化の
レートは、決定される。
【００４０】また、図３(c)で示されるように、各々の
バーストフレーム、即ち連続した音声の切れ目が生じた
部分毎に、レート変更が可能である。
バーストフレーム、即ち連続した音声の切れ目が生じた
部分毎に、レート変更が可能である。
【００４１】また、もし畳み込み符号化のレートを示す
情報とタイミングが復号化装置へ送信されるなら、その
畳み込み符号化のレートは、いつでも変えることができ
る。
情報とタイミングが復号化装置へ送信されるなら、その
畳み込み符号化のレートは、いつでも変えることができ
る。
【００４２】この発明の具体例は、１／２と１／３のレ
ートの畳み込み符号化を例に説明したが、発明は、Ｍと
Ｎが正の整数でＭ<Ｎを満たすとき、１／Ｎと１／Ｍの
レートの畳み込み符号化に適用することができる。ま
た、この発明の具体例は、符号化装置と復号化装置にお
いて１ビットシフトする例を用いて説明したが、この発
明は、１ビットより大きいビットシフトする場合にも適
用できる。
ートの畳み込み符号化を例に説明したが、発明は、Ｍと
Ｎが正の整数でＭ<Ｎを満たすとき、１／Ｎと１／Ｍの
レートの畳み込み符号化に適用することができる。ま
た、この発明の具体例は、符号化装置と復号化装置にお
いて１ビットシフトする例を用いて説明したが、この発
明は、１ビットより大きいビットシフトする場合にも適
用できる。
【００４３】当業者であれば理解できるように、この発
明はハードウェア、ソフトウェア、またはハードウェア
とソフトウェアの組み合わせにより実施することができ
る。
明はハードウェア、ソフトウェア、またはハードウェア
とソフトウェアの組み合わせにより実施することができ
る。
【００４４】以上、好ましい具体例を用いて詳細に説明
したが、当業者であれば特許請求の範囲内において、そ
の具体例にとらわれず、容易にその具体例を置換、また
は変更することができるであろう。
したが、当業者であれば特許請求の範囲内において、そ
の具体例にとらわれず、容易にその具体例を置換、また
は変更することができるであろう。
【００４５】
【発明の効果】以上、詳細に説明したように、この発明
の符号化装置によれば、両レートで共通の畳み込み符号
化ビットをシリアルに変換すると共に、残りの畳み込み
符号化ビットを無効化データに置き換えるようにしたの
で、排他的論理和回路やシフトレジスタの大部分を両レ
ートで共通化して、ハードウェアを簡略化することがで
きる。
の符号化装置によれば、両レートで共通の畳み込み符号
化ビットをシリアルに変換すると共に、残りの畳み込み
符号化ビットを無効化データに置き換えるようにしたの
で、排他的論理和回路やシフトレジスタの大部分を両レ
ートで共通化して、ハードウェアを簡略化することがで
きる。
【００４６】また、同様にこの発明のビタビ復号化装置
によれば、従来の装置に比べてハードウェア量を小さく
できる。即ち、この発明のビタビ復号化装置では、レー
ト１／３用ビタビ復号化部１セット分のハードウェアを
使用して、２種のレートの信号を処理することが可能に
なる。
によれば、従来の装置に比べてハードウェア量を小さく
できる。即ち、この発明のビタビ復号化装置では、レー
ト１／３用ビタビ復号化部１セット分のハードウェアを
使用して、２種のレートの信号を処理することが可能に
なる。
【図１】この発明の具体例を説明するための畳み込み符
号化部を示すブロック図とその出力のデータ構造図、
号化部を示すブロック図とその出力のデータ構造図、
【図２】この発明の具体例を説明するためのビタビ復号
化装置を示すブロック図、
化装置を示すブロック図、
【図３】この発明のレート変更タイミングの説明図、
【図４】従来の畳み込み符号化装置とビタビ復号化装置
とを説明するためのブロック図、
とを説明するためのブロック図、
【図５】図１(a)に示した畳み込み符号化部のレート１
／３の畳み込み符号化を説明するためのトレリス図、
／３の畳み込み符号化を説明するためのトレリス図、
【図６】図２に示したビタビ復号化装置のレート１／３
のビタビ復号化を説明するためのトレリス図である。
のビタビ復号化を説明するためのトレリス図である。
１ 入力ビット列、 ２ 出力ビット列、 ３ 排他的
論理和回路 ４ セレクタ、 ５ レート指示部、 ＳＬ１〜ＳＬ３
シフトレジスタ
論理和回路 ４ セレクタ、 ５ レート指示部、 ＳＬ１〜ＳＬ３
シフトレジスタ
Claims (11)
- 【請求項１】 Ｎ個の生成多項式に基づいてＮ個の畳み
込み符号化ビットを発生するための畳み込み符号発生部
と、 前記畳み込み符号化ビットをシリアルな畳み込み符号列
に変換するためのパラレル／シリアル変換部と、 レート１／Ｎまたはレート１／Ｍのどちらかの畳み込み
符号化レートを示すためのレート指示部と（ここでＮと
Ｍは、Ｍ＜Ｎの関係を満たす正の整数である）、 レート１／Ｎで畳み込み符号化を行うときＮ個の前記畳
み込み符号化ビットを供給し、レート１／Ｍで畳み込み
符号化を行うときレート１／Ｎの畳み込み符号化とレー
ト１／Ｍの畳み込み符号化とに共通するＭ個の生成多項
式によって発生されるＭ個の畳み込み符号化ビットを供
給し且つレート１／Ｎの畳み込み符号化のために他の
（Ｎ−Ｍ）個の生成多項式によって発生される（Ｎ−
Ｍ）個の畳み込み符号化ビットを無効化するためのセレ
クタとを備えてなることを特徴とする畳み込み符号化装
置。 - 【請求項２】 請求項１に記載の畳み込み符号化装置に
おいて、前記パラレル／シリアル変換部は前記１／Ｍの
畳み込み符号化を行うとき前記無効化された（Ｎ−Ｍ）
個の畳み込み符号化ビットを出力しないようにすること
を特徴とする畳み込み符号化装置。 - 【請求項３】 請求項1に記載の畳み込み符号化装置に
おいて、前記レート指示部は、前記畳み込み符号化ビッ
トを持つフレーム毎に畳み込み符号化レートを指示する
ことを特徴とする畳み込み符号化装置。 - 【請求項４】 請求項1に記載の畳み込み符号化装置に
おいて、前記レート指示部は、前記畳み込み符号化ビッ
トを持つバーストフレーム毎に畳み込み符号化レートを
指示することを特徴とする畳み込み符号化装置。 - 【請求項５】 請求項1に記載の畳み込み符号化装置に
おいて、前記レート指示部は、呼設定毎に畳み込み符号
化レートを指示することを特徴とする畳み込み符号化装
置。 - 【請求項６】 畳み込み符号化部により入力されるレー
ト情報を持つ受信信号から１／Ｎ（Ｎは正の整数）また
は１／Ｍ（Ｍは、Ｍ＜Ｎである正の整数）の畳み込み符
号化レートを検出し、前記検出された畳み込み符号化レ
ートに基づく指令を供給するためのレート指示部と、 前記指令が１／Ｎの畳み込み符号レートであるとき、前
記レート１／Ｎの畳み込み符号化のためＮ個の生成多項
式によって発生されるＮ個の畳み込み符号化ビットをビ
タビ復号化回路へ供給し、前記指令が１／Ｍの畳み込み
符号レートであるとき、前記１／Ｎの畳み込み符号と前
記１／Ｍの畳み込み符号とで共通するＭ個の生成多項式
によって発生されるＭ個の畳み込み符号化ビットを前記
ビタビ復号化回路へ供給し且つ残りの（Ｎ−Ｍ）個の畳
み込み符号化ビットを無効化データに置き換えるための
データ変換部とを備えてなることを特徴とするビタビ復
号化装置。 - 【請求項７】 請求項６に記載のビタビ復号化装置にお
いて、前記データ変換部は、 畳み込み符号化ビットを「１」から「０」へ変換し且つ
「０」から「１」へ変換するための畳み込み符号化ビッ
ト変換部と、 前記レート指示部からの指令に基づいて前記無効化デー
タを「０」に変換するためのゼロ挿入回路とを備えてな
ることを特徴とするビタビ復号化装置。 - 【請求項８】 請求項７に記載のビタビ復号化装置にお
いて、前記ゼロ挿入回路は、前記畳み込み符号化部が前
記無効化データを送信しない場合に前記無効化データの
ために「０」を挿入することを特徴とするビタビ復号化
装置。 - 【請求項９】 請求項６に記載のビタビ復号化装置にお
いて、前記レート指示部は、前記畳み込み符号化ビット
を持つフレーム毎に前記畳み込み符号化レートを検出す
ることを特徴とするビタビ復号化装置。 - 【請求項１０】 請求項６に記載のビタビ復号化装置に
おいて、前記レート指示部は、前記畳み込み符号化ビッ
トを持つバーストフレーム毎に前記畳み込み符号化レー
トを検出することを特徴とするビタビ復号化装置。 - 【請求項１１】 請求項６に記載のビタビ復号化装置に
おいて、前記レート指示部は、呼設定毎に前記畳み込み
符号化レートを検出することを特徴とするビタビ復号化
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11431799A JP3595191B2 (ja) | 1998-04-22 | 1999-04-22 | 畳み込み符号化装置とビタビ復号化装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-128243 | 1998-04-22 | ||
| JP12824398 | 1998-04-22 | ||
| JP11431799A JP3595191B2 (ja) | 1998-04-22 | 1999-04-22 | 畳み込み符号化装置とビタビ復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013241A true JP2000013241A (ja) | 2000-01-14 |
| JP3595191B2 JP3595191B2 (ja) | 2004-12-02 |
Family
ID=26453096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11431799A Expired - Fee Related JP3595191B2 (ja) | 1998-04-22 | 1999-04-22 | 畳み込み符号化装置とビタビ復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3595191B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1187343A2 (en) * | 2000-08-31 | 2002-03-13 | Sony Corporation | Data demodulation apparatus and methods |
| JP2004507154A (ja) * | 2000-08-14 | 2004-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのビットストリームを符号化するためのｆｅｃスキーム |
| CN104506201A (zh) * | 2014-10-29 | 2015-04-08 | 中国科学院微电子研究所 | (15, 5)bch码的编码电路设计方法 |
-
1999
- 1999-04-22 JP JP11431799A patent/JP3595191B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507154A (ja) * | 2000-08-14 | 2004-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのビットストリームを符号化するためのｆｅｃスキーム |
| EP1187343A2 (en) * | 2000-08-31 | 2002-03-13 | Sony Corporation | Data demodulation apparatus and methods |
| EP1187343A3 (en) * | 2000-08-31 | 2003-10-08 | Sony Corporation | Data demodulation apparatus and methods |
| US6885701B2 (en) | 2000-08-31 | 2005-04-26 | Sony Corporation | Data demodulation apparatus and method |
| US7349467B2 (en) | 2000-08-31 | 2008-03-25 | Sony Corporation | Data demodulation apparatus and method |
| CN104506201A (zh) * | 2014-10-29 | 2015-04-08 | 中国科学院微电子研究所 | (15, 5)bch码的编码电路设计方法 |
| CN104506201B (zh) * | 2014-10-29 | 2018-08-21 | 中国科学院微电子研究所 | （15，5）bch码的编码电路设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3595191B2 (ja) | 2004-12-02 |
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