JP2004507154A - ２つのビットストリームを符号化するためのｆｅｃスキーム - Google Patents
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Abstract
本符号化システムは、データが２つの選択可能なビット誤り率の品質要素のうちの１つで送信することができるように構成される。第１の品質要素の選択は、２／３トレリス符号化に作用し、高い品質要素の選択は、１／３トレリス符号化に作用する。１／３という高品質のトレリス符号化のレートは、２／３の低品質のトレリス符号化のレートの半分であるので、この高品質に符号化されたビットストリームのデータレートは、従来の低品質符号化ビットストリームのデータレートの半分である。１／３トレリス符号化は、ＡＴＳＣ互換性のある符号化及び変更されたシンボルマッピングを使用して作用される。符号化スキームは、２：１のデータ冗長度を提供し、シンボルマッピングは、冗長な符号化について最大距離を提供する。受信機での訂正不可能な誤りの可能性をそれぞれ減少する結合技術により、ビット誤り率における大幅な改善を達成することができる。受信機では、異なるメトリックテーブルを有する１つのトレリスデコーダが使用され、２つのビットストリームが復号化される。これにより、ＡＴＳＣ互換性のある受信とのかなりの互換性を提供することができる。
Description
【０００１】
［発明の分野］
本発明は、デジタル通信の分野に関し、より詳細には、低ビットレートデータストリームが、高ビットレートデータストリームに関して改善されたビット誤り率を有する、低ビットレートデータストリームと高ビットレートデータストリームとの通信に関する。
本発明により、高い信頼性のビットストリームは、既存のＡＴＳＣ受信機に対する下位互換性を有するＡＴＳＣシステムを介して送信することができる。
【０００２】
［発明の背景］
米国次世代ＴＶシステム委員会（ＡＴＳＣ）は、デジタルテレビジョン信号の送信に関する標準を規定している。これらの標準は、無線／伝送サブシステムの特性を含んでおり、デジタル伝送標準である残留側波帯（ＶＳＢ）サブシステムとして言及される。ＶＳＢサブシステムは、到来データをランダムにし、次いで、リードソロモン（ＲＳ）符号化の構成において前方誤り訂正（ＦＥＣ）、データインタリービング、及びトレリス符号化を適用する。
【０００３】
図１は、典型的なＶＳＢサブシステムのトレリスエンコーダ１００を示している。このエンコーダ１００は、ｘ２を符号化するためのプレコーダ１１０，１１５、ｘ２を符号化するためのレート１／２フィードバック畳み込みエンコーダ１２０，１２２，１２５から構成されており、２つの入力ビットｘ１，ｘ２のそれぞれについて３つの出力ビットｚ０，ｚ１，ｚ２を生成する。
【０００４】
３つの出力ビットｚ０，ｚ１，ｚ２は、８つのアナログ信号レベル、すなわちシンボルＲのうちの１つにマッピングされる。この符号化及びマッピングは、受信機での成功した誤り訂正の可能性を向上することにより、入力ビットに「ゲイン」を与える。このゲインは、符号化スキーム及びマッピングスキームの結合により与えられる。
【０００５】
入力ビットｘ２の出力ビットｚ１及びｚ０ｂへの符号化は、冗長な情報を含む。値ｚ１はｘ２に直接対応するのに対して、排他的論理和ゲート１２０及び遅延素子１２２，１２５は、値ｘ２の系列に対応する値０を与える。この冗長な情報は、値ｘ２に対応する復号値にさもなければ悪影響を与える誤りを訂正する高い可能性を容易にする。逆に、排他的論理和ゲート１１０及び遅延素子１１５は、値ｘ１を値ｘ１の系列に対応する値ｚ２に符号化し、誤りの訂正を容易にするために使用することができる冗長な情報を与えない。
【０００６】
また、出力ビットを特定のシンボルＲにマッピングすることは、シンボル誤りの影響を最小にすることにより、ビット誤りを訂正する可能性に作用する。たとえば、ビット値０が負のシンボル（−７、−５、−３、−１）に対応し、ビット値１が正のシンボル（１，３，５，７）に対応するように、出力ビットｚ２は、シンボルＲにマッピングされる。
【０００７】
したがって、たとえば、「１」であるビット値ｚ２がシンボル７に符号化された場合（対応するビット値ｚ０、ｚ１も１である）、受信信号は、値０として復号化されるように（少なくとも−１まで）十分に減少されなければならない。この例において誤りを導入するために必要とされる距離は、「８」（７−（−１））である。
【０００８】
平均して、４よりも大きいシンボル誤り距離は、ｘ１の復号化値における誤りを生じるために、受信機でのシンボル誤りを生じる必要がある。逆に、（たとえば５への）１シンボルレベルの変化により誤った復号化ビットｚ０を生じるために、ビットｚ０のマッピングはゲインを与えない。
【０００９】
典型的な前方誤り訂正設計技法に準じて、入力ｘ１及びｘ２についての誤り訂正の近似的に等しい可能性を与えるために、図１の特定の符号化スキーム及びマッピングスキームがＡＴＳＣにより選択されている。ＶＳＢサブシステムの設計は、信号対雑音比（ＳＮＲ）の関数として、それぞれの入力ｘ１，ｘ２について規定されたビット誤り率（ＢＥＲ）を与える。
【００１０】
たとえば、典型的なＡＴＳＣ地上波ＶＳＢサブシステムは、１４．９ｄＢでの信号対付加的白色ガウス雑音での１．９３＊１０−４のセグメント誤り率に対応する検知限界（ＴＯＶ）を有している。これらの特性は、地上波による送信及び受信を介した、ビデオコンテンツマテリアル、及びＴＶガイドのような補助的なマテリアルのレンダリングにおいて許容可能な性能を与えるために選択される。
【００１１】
ビデオ情報及び補助的情報を伝達するために提供されるものよりも実質的に低いビット誤り率で情報を伝達するための必要が存在する。現在のＡＴＳＣ仕様は、選択可能なビット誤り率についての品質を提供するものではない。
【００１２】
［発明の概要］
本発明の目的は、実質的にＡＴＳＣ互換性のある伝送を介して、従来のＡＴＳＣ互換性のある伝送よりも低いビット誤り率で情報を伝達するための方法及びシステムを提供することにある。
本発明の更なる目的は、既存のＡＴＳＣ ＦＥＣ設計への最小の変更を必要とする従来のＡＴＳＣ互換性のある伝送よりも低いビット誤り率で情報を伝送するための方法及びシステムを提供することにある。
【００１３】
これら及び他の目的は、２つの選択可能なビット誤り率の品質要素でデータを伝送することを可能にするために構成されるＶＳＢシステムを提供することにより達成される。第１のビット誤り率の品質要素の選択は、従来のＡＴＳＣ ＦＥＣ符号化システムに対応し、第２のビット誤り率の品質要素の選択は、ビット誤り率を大幅に向上するＡＴＳＣのようなＦＥＣ符号化スキームを提供する。
【００１４】
第１の品質要素の選択は、２／３トレリス符号化に作用し、高い品質要素の選択は、１／３トレリス符号化に作用する。１／３という高品質のトレリス符号化のレートは、２／３の低品質のトレリス符号化のレートの半分であるので、本システムは、従来の低品質符号化データのスループットレートの半分で高品質の符号化データを送信するように設計される。
【００１５】
１／３トレリス符号化は、ＡＴＳＣ互換性のある符号化及び変更されたシンボルマッピングを使用して作用される。符号化スキームは、２：１のデータ冗長度を提供し、シンボルマッピングは、冗長な符号化について最大距離を提供する。受信機での訂正不可能な誤りの可能性をそれぞれ減少する結合技術により、ビット誤り率における大幅な改善を達成することができる。
【００１６】
［発明の実施の形態］
本発明は、添付図面を参照して例示により、より詳細に説明される。図面全体を通して、同じ参照符号は、類似又は一致する機能又は関数を示している。
図２は、本発明による１／３トレリスエンコーダ２００のブロック図を例示している。エンコーダ２００は、従来のＡＴＳＣ互換性のあるエンコーダ１００と同一に構成され、実質的なＡＴＳＣ互換性を維持している符号化要素１１０，１１５，１２０，１２２，１２５を使用する。従来のエンコーダ１００とは対照的に、エンコーダ２００は、両入力ライン２０１，２０２で同じ入力ｘ１を受信し、符号化ビットｚ０、ｚ１、ｚ２のシンボルＲへの異なるマッピング２５０を提供する。
【００１７】
トレリスエンコーダ２００は、レート１／３符号化スキームを使用する。３つの出力ビットｚ０，ｚ１，ｚ２は、個々の１つの入力ビットｘ１について生成される。３つの出力ビットｚ０，ｚ１，ｚ２は、８つのアナログ信号レベルのうちの１つ、すなわち「シンボル」Ｒ２０９にマッピングされる。この符号化及びマッピングは、受信機での成功した誤り訂正の可能性を向上することにより、入力ビットに「ゲイン」を与える。このゲインは、符号化スキームとマッピングスキームの組合せにより与えられる。
【００１８】
入力ビットｘ１の出力ビットｚ１，ｚ０への符号化は、冗長の情報を含んでいる。値ｚ１は、ｘ１ ２０２に直接対応しているのに対して、排他的論理和ゲート１２０及び遅延素子１２２，１２５は、値ｘ１の系列に対応する値ｚ０を与える。この冗長の情報は、ｚ１に対応する復号化値にさもなければ作用する誤りを訂正する高い可能性を容易にする。この冗長度は、エンコーダ１００により与えられる従来の冗長と同じである。
【００１９】
また、上述したように、出力ビットｚ０，ｚ１の特定のシンボルＲへのマッピングは、シンボル誤りの作用を最小にすることにより、ビット誤りを訂正する可能性にも作用する。エンコーダ２００では、０であるビット値が負のシンボル（−７、−５、−３、−１）に対応し、１であるビット値が正のシンボル（１，３，５，７）に対応するように、出力ビットｚ１は、シンボルＲにマッピングされる。
【００２０】
したがって、たとえば、「１」であるビット値ｚ１がシンボル７に符号化された場合（ビット値ｚ１，ｚ０も１である）、受信信号は、０の値として符号化されるように十分に（少なくとも−１まで）減少されなければならない。この例における誤り（「ハミング距離」）を導入するために必要とされる距離は、「８」（７−（−１））である。
【００２１】
平均として、４よりも大きなシンボル誤り距離は、ｚ１の復号化値において誤りが生じさせるために、受信機でのシンボル誤りを生じさせる必要がある。逆に、ビットｚ２のマッピングは、ゲインを与えない。これは、１つのシンボルレベルが誤った復号化ビットｚ２となるためである。
【００２２】
なお、従来のエンコーダ１００に比較して、エンコーダ２００は、最大のマッピングゲインを出力ビットｚ０、ｚ１に適用し、入力ｘ１ ２０２の冗長な符号化となる。非冗長な符号化入力ｘ１ ２０１は、最大のマッピングゲインが与えられる。シミュレーションにより、エンコーダ１００により与えられるゲインに比較して、この冗長な符号化及び最大距離のマッピングのために、約６ｄＢの追加のゲインが入力ｘ１ ２０２に実現されることが示される。また、エンコーダ２００のデータレートは、従来のエンコーダ１００の半分である。
【００２３】
本発明の好適な実施の形態では、データパケットは、高いデータレートで低い信頼性のエンコーダ１００、又は低いデータレートで高い信頼性のエンコーダ２００のいずれかを使用して選択的に符号化される。参照を容易にするために、高いデータレートの（従来の）エンコーダ１００を使用して符号化されたデータパケットは、以下ＨＤパケット（高速データ）として言及し、低いデータレートのエンコーダ２００を使用して符号されたデータパケットは、ＳＤパケット（低速パケット）として言及される。
【００２４】
当業者には明らかであるように、各種のスキームを採用して、符号化されるデータのタイプ（ＨＤ又はＳＤ）により必要とされるように、エンコーダ１００又はエンコーダ２００に選択的に与えることができる。エンコーダ１００及び２００は、直接実現することができ、適切なデータパケットは、タイプに依存してそれぞれに経路切換えされる。
【００２５】
代替的に、マッパー１５０又はマッパー２５０のいずれかに作用するプログラム可能なプログラマブルマッパーがプログラマブルエンコーダの１つの実施の形態で使用される場合がある。マッパー１５０としてプログラムされたとき、プログラマブルエンコーダはエンコーダ１００に対応し、マッパー２５０としてプログラムされたとき、プログラマブルエンコーダはエンコーダ２００に対応する。
【００２６】
また、代替的に、スイッチング構成を設けて、マッパー２５０により例示されているマッピングに作用するように、入力ｚ０，ｚ１，ｚ２をマッパー１５０に経路切り替えすることができる。図３は、本発明によるスイッチ可能な１／３−２／３トレリスエンコーダ３００の例示的なブロック図を示している。この実施の形態では、スイッチ３２０は、ＨＤ／ＳＤ（高速データ、低速データ）信号３０５の制御下で、所望の再マッピングに作用する。
【００２７】
ＨＤ／ＳＤ信号３０５が第１の状態にあるとき、出力ビットｚ０、ｚ１、ｚ２は、入力ｚ０’、ｚ１’、ｚ２’、更にはマッパー１５０に経路切替えされ、対応するシンボルＲにマッピングされる。
【００２８】
この第１の状態では、装置３１０は、２つの連続した入力ビットｘ ３０１を与え、この系列ｘ ３０１の第１ビットは、出力ビットｚ２を形成する入力ｘａ ３０２であり、系列ｘ ３０１の第２ビットは、冗長出力ビットｚ０及びｚ１を形成する入力ｘｂ３０３である。
【００２９】
これら２ビットのセット３０２，３０３のそれぞれについて、３つの出力ｚ０、ｚ１、ｚ２が生成され、従来のＡＴＳＣ互換性のあるエンコーダ１００に準じたマップ１５０に接続されるレート２／３エンコーダが形成される。
【００３０】
ＨＤ／ＳＤ信号３０５が第２の状態にあるとき、ビットｚ２がマッパー１５０の入力ビットｚ０’にマッピングされ、ビットｚ１及びｚ０がマッパー１５０の入力ビットｚ２’及びｚ１’にマッピングされるように、出力ビットｚ０、ｚ１、ｚ２は、マッパー１５０の入力ｚ０’、ｚ１’、ｚ２’に経路切替えされ、対応するシンボルＲにマッピングされる。
【００３１】
このマッピングは、マッパー２５０に関して上述したように、入力ｚ１及びｚ０についての最大利得に作用する。この第２（ＳＤ）の状態では、装置３１０は、系列ｘ ３０１のうちの１ビットを両方の入力ｘａ ３０２及びｘｂ ３０３に結合する。
【００３２】
それぞれの入力ビットｘ ３０１について、３つの出力ｚ０、ｚ１、ｚ２が生成され、したがって、スイッチ３２０を介してマップ１５０に接続されるレート１／３エンコーダが形成され、図２のエンコーダ２００に対応するシンボルのマッピングが提供される。
【００３３】
このようにして、スイッチ可能なエンコーダ３００により、選択された状態ＨＤ／ＳＤ３０５に依存して、トレリス符号化について既存のＡＴＳＣ標準に合致した高速かつ低信頼性伝送信号としてデータを符号化することができ、また、本発明の原理に合致した低速かつ高信頼性伝送信号としてデータを符号化することができる。
【００３４】
図４は、本発明による実質的にＡＴＳＣ互換性のあるＶＳＢサブシステム４００の例示的なブロック図を示している。ＡＴＳＣ標準に合致して、ＶＳＢサブシステム４００は、データランダマイザー４１０、リードソロモンエンコーダ４２０、及び畳み込みバイトインタリーバ４３０を含んでいる。
【００３５】
サブシステム４００は、図１のエンコーダ１００に合致する従来のトレリス符号化、又は図２のエンコーダ２００に合致した高信頼性のトレリス符号化のいずれかを与えるモディファイド トレリスエンコーダ４５０を含んでいる。パケットセレクタ４７０は、それぞれ到来するデータパケットに適用される符号化スキーム（ＨＤ／ＳＤ）を選択する。
【００３６】
パケットセレクタ４７０は、セレクタ４７０の必要を避けて、使用されるＨＤ／ＳＤスキーム４０５に依存して、特定の順序で予め整列されているが、個別の項目として例示されている。たとえば、ＨＤ／ＳＤスキーム４０５が、ｍ２のＳＤパケット毎についてｍ１のＨＤパケットである場合、ｍ２のＳＤパケットが後続するｍ１のＨＤパケットとして、入力パケットが規定される場合がある。
【００３７】
理解を容易にするために、入力パケットは、個別のビットストリームＨＤデータ４０１及びＳＤデータ４０２として例示されている。ＨＤデータ４０１は、エンコーダ１００の高速かつ低信頼性符号化スキームを使用して符号化されることが意図されるデータパケットを表し、ＳＤデータ４０２は、エンコーダ２００の低速かつ高信頼性の符号化スキームを使用して符号化されることが意図されるデータパケットを表している。
【００３８】
ＨＤ／ＳＤ同期コントローラ４８０は、パケット４１、４０２がセレクタ４７０により選択される時間に関連して、エンコーダ４５０及びマルチプレクサ４６０でそれぞれのパケットのそれぞれのバイトの予測可能な到着に依存して、ＨＤ／ＳＤを適用するための適切な時間、並びにトレリスエンコーダ４５０及び伝達マルチプレクサ４６０に関連する制御信号を適用するための適切な時間を決定する。すなわち、ＡＴＳＣ仕様により、符号化ストリームの何処で、ランダマイザーへの入力バイトのそれぞれが出現するかを決定することができる。
【００３９】
モディファイド トレリスエンコーダ４５０でそれぞれ対応するバイトが到着したとき、同期コントローラ４８０は、従来のエンコーダ１００を介してバイトを符号化するか、又は高信頼性のエンコーダ２００を介してバイトを符号化するかを制御するＨＤ／ＳＤ制御信号３０５を提供する。
【００４０】
簡単な実施の形態では、ＨＤ／ＳＤ同期コントローラ４８０は、それぞれの入力バイトに関連する「フラグ要素」を追跡するために構成されるブロック４１０〜４３０に等価な要素を含んでいる。この場合、それぞれのフラグ要素は、実際のブロック４１０〜４３０により処理される対応するデータ要素が、ＨＤデータ４１０のストリームであるか、又はＳＤデータ４０２のストリームであるかに関する識別を含んでいる。
【００４１】
かかるフラグミラーリング技術は、当該技術分野において一般的であり、たとえば、ＨＤデータとＳＤデータを区別するそれぞれのストリーム４０１におけるそれぞれのバイトにフラグビットを追加することを含み、インタリーバ４３０の出力でこのフラグビットを同期（ＨＤ／ＳＤ）制御信号３０５として使用し、したがって、個別のＨＤ／ＳＤ同期コントローラ４８０についての必要を回避することを含んでいる。
【００４２】
概念的には、この代替的な実施の形態は、同期コントローラ４８０の機能をインタリーバ４３０内に組込んでいる。代替的に、エンコーダ４５０のスイッチングを制御するための同期制御により、エンコーダ４５０でＨＤ４０１バイト又はＳＤ４０２バイトの到着に関するアルゴリズム的な判定を使用することができる。所望の符号化のタイプ（ＨＤ／ＳＤ）に依存したエンコーダ４５０によるそれぞれのバイトの符号化を同期するための他の技術は、この開示の観点で当業者には明らかであろう。
【００４３】
上述した内容は、本発明の概念を例示するものである。以下の例は、本発明を既存のＡＴＳＣ互換性のあるシステムに組込むために特に適した好適な実施の形態を例示している。
【００４４】
図５は、本発明による上述したエンコーダ４５０の実施の形態として使用することができる、実質的にＡＴＳＣ互換性のあるトレリス符号化システム５００のブロック図を例示している。従来のＡＴＳＣ ＶＳＢエンコーダは、「バースト」誤りの作用を最小にするために、特定の系列において動作される１２のトレリスエンコーダ５５０を備えている。
【００４５】
８２８のバイトのそれぞれのセットのデータは、１２のトレリスエンコーダにより処理され、３３１２シンボルのデータセグメント（８２８バイト＊８ビット／バイト＊３出力ビット／２入力ビット＊１シンボル／３ビット）、及び従来のＡＴＳＣ ＶＳＢフレームを形成する６１６データセグメントを形成する。
【００４６】
タイミング制約を緩和するために、バッファ５１０は、１２のトレリスエンコーダ５５０により必要とされる後続した処理のために、それぞれ８２８バイトセットを記憶する。本発明の好適な実施の形態では、個別のバッファ５２０が使用され、ＳＤデータ４０２ストリームに対応するデータのセットを記憶する。
【００４７】
記憶の必要条件を最小にするために、バッファ５２０は、ＳＤデータ４０２の４１４バイトを記憶して、データダブラ５３０を介して、対応する８２８バイトデータセグメントを提供する。データダブラ５３０により、トレリスエンコーダ５６０を構築して従来のトレリスエンコーダ５５０と同じ時間ベースで動作することができる。
【００４８】
すなわち、それぞれのトレリスエンコーダ５５０は、２ビット（図１におけるｘ１、ｘ２）をバッファ５１０から取り除いて、それぞれの符号化シンボルを生成し、したがって、従来の２／３レート符号化を提供する。データダブラ５３０を提供することにより、それぞれのエンコーダ５６０を同様に構成して、データダブラ５３０を介して、バッファ５２０から２ビット（図２におけるｘ１、ｘ２）を取り除き、したがって、本発明による１／３レート符号化を提供する。
【００４９】
当業者であれば明らかであるように、他のバッファリングスキームが同様に使用される場合がある。たとえば、データダブラ５３０の機能は、ＨＤ／ＳＤ制御３０５の制御下で、図３におけるエンコーダ３００により例示されるように、１つのスイッチ可能なエンコーダ内に含まれる場合がある。
【００５０】
便利さのために、トレリスエンコーダ５５０、５６０は独立なブロックとして例示されている。上述したように、１つのプログラマブルエンコーダを使用することができる。この場合、マッピング要素は、それぞれのデータセグメントについて望まれる符号化のタイプ（ＨＤ／ＳＤ）について、（図１又は図２のマッパー１５０又は２５０に対応して）適切にプログラムされる。
【００５１】
また、図３に関して上述したように、符号化プロセスとマッピングプロセスの間のスイッチングを有するエンコーダを使用して、ＨＤ／ＳＤ制御の状態に依存して、それぞれのデータセグメントを選択的に符号化する場合がある。本発明の選択的な第低の符号化スキームを組込んだこれら及び他の方法は、当業者には明らかであろう。
【００５２】
マルチプレクサ４６０は、それぞれのデータフレームのそれぞれのフィールド内のそれぞれのセグメントの形成を制御する。ＡＴＳＣ標準に従い、同期信号５８０、５９０は、それぞれのデータセグメントの開始、及びそれぞれのデータフレーム内の３１３のデータセグメントのそれぞれのフィールドで付加される。
【００５３】
好適な実施の形態におけるマルチプレクサ４６０は、使用される特定の符号化スキームに依存して、同期コントローラ４８０からの制御信号に基づいて、又は所定のシーケンスに基づいて、符号化されたＨＤ／ＳＤシンボルの多重化を制御する。
【００５４】
たとえば、伝送スキームが予め定義され、「ｍ１」ＨＤシンボルが送信され、続いて「ｍ２」ＳＤシンボルが送信される場合がある。代替的に、伝送スキームが予め定義され、「ｎ１」ＨＤセグメントが送信され、続いて「ｎ２」ＳＤセグメントが送信される。または、「ｋ１」ＨＤデータフレームが送信され、続いて「ｋ２」ＳＤデータフレームが送信される等である。
【００５５】
図６は、本発明によるＡＴＳＣ互換性のある受信機６００を例示している。シンボルＲは、モディファイド トレリスデコーダ６５０により受信される。上述した、使用される特定の符号化及び多重化スキームに依存して、デコーダ６５０は、２／３レート復号化スキーム、又は２／３レート復号化スキームを使用してそれぞれのシンボルを復号化する。
【００５６】
同じ基本的なＡＴＳＣ互換性のあるトレリスデコーダが使用されるが、２つの異なる符号化ビットストリームを復号化するための異なるメトリックテーブルを有している。符号化スキームが３ＨＤセグメントであり、続いて１ＳＤセグメントである場合、デコーダ６５０は、当該技術分野で一般的であるトレリス復号化技術を使用する。次いで、図１のエンコーダ１００の逆に対応するメトリックテーブルを使用して、最初の３つのセグメントのシンボルを復号化し、また、図２の１／３レートエンコーダ２００の逆に対応するメトリックテーブルを使用して次のセグメントを復号化する。
【００５７】
好適な実施の形態では、デコーダ６５０は、ＨＤ及びＳＤバイトのセグメントを記憶するための、図５のバッファ５１０、５２０に対応するバッファ（図示せず）を含んでいる。既存のＡＴＳＣ標準装置６３０、６２０，６１０と互換性のあるデータストリームを提供するために、マルチプレクサ６６０は、ＨＤ及びＳＤバイトが図４のＡＴＳＣ互換性のあるインタリーバにより生成されるバイト順に対応するように、ＨＤ及びＳＤバイトを整列する。
【００５８】
ＨＤ／ＳＤ同期コントローラ６８０は、上述したＨＤ／ＳＤコントローラ４８０と同様に各種手法のいずれかを使用して、この多重化を制御する。すなわち、インタリービングスキームの決定は、アルゴリズム的である場合があり、又はそれぞれのＨＤ及びＳＤバイトを識別するフラグビットを処理する図４のエンコーダ４００でのインタリーバ４５０で使用される構成要素の複製を含む等の場合がある。
【００５９】
エンコーダ４００への入力に対応するパケットのストリームを生成するための従来のデインタリーバ６３０、リードソロモンデコーダ６２０及びデランダマイザー６１０は、適切に多重化されたＨＤ／ＳＤバイトを処理する。光学的なパケットセレクタ６７０は、ＨＤデータ６０１及びＳＤデータ６０２を分離して、エンコーダ４００に入力するＨＤデータ４０１及びＳＤデータ４０２に対応するストリームを形成する。
【００６０】
上述した内容は、本発明の概念を単に例示している。したがって、当業者であれば、本明細書で明示的に記載又は図示されていないが、本発明の原理を実施する様々な構成、及び本発明の精神及び範囲内にある様々な構成を考案することができることを理解されるであろう。
【００６１】
たとえば、図２のエンコーダ２００では、入力２０１は、実質的に１である符号化ゲイン、及び１であるマッピングゲインを受ける。エンコーダ２００の全ての符号化ゲイン及びマッピングゲインは、入力２０２に与えられる。かかるように、デコーダ６００は、信頼性を低下させることなしに、入力２０１に対応する復号化を無視するための構成される場合がある。
【００６２】
代替的な実施の形態では、入力２０１は、一定値に単に設定される場合があり、又は、別の代替的な実施の形態では、「低信頼性」（ＬＤ）信号がエンコーダ２００の入力２０１に入力される場合がある。このＬＤ信号は、ゲインなしで符号化され、受信機６００に送信されて、パケットセレクタ６７０からの第３の出力ストリームＬＤデータとして復号化される。
【００６３】
ゲインなしで符号化されるので、伝送経路において導入される誤りは，受信機６００により訂正されない場合があり、したがって、用語「低信頼性」の使用はこの入力を記載する。この低信頼性信号の経路は、たとえば、天気予報、試験信号、監視信号、低コスト広告等のようなノンクリティカルデータを送信するために使用される場合がある。
【００６４】
同様にして、追加の誤り訂正スキームが採用され、ＳＤデータビットストリーム４０２の信頼性をさらに向上する場合がある。たとえば、ＳＤデータ４０２ビットストリームは、エンコーダ４００により処理される前に、前処理することができる。
【００６５】
好適な実施の形態では、この前処理は、図４のブロック４１０、４２０と同様なランダマイジング処理及びリードソロモン符号化を含んでおり、誤り訂正バイトを含んだビットストリーム４０２を与える。受信機では、復号化ＳＤデータビットストリーム６０２は、対応する更なるリードソロモン復号化及びデランダマイザーにより、同様に復号化される。
【００６６】
また、本発明の好適な実施の形態では、ＭＰＥＧヘッダ情報のような送信データに典型的に関連するヘッダ情報を使用して、ＨＤデータ４０１パケット又はＳＤデータ４０２パケットのいずれかとして、それぞれのパケットを識別することができる。
これら及び他のシステム構成及び最適な機能は、この開示の観点で当業者には明らかであり、特許請求の範囲の範囲内に含まれる。
【図面の簡単な説明】
【図１】
従来技術であるＡＴＳＣ互換性のある２／３トレリスエンコーダの例示的なブロック図である。
【図２】
本発明による１／３トレリスエンコーダの例示的なブロック図である。
【図３】
本発明による１／３−２／３トレリスエンコーダの例示的なブロック図である。
【図４】
本発明による実質的にＡＴＳＣ互換性のあるＶＳＢサブシステムの例示的なブロック図である。
【図５】
本発明による実質的にＡＴＳＣ互換性のあるトレリス符号化システムの例示的なブロック図である。
【図６】
本発明による実質的にＡＴＳＣ互換性のあるＶＳＢ受信機サブシステムの例示的なブロック図である。
［発明の分野］
本発明は、デジタル通信の分野に関し、より詳細には、低ビットレートデータストリームが、高ビットレートデータストリームに関して改善されたビット誤り率を有する、低ビットレートデータストリームと高ビットレートデータストリームとの通信に関する。
本発明により、高い信頼性のビットストリームは、既存のＡＴＳＣ受信機に対する下位互換性を有するＡＴＳＣシステムを介して送信することができる。
【０００２】
［発明の背景］
米国次世代ＴＶシステム委員会（ＡＴＳＣ）は、デジタルテレビジョン信号の送信に関する標準を規定している。これらの標準は、無線／伝送サブシステムの特性を含んでおり、デジタル伝送標準である残留側波帯（ＶＳＢ）サブシステムとして言及される。ＶＳＢサブシステムは、到来データをランダムにし、次いで、リードソロモン（ＲＳ）符号化の構成において前方誤り訂正（ＦＥＣ）、データインタリービング、及びトレリス符号化を適用する。
【０００３】
図１は、典型的なＶＳＢサブシステムのトレリスエンコーダ１００を示している。このエンコーダ１００は、ｘ２を符号化するためのプレコーダ１１０，１１５、ｘ２を符号化するためのレート１／２フィードバック畳み込みエンコーダ１２０，１２２，１２５から構成されており、２つの入力ビットｘ１，ｘ２のそれぞれについて３つの出力ビットｚ０，ｚ１，ｚ２を生成する。
【０００４】
３つの出力ビットｚ０，ｚ１，ｚ２は、８つのアナログ信号レベル、すなわちシンボルＲのうちの１つにマッピングされる。この符号化及びマッピングは、受信機での成功した誤り訂正の可能性を向上することにより、入力ビットに「ゲイン」を与える。このゲインは、符号化スキーム及びマッピングスキームの結合により与えられる。
【０００５】
入力ビットｘ２の出力ビットｚ１及びｚ０ｂへの符号化は、冗長な情報を含む。値ｚ１はｘ２に直接対応するのに対して、排他的論理和ゲート１２０及び遅延素子１２２，１２５は、値ｘ２の系列に対応する値０を与える。この冗長な情報は、値ｘ２に対応する復号値にさもなければ悪影響を与える誤りを訂正する高い可能性を容易にする。逆に、排他的論理和ゲート１１０及び遅延素子１１５は、値ｘ１を値ｘ１の系列に対応する値ｚ２に符号化し、誤りの訂正を容易にするために使用することができる冗長な情報を与えない。
【０００６】
また、出力ビットを特定のシンボルＲにマッピングすることは、シンボル誤りの影響を最小にすることにより、ビット誤りを訂正する可能性に作用する。たとえば、ビット値０が負のシンボル（−７、−５、−３、−１）に対応し、ビット値１が正のシンボル（１，３，５，７）に対応するように、出力ビットｚ２は、シンボルＲにマッピングされる。
【０００７】
したがって、たとえば、「１」であるビット値ｚ２がシンボル７に符号化された場合（対応するビット値ｚ０、ｚ１も１である）、受信信号は、値０として復号化されるように（少なくとも−１まで）十分に減少されなければならない。この例において誤りを導入するために必要とされる距離は、「８」（７−（−１））である。
【０００８】
平均して、４よりも大きいシンボル誤り距離は、ｘ１の復号化値における誤りを生じるために、受信機でのシンボル誤りを生じる必要がある。逆に、（たとえば５への）１シンボルレベルの変化により誤った復号化ビットｚ０を生じるために、ビットｚ０のマッピングはゲインを与えない。
【０００９】
典型的な前方誤り訂正設計技法に準じて、入力ｘ１及びｘ２についての誤り訂正の近似的に等しい可能性を与えるために、図１の特定の符号化スキーム及びマッピングスキームがＡＴＳＣにより選択されている。ＶＳＢサブシステムの設計は、信号対雑音比（ＳＮＲ）の関数として、それぞれの入力ｘ１，ｘ２について規定されたビット誤り率（ＢＥＲ）を与える。
【００１０】
たとえば、典型的なＡＴＳＣ地上波ＶＳＢサブシステムは、１４．９ｄＢでの信号対付加的白色ガウス雑音での１．９３＊１０−４のセグメント誤り率に対応する検知限界（ＴＯＶ）を有している。これらの特性は、地上波による送信及び受信を介した、ビデオコンテンツマテリアル、及びＴＶガイドのような補助的なマテリアルのレンダリングにおいて許容可能な性能を与えるために選択される。
【００１１】
ビデオ情報及び補助的情報を伝達するために提供されるものよりも実質的に低いビット誤り率で情報を伝達するための必要が存在する。現在のＡＴＳＣ仕様は、選択可能なビット誤り率についての品質を提供するものではない。
【００１２】
［発明の概要］
本発明の目的は、実質的にＡＴＳＣ互換性のある伝送を介して、従来のＡＴＳＣ互換性のある伝送よりも低いビット誤り率で情報を伝達するための方法及びシステムを提供することにある。
本発明の更なる目的は、既存のＡＴＳＣ ＦＥＣ設計への最小の変更を必要とする従来のＡＴＳＣ互換性のある伝送よりも低いビット誤り率で情報を伝送するための方法及びシステムを提供することにある。
【００１３】
これら及び他の目的は、２つの選択可能なビット誤り率の品質要素でデータを伝送することを可能にするために構成されるＶＳＢシステムを提供することにより達成される。第１のビット誤り率の品質要素の選択は、従来のＡＴＳＣ ＦＥＣ符号化システムに対応し、第２のビット誤り率の品質要素の選択は、ビット誤り率を大幅に向上するＡＴＳＣのようなＦＥＣ符号化スキームを提供する。
【００１４】
第１の品質要素の選択は、２／３トレリス符号化に作用し、高い品質要素の選択は、１／３トレリス符号化に作用する。１／３という高品質のトレリス符号化のレートは、２／３の低品質のトレリス符号化のレートの半分であるので、本システムは、従来の低品質符号化データのスループットレートの半分で高品質の符号化データを送信するように設計される。
【００１５】
１／３トレリス符号化は、ＡＴＳＣ互換性のある符号化及び変更されたシンボルマッピングを使用して作用される。符号化スキームは、２：１のデータ冗長度を提供し、シンボルマッピングは、冗長な符号化について最大距離を提供する。受信機での訂正不可能な誤りの可能性をそれぞれ減少する結合技術により、ビット誤り率における大幅な改善を達成することができる。
【００１６】
［発明の実施の形態］
本発明は、添付図面を参照して例示により、より詳細に説明される。図面全体を通して、同じ参照符号は、類似又は一致する機能又は関数を示している。
図２は、本発明による１／３トレリスエンコーダ２００のブロック図を例示している。エンコーダ２００は、従来のＡＴＳＣ互換性のあるエンコーダ１００と同一に構成され、実質的なＡＴＳＣ互換性を維持している符号化要素１１０，１１５，１２０，１２２，１２５を使用する。従来のエンコーダ１００とは対照的に、エンコーダ２００は、両入力ライン２０１，２０２で同じ入力ｘ１を受信し、符号化ビットｚ０、ｚ１、ｚ２のシンボルＲへの異なるマッピング２５０を提供する。
【００１７】
トレリスエンコーダ２００は、レート１／３符号化スキームを使用する。３つの出力ビットｚ０，ｚ１，ｚ２は、個々の１つの入力ビットｘ１について生成される。３つの出力ビットｚ０，ｚ１，ｚ２は、８つのアナログ信号レベルのうちの１つ、すなわち「シンボル」Ｒ２０９にマッピングされる。この符号化及びマッピングは、受信機での成功した誤り訂正の可能性を向上することにより、入力ビットに「ゲイン」を与える。このゲインは、符号化スキームとマッピングスキームの組合せにより与えられる。
【００１８】
入力ビットｘ１の出力ビットｚ１，ｚ０への符号化は、冗長の情報を含んでいる。値ｚ１は、ｘ１ ２０２に直接対応しているのに対して、排他的論理和ゲート１２０及び遅延素子１２２，１２５は、値ｘ１の系列に対応する値ｚ０を与える。この冗長の情報は、ｚ１に対応する復号化値にさもなければ作用する誤りを訂正する高い可能性を容易にする。この冗長度は、エンコーダ１００により与えられる従来の冗長と同じである。
【００１９】
また、上述したように、出力ビットｚ０，ｚ１の特定のシンボルＲへのマッピングは、シンボル誤りの作用を最小にすることにより、ビット誤りを訂正する可能性にも作用する。エンコーダ２００では、０であるビット値が負のシンボル（−７、−５、−３、−１）に対応し、１であるビット値が正のシンボル（１，３，５，７）に対応するように、出力ビットｚ１は、シンボルＲにマッピングされる。
【００２０】
したがって、たとえば、「１」であるビット値ｚ１がシンボル７に符号化された場合（ビット値ｚ１，ｚ０も１である）、受信信号は、０の値として符号化されるように十分に（少なくとも−１まで）減少されなければならない。この例における誤り（「ハミング距離」）を導入するために必要とされる距離は、「８」（７−（−１））である。
【００２１】
平均として、４よりも大きなシンボル誤り距離は、ｚ１の復号化値において誤りが生じさせるために、受信機でのシンボル誤りを生じさせる必要がある。逆に、ビットｚ２のマッピングは、ゲインを与えない。これは、１つのシンボルレベルが誤った復号化ビットｚ２となるためである。
【００２２】
なお、従来のエンコーダ１００に比較して、エンコーダ２００は、最大のマッピングゲインを出力ビットｚ０、ｚ１に適用し、入力ｘ１ ２０２の冗長な符号化となる。非冗長な符号化入力ｘ１ ２０１は、最大のマッピングゲインが与えられる。シミュレーションにより、エンコーダ１００により与えられるゲインに比較して、この冗長な符号化及び最大距離のマッピングのために、約６ｄＢの追加のゲインが入力ｘ１ ２０２に実現されることが示される。また、エンコーダ２００のデータレートは、従来のエンコーダ１００の半分である。
【００２３】
本発明の好適な実施の形態では、データパケットは、高いデータレートで低い信頼性のエンコーダ１００、又は低いデータレートで高い信頼性のエンコーダ２００のいずれかを使用して選択的に符号化される。参照を容易にするために、高いデータレートの（従来の）エンコーダ１００を使用して符号化されたデータパケットは、以下ＨＤパケット（高速データ）として言及し、低いデータレートのエンコーダ２００を使用して符号されたデータパケットは、ＳＤパケット（低速パケット）として言及される。
【００２４】
当業者には明らかであるように、各種のスキームを採用して、符号化されるデータのタイプ（ＨＤ又はＳＤ）により必要とされるように、エンコーダ１００又はエンコーダ２００に選択的に与えることができる。エンコーダ１００及び２００は、直接実現することができ、適切なデータパケットは、タイプに依存してそれぞれに経路切換えされる。
【００２５】
代替的に、マッパー１５０又はマッパー２５０のいずれかに作用するプログラム可能なプログラマブルマッパーがプログラマブルエンコーダの１つの実施の形態で使用される場合がある。マッパー１５０としてプログラムされたとき、プログラマブルエンコーダはエンコーダ１００に対応し、マッパー２５０としてプログラムされたとき、プログラマブルエンコーダはエンコーダ２００に対応する。
【００２６】
また、代替的に、スイッチング構成を設けて、マッパー２５０により例示されているマッピングに作用するように、入力ｚ０，ｚ１，ｚ２をマッパー１５０に経路切り替えすることができる。図３は、本発明によるスイッチ可能な１／３−２／３トレリスエンコーダ３００の例示的なブロック図を示している。この実施の形態では、スイッチ３２０は、ＨＤ／ＳＤ（高速データ、低速データ）信号３０５の制御下で、所望の再マッピングに作用する。
【００２７】
ＨＤ／ＳＤ信号３０５が第１の状態にあるとき、出力ビットｚ０、ｚ１、ｚ２は、入力ｚ０’、ｚ１’、ｚ２’、更にはマッパー１５０に経路切替えされ、対応するシンボルＲにマッピングされる。
【００２８】
この第１の状態では、装置３１０は、２つの連続した入力ビットｘ ３０１を与え、この系列ｘ ３０１の第１ビットは、出力ビットｚ２を形成する入力ｘａ ３０２であり、系列ｘ ３０１の第２ビットは、冗長出力ビットｚ０及びｚ１を形成する入力ｘｂ３０３である。
【００２９】
これら２ビットのセット３０２，３０３のそれぞれについて、３つの出力ｚ０、ｚ１、ｚ２が生成され、従来のＡＴＳＣ互換性のあるエンコーダ１００に準じたマップ１５０に接続されるレート２／３エンコーダが形成される。
【００３０】
ＨＤ／ＳＤ信号３０５が第２の状態にあるとき、ビットｚ２がマッパー１５０の入力ビットｚ０’にマッピングされ、ビットｚ１及びｚ０がマッパー１５０の入力ビットｚ２’及びｚ１’にマッピングされるように、出力ビットｚ０、ｚ１、ｚ２は、マッパー１５０の入力ｚ０’、ｚ１’、ｚ２’に経路切替えされ、対応するシンボルＲにマッピングされる。
【００３１】
このマッピングは、マッパー２５０に関して上述したように、入力ｚ１及びｚ０についての最大利得に作用する。この第２（ＳＤ）の状態では、装置３１０は、系列ｘ ３０１のうちの１ビットを両方の入力ｘａ ３０２及びｘｂ ３０３に結合する。
【００３２】
それぞれの入力ビットｘ ３０１について、３つの出力ｚ０、ｚ１、ｚ２が生成され、したがって、スイッチ３２０を介してマップ１５０に接続されるレート１／３エンコーダが形成され、図２のエンコーダ２００に対応するシンボルのマッピングが提供される。
【００３３】
このようにして、スイッチ可能なエンコーダ３００により、選択された状態ＨＤ／ＳＤ３０５に依存して、トレリス符号化について既存のＡＴＳＣ標準に合致した高速かつ低信頼性伝送信号としてデータを符号化することができ、また、本発明の原理に合致した低速かつ高信頼性伝送信号としてデータを符号化することができる。
【００３４】
図４は、本発明による実質的にＡＴＳＣ互換性のあるＶＳＢサブシステム４００の例示的なブロック図を示している。ＡＴＳＣ標準に合致して、ＶＳＢサブシステム４００は、データランダマイザー４１０、リードソロモンエンコーダ４２０、及び畳み込みバイトインタリーバ４３０を含んでいる。
【００３５】
サブシステム４００は、図１のエンコーダ１００に合致する従来のトレリス符号化、又は図２のエンコーダ２００に合致した高信頼性のトレリス符号化のいずれかを与えるモディファイド トレリスエンコーダ４５０を含んでいる。パケットセレクタ４７０は、それぞれ到来するデータパケットに適用される符号化スキーム（ＨＤ／ＳＤ）を選択する。
【００３６】
パケットセレクタ４７０は、セレクタ４７０の必要を避けて、使用されるＨＤ／ＳＤスキーム４０５に依存して、特定の順序で予め整列されているが、個別の項目として例示されている。たとえば、ＨＤ／ＳＤスキーム４０５が、ｍ２のＳＤパケット毎についてｍ１のＨＤパケットである場合、ｍ２のＳＤパケットが後続するｍ１のＨＤパケットとして、入力パケットが規定される場合がある。
【００３７】
理解を容易にするために、入力パケットは、個別のビットストリームＨＤデータ４０１及びＳＤデータ４０２として例示されている。ＨＤデータ４０１は、エンコーダ１００の高速かつ低信頼性符号化スキームを使用して符号化されることが意図されるデータパケットを表し、ＳＤデータ４０２は、エンコーダ２００の低速かつ高信頼性の符号化スキームを使用して符号化されることが意図されるデータパケットを表している。
【００３８】
ＨＤ／ＳＤ同期コントローラ４８０は、パケット４１、４０２がセレクタ４７０により選択される時間に関連して、エンコーダ４５０及びマルチプレクサ４６０でそれぞれのパケットのそれぞれのバイトの予測可能な到着に依存して、ＨＤ／ＳＤを適用するための適切な時間、並びにトレリスエンコーダ４５０及び伝達マルチプレクサ４６０に関連する制御信号を適用するための適切な時間を決定する。すなわち、ＡＴＳＣ仕様により、符号化ストリームの何処で、ランダマイザーへの入力バイトのそれぞれが出現するかを決定することができる。
【００３９】
モディファイド トレリスエンコーダ４５０でそれぞれ対応するバイトが到着したとき、同期コントローラ４８０は、従来のエンコーダ１００を介してバイトを符号化するか、又は高信頼性のエンコーダ２００を介してバイトを符号化するかを制御するＨＤ／ＳＤ制御信号３０５を提供する。
【００４０】
簡単な実施の形態では、ＨＤ／ＳＤ同期コントローラ４８０は、それぞれの入力バイトに関連する「フラグ要素」を追跡するために構成されるブロック４１０〜４３０に等価な要素を含んでいる。この場合、それぞれのフラグ要素は、実際のブロック４１０〜４３０により処理される対応するデータ要素が、ＨＤデータ４１０のストリームであるか、又はＳＤデータ４０２のストリームであるかに関する識別を含んでいる。
【００４１】
かかるフラグミラーリング技術は、当該技術分野において一般的であり、たとえば、ＨＤデータとＳＤデータを区別するそれぞれのストリーム４０１におけるそれぞれのバイトにフラグビットを追加することを含み、インタリーバ４３０の出力でこのフラグビットを同期（ＨＤ／ＳＤ）制御信号３０５として使用し、したがって、個別のＨＤ／ＳＤ同期コントローラ４８０についての必要を回避することを含んでいる。
【００４２】
概念的には、この代替的な実施の形態は、同期コントローラ４８０の機能をインタリーバ４３０内に組込んでいる。代替的に、エンコーダ４５０のスイッチングを制御するための同期制御により、エンコーダ４５０でＨＤ４０１バイト又はＳＤ４０２バイトの到着に関するアルゴリズム的な判定を使用することができる。所望の符号化のタイプ（ＨＤ／ＳＤ）に依存したエンコーダ４５０によるそれぞれのバイトの符号化を同期するための他の技術は、この開示の観点で当業者には明らかであろう。
【００４３】
上述した内容は、本発明の概念を例示するものである。以下の例は、本発明を既存のＡＴＳＣ互換性のあるシステムに組込むために特に適した好適な実施の形態を例示している。
【００４４】
図５は、本発明による上述したエンコーダ４５０の実施の形態として使用することができる、実質的にＡＴＳＣ互換性のあるトレリス符号化システム５００のブロック図を例示している。従来のＡＴＳＣ ＶＳＢエンコーダは、「バースト」誤りの作用を最小にするために、特定の系列において動作される１２のトレリスエンコーダ５５０を備えている。
【００４５】
８２８のバイトのそれぞれのセットのデータは、１２のトレリスエンコーダにより処理され、３３１２シンボルのデータセグメント（８２８バイト＊８ビット／バイト＊３出力ビット／２入力ビット＊１シンボル／３ビット）、及び従来のＡＴＳＣ ＶＳＢフレームを形成する６１６データセグメントを形成する。
【００４６】
タイミング制約を緩和するために、バッファ５１０は、１２のトレリスエンコーダ５５０により必要とされる後続した処理のために、それぞれ８２８バイトセットを記憶する。本発明の好適な実施の形態では、個別のバッファ５２０が使用され、ＳＤデータ４０２ストリームに対応するデータのセットを記憶する。
【００４７】
記憶の必要条件を最小にするために、バッファ５２０は、ＳＤデータ４０２の４１４バイトを記憶して、データダブラ５３０を介して、対応する８２８バイトデータセグメントを提供する。データダブラ５３０により、トレリスエンコーダ５６０を構築して従来のトレリスエンコーダ５５０と同じ時間ベースで動作することができる。
【００４８】
すなわち、それぞれのトレリスエンコーダ５５０は、２ビット（図１におけるｘ１、ｘ２）をバッファ５１０から取り除いて、それぞれの符号化シンボルを生成し、したがって、従来の２／３レート符号化を提供する。データダブラ５３０を提供することにより、それぞれのエンコーダ５６０を同様に構成して、データダブラ５３０を介して、バッファ５２０から２ビット（図２におけるｘ１、ｘ２）を取り除き、したがって、本発明による１／３レート符号化を提供する。
【００４９】
当業者であれば明らかであるように、他のバッファリングスキームが同様に使用される場合がある。たとえば、データダブラ５３０の機能は、ＨＤ／ＳＤ制御３０５の制御下で、図３におけるエンコーダ３００により例示されるように、１つのスイッチ可能なエンコーダ内に含まれる場合がある。
【００５０】
便利さのために、トレリスエンコーダ５５０、５６０は独立なブロックとして例示されている。上述したように、１つのプログラマブルエンコーダを使用することができる。この場合、マッピング要素は、それぞれのデータセグメントについて望まれる符号化のタイプ（ＨＤ／ＳＤ）について、（図１又は図２のマッパー１５０又は２５０に対応して）適切にプログラムされる。
【００５１】
また、図３に関して上述したように、符号化プロセスとマッピングプロセスの間のスイッチングを有するエンコーダを使用して、ＨＤ／ＳＤ制御の状態に依存して、それぞれのデータセグメントを選択的に符号化する場合がある。本発明の選択的な第低の符号化スキームを組込んだこれら及び他の方法は、当業者には明らかであろう。
【００５２】
マルチプレクサ４６０は、それぞれのデータフレームのそれぞれのフィールド内のそれぞれのセグメントの形成を制御する。ＡＴＳＣ標準に従い、同期信号５８０、５９０は、それぞれのデータセグメントの開始、及びそれぞれのデータフレーム内の３１３のデータセグメントのそれぞれのフィールドで付加される。
【００５３】
好適な実施の形態におけるマルチプレクサ４６０は、使用される特定の符号化スキームに依存して、同期コントローラ４８０からの制御信号に基づいて、又は所定のシーケンスに基づいて、符号化されたＨＤ／ＳＤシンボルの多重化を制御する。
【００５４】
たとえば、伝送スキームが予め定義され、「ｍ１」ＨＤシンボルが送信され、続いて「ｍ２」ＳＤシンボルが送信される場合がある。代替的に、伝送スキームが予め定義され、「ｎ１」ＨＤセグメントが送信され、続いて「ｎ２」ＳＤセグメントが送信される。または、「ｋ１」ＨＤデータフレームが送信され、続いて「ｋ２」ＳＤデータフレームが送信される等である。
【００５５】
図６は、本発明によるＡＴＳＣ互換性のある受信機６００を例示している。シンボルＲは、モディファイド トレリスデコーダ６５０により受信される。上述した、使用される特定の符号化及び多重化スキームに依存して、デコーダ６５０は、２／３レート復号化スキーム、又は２／３レート復号化スキームを使用してそれぞれのシンボルを復号化する。
【００５６】
同じ基本的なＡＴＳＣ互換性のあるトレリスデコーダが使用されるが、２つの異なる符号化ビットストリームを復号化するための異なるメトリックテーブルを有している。符号化スキームが３ＨＤセグメントであり、続いて１ＳＤセグメントである場合、デコーダ６５０は、当該技術分野で一般的であるトレリス復号化技術を使用する。次いで、図１のエンコーダ１００の逆に対応するメトリックテーブルを使用して、最初の３つのセグメントのシンボルを復号化し、また、図２の１／３レートエンコーダ２００の逆に対応するメトリックテーブルを使用して次のセグメントを復号化する。
【００５７】
好適な実施の形態では、デコーダ６５０は、ＨＤ及びＳＤバイトのセグメントを記憶するための、図５のバッファ５１０、５２０に対応するバッファ（図示せず）を含んでいる。既存のＡＴＳＣ標準装置６３０、６２０，６１０と互換性のあるデータストリームを提供するために、マルチプレクサ６６０は、ＨＤ及びＳＤバイトが図４のＡＴＳＣ互換性のあるインタリーバにより生成されるバイト順に対応するように、ＨＤ及びＳＤバイトを整列する。
【００５８】
ＨＤ／ＳＤ同期コントローラ６８０は、上述したＨＤ／ＳＤコントローラ４８０と同様に各種手法のいずれかを使用して、この多重化を制御する。すなわち、インタリービングスキームの決定は、アルゴリズム的である場合があり、又はそれぞれのＨＤ及びＳＤバイトを識別するフラグビットを処理する図４のエンコーダ４００でのインタリーバ４５０で使用される構成要素の複製を含む等の場合がある。
【００５９】
エンコーダ４００への入力に対応するパケットのストリームを生成するための従来のデインタリーバ６３０、リードソロモンデコーダ６２０及びデランダマイザー６１０は、適切に多重化されたＨＤ／ＳＤバイトを処理する。光学的なパケットセレクタ６７０は、ＨＤデータ６０１及びＳＤデータ６０２を分離して、エンコーダ４００に入力するＨＤデータ４０１及びＳＤデータ４０２に対応するストリームを形成する。
【００６０】
上述した内容は、本発明の概念を単に例示している。したがって、当業者であれば、本明細書で明示的に記載又は図示されていないが、本発明の原理を実施する様々な構成、及び本発明の精神及び範囲内にある様々な構成を考案することができることを理解されるであろう。
【００６１】
たとえば、図２のエンコーダ２００では、入力２０１は、実質的に１である符号化ゲイン、及び１であるマッピングゲインを受ける。エンコーダ２００の全ての符号化ゲイン及びマッピングゲインは、入力２０２に与えられる。かかるように、デコーダ６００は、信頼性を低下させることなしに、入力２０１に対応する復号化を無視するための構成される場合がある。
【００６２】
代替的な実施の形態では、入力２０１は、一定値に単に設定される場合があり、又は、別の代替的な実施の形態では、「低信頼性」（ＬＤ）信号がエンコーダ２００の入力２０１に入力される場合がある。このＬＤ信号は、ゲインなしで符号化され、受信機６００に送信されて、パケットセレクタ６７０からの第３の出力ストリームＬＤデータとして復号化される。
【００６３】
ゲインなしで符号化されるので、伝送経路において導入される誤りは，受信機６００により訂正されない場合があり、したがって、用語「低信頼性」の使用はこの入力を記載する。この低信頼性信号の経路は、たとえば、天気予報、試験信号、監視信号、低コスト広告等のようなノンクリティカルデータを送信するために使用される場合がある。
【００６４】
同様にして、追加の誤り訂正スキームが採用され、ＳＤデータビットストリーム４０２の信頼性をさらに向上する場合がある。たとえば、ＳＤデータ４０２ビットストリームは、エンコーダ４００により処理される前に、前処理することができる。
【００６５】
好適な実施の形態では、この前処理は、図４のブロック４１０、４２０と同様なランダマイジング処理及びリードソロモン符号化を含んでおり、誤り訂正バイトを含んだビットストリーム４０２を与える。受信機では、復号化ＳＤデータビットストリーム６０２は、対応する更なるリードソロモン復号化及びデランダマイザーにより、同様に復号化される。
【００６６】
また、本発明の好適な実施の形態では、ＭＰＥＧヘッダ情報のような送信データに典型的に関連するヘッダ情報を使用して、ＨＤデータ４０１パケット又はＳＤデータ４０２パケットのいずれかとして、それぞれのパケットを識別することができる。
これら及び他のシステム構成及び最適な機能は、この開示の観点で当業者には明らかであり、特許請求の範囲の範囲内に含まれる。
【図面の簡単な説明】
【図１】
従来技術であるＡＴＳＣ互換性のある２／３トレリスエンコーダの例示的なブロック図である。
【図２】
本発明による１／３トレリスエンコーダの例示的なブロック図である。
【図３】
本発明による１／３−２／３トレリスエンコーダの例示的なブロック図である。
【図４】
本発明による実質的にＡＴＳＣ互換性のあるＶＳＢサブシステムの例示的なブロック図である。
【図５】
本発明による実質的にＡＴＳＣ互換性のあるトレリス符号化システムの例示的なブロック図である。
【図６】
本発明による実質的にＡＴＳＣ互換性のあるＶＳＢ受信機サブシステムの例示的なブロック図である。
Claims (20)
- 第１のデータストリームと第２のデータストリームとを符号化するために構成される符号化システムであって、
第１の符号化ゲインと該第１の符号化ゲインよりも大きい第２の符号化ゲインとを少なくとも与えるエンコーダと、該エンコーダに動作可能に接続され、第１のマッピングゲインと該第１のマッピングゲインよりも小さい第２のマッピングゲインとを少なくとも与えるマッパーとを含むトレリスエンコーダを備え、
前記第１のデータストリームのビットの第１の部分は、前記第１の符号化ゲイン及び前記第１のマッピングゲインで前記トレリスエンコーダにより符号化され、
前記第１のデータストリームのビットの第２の部分は、前記第２の符号化ゲイン及び前記第２のマッピングゲインで前記トレリスエンコーダにより符号化され、
前記第２のデータストリームのビットは、前記第２の符号化ゲイン及び前記第１のマッピングゲインで前記トレリスエンコーダにより符号化され、
前記第２のデータストリームの前記ビットには、前記第１のデータストリームの前記第１の部分又は前記第２の部分のいずれかよりも大きいゲインが与えられる、
符号化システム。 - 前記マッパーは、プログラマブルマップと、前記第１のマッピングゲインを与える第１のマップと前記第２のマッピングゲインを与える第２のマップと、前記エンコーダの出力の経路切換えに依存して前記第１のマッピングゲインと前記第２のマッピングゲインを与えるコンスタントマップに前記エンコーダの前記出力を交互に経路切換えるスイッチとのうちの少なくとも１つを介して、前記第１のマッピングゲイン及び前記第２のマッピングゲインを前記エンコーダの前記出力に与える、
請求項１記載の符号化システム。 - 少なくとも前記第２の符号化ゲインと少なくとも前記第１のマッピングゲインを与える第２の符号化及びマッピングシステムをさらに備え、
前記トレリスエンコーダは、前記第２の符号化及びマッピングシステムを介して、前記第２のデータストリームの前記ビットを符号化する、
請求項１記載の符号化システム。 - 前記トレリスエンコーダは、複数の符号化及びマッピング要素を備え、
前記第１のデータストリーム及び前記第２のデータストリームは、前記複数の符号化及びマッピング要素を介して前記符号化システムにより符号化される、
請求項１記載の符号化システム。 - 前記複数の符号化及びマッピング要素は、ＡＴＳＣ互換性のトレリスエンコーダにおける１２の符号化及びマッピング要素のセットに対応する、
請求項４記載の符号化システム。 - 前記第１のデータストリームと前記第２のデータストリームとを受信するランダマイザーと、
前記ランダマイザーに動作可能に接続され、前記ランダマイザーからのランダムデータを受信するリードソロモンエンコーダと、
前記リードソロモンエンコーダに動作可能に接続され、前記リードソロモンエンコーダから誤り訂正データを受信して、前記第１のデータストリームと前記第２のデータストリームに対応するインタリーブデータを前記トレリスエンコーダに供給するインタリーバとをさらに含み、
前記トレリスエンコーダは、前記インタリーブデータのどのバイトが前記第１のデータストリームと前記第２のデータストリームに対応するかを識別する制御信号を受信する、
請求項１記載の符号化システム。 - 前記符号化システムは、デジタルテレビジョン信号に関するＡＴＳＣ標準と実質的に合致して、少なくとも前記第１のデータストリームを符号化する、
請求項６記載の符号化システム。 - 前記エンコーダは、入力ビットのそれぞれのペアについて３つの出力ビットが生成されるレート２／３エンコーダとして構成され、
前記第２のデータストリームが符号化されたとき、前記第２のデータストリームの前記ビットのそれぞれのビットは、入力ビットのそれぞれのペアのうちの少なくとも１ビットを形成するために構成され、
前記レート２／３エンコーダから、前記第２のデータストリームのそれぞれのビットについて３つの出力ビットが生成されるレート１／３エンコーダに変換される、
請求項１記載の符号化システム。 - 前記符号化システムは、第３のデータストリームのビットが前記第１の符号化ゲインと前記第２のマッピングゲインで前記トレリスエンコーダにより符号化されるように、前記第３のデータストリームも符号化し、
前記第３のデータストリームの前記ビットには、前記第１のデータストリームのビットの前記第１の部分又は前記第２の部分のいずれかよりも小さいゲインが与えられる、
請求項１記載の符号化システム。 - 前記第２のデータストリームを誤り訂正情報でアーギュメントするために構成されるプリプロセッサをさらに含む、
請求項１記載の符号化システム。 - 第１のデータストリームと第２のデータストリームを符号化する方法であって、
第１の符号化ゲインと第１のマッピングゲインを使用して、前記第１のデータストリームのビットの第１の部分を符号化するステップと、
第２の符号化ゲインと第２のマッピングゲインを使用して、前記第１のデータストリームのビットの第２の部分を符号化するステップと、
前記第１の符号化ゲインと前記第２のマッピングゲインを使用して、前記第２のデータストリームのビットを符号化するステップとを備え、
前記第２の符号化ゲインは前記第１の符号化ゲインよりも大きく、前記第１のマッピングゲインは前記第２のマッピングゲインよりも大きく、前記第２のデータストリームの前記ビットには、前記第１のデータストリームのビットの前記第１の部分又は前記第２の部分のいずれかのゲインよりも大きいゲインが与えられる、
方法。 - 前記第２の符号化ゲインと前記第１のマッピングゲインを使用して、第３のデータストリームのビットを符号化するステップをさらに含み、
前記第３のデータストリームの前記ビットには、前記第１のデータストリームのビットの前記第１の部分又は前記第２の部分のいずれかよりも小さいゲインが与えられる、
請求項１１記載の方法。 - 少なくとも前記第１のデータストリームを符号化する前記ステップは、デジタルテレビジョン信号の送信に関するＡＴＳＣ標準に合致する、
請求項１１記載の方法。 - 誤り訂正情報により前記第２のデータストリームをアーギュメントするために、前記第２のデータストリームをプリプロセッシングするステップをさらに含む、
請求項１１記載の方法。 - 第１のデータストリームと第２のデータストリームを復号化するために構成されるトレリスデコーダを備え、
前記トレリスデコーダは、第１のメトリックテーブルに対応して、第１のシンボルマップに基づく第１のデータストリームと、第２のメトリックテーブルに対応して、第２のシンボルマップに基づく第２のデータストリームとを復号化し、
前記第１のデータマップが前記第１のデータストリームのビットに与えるよりも大きいゲインを前記第２のデータストリームのビットに与えるように、前記第２のデータマップが構成される、
受信機。 - 前記トレリスデコーダに動作可能に接続され、前記トレリスデコーダからのバイトを再整列するデインタリーバと、
前記デインタリーバに動作可能に接続され、前記デインタリーバからのバイト中の誤りを訂正するリードソロモンデコーダと、
前記リードソロモンデコーダに動作可能に接続され、前記リードソロモンデコーダからのデータを再整列して、前記第１のデータストリームと前記第２のデータストリームとに対応するパケットを供給するデランダマイザーとをさらに含む、
請求項１５記載の受信機。 - 前記トレリスデコーダに動作可能に接続され、前記デインタリーバによる処理のために、前記第１のデータストリームと前記第２のデータストリームとの前記バイトを整列するために構成されるマルチプレクサをさらに含み、
前記マルチプレクサは、前記第１のデータストリーム又は前記第２のデータストリームに対応するバイトの選択を制御する制御入力を受信する、
請求項１６記載の受信機。 - 前記受信機は、デジタルテレビジョン信号の送信に関するＡＴＳＣ標準と実質的に合致して、少なくとも前記第１のデータストリームを復号化するために構成される、
請求項１６記載の受信機。 - 前記受信機は、その後の誤り訂正処理を介して、前記第２のデータストリームを更に復号化するポストプロセッサをさらに含む、
請求項１５記載の受信機。 - 前記ポストプロセッサは、ＭＰＥＧヘッダにおける制御パラメータに依存してイネーブルにされる、
請求項１９記載の受信機。
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|---|---|---|---|
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|---|---|---|---|---|
| KR100672561B1 (ko) * | 2000-09-22 | 2007-01-23 | 엘지전자 주식회사 | 디지털 티브이의 통신 시스템 |
| KR100351829B1 (ko) * | 2000-09-26 | 2002-09-11 | 엘지전자 주식회사 | 디지털 통신 시스템 |
| KR100351831B1 (ko) * | 2000-10-02 | 2002-09-11 | 엘지전자 주식회사 | Ｖｓｂ 송신 시스템 |
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| KR100674423B1 (ko) * | 2001-01-19 | 2007-01-29 | 엘지전자 주식회사 | 송/수신 시스템 및 데이터 처리 방법 |
| US7111221B2 (en) * | 2001-04-02 | 2006-09-19 | Koninklijke Philips Electronics N.V. | Digital transmission system for an enhanced ATSC 8-VSB system |
| US7631340B2 (en) * | 2001-04-18 | 2009-12-08 | Lg Electronics Inc. | VSB communication system |
| US6947487B2 (en) * | 2001-04-18 | 2005-09-20 | Lg Electronics Inc. | VSB communication system |
| KR100734351B1 (ko) * | 2001-04-20 | 2007-07-03 | 엘지전자 주식회사 | 디지털 방송 전송 시스템 |
| KR100793766B1 (ko) * | 2001-06-11 | 2008-01-10 | 엘지전자 주식회사 | 디지털 전송 시스템 및 방법 |
| US6862703B2 (en) * | 2001-08-13 | 2005-03-01 | Credence Systems Corporation | Apparatus for testing memories with redundant storage elements |
| US6973137B2 (en) * | 2001-12-03 | 2005-12-06 | Koninklijke Philips Electronics N.V. | Apparatus and method for generating robust ATSC 8-VSB bit streams |
| US7564905B2 (en) * | 2002-12-20 | 2009-07-21 | Electronics And Telecommunications Research Institute | System and method for providing terrestrial digital broadcasting service using single frequency network |
| KR100657819B1 (ko) * | 2004-04-01 | 2006-12-14 | 한국전자통신연구원 | 혼합 이중 스트림 구조의 디지털 텔레비전 송수신장치 및그 방법 |
| EP1603325B1 (en) * | 2004-06-02 | 2008-06-11 | Freescale Semiconductors, Inc. | Wireless Mobile Device |
| EP1603263B1 (en) * | 2004-06-02 | 2007-10-31 | Freescale Semiconductor Inc. | Wireless mobile device |
| US20070014331A1 (en) * | 2005-07-12 | 2007-01-18 | John Eldon | Ultra-wideband communications system and method |
| KR100794790B1 (ko) * | 2005-10-21 | 2008-01-21 | 삼성전자주식회사 | 듀얼 전송 스트림을 인코딩하는 트렐리스 인코딩 장치 및그 방법 |
| KR101100207B1 (ko) * | 2005-11-08 | 2011-12-28 | 엘지전자 주식회사 | 디지털 방송 시스템 및 처리 방법 |
| US7676733B2 (en) | 2006-01-04 | 2010-03-09 | Intel Corporation | Techniques to perform forward error correction for an electrical backplane |
| WO2007091779A1 (en) * | 2006-02-10 | 2007-08-16 | Lg Electronics Inc. | Digital broadcasting receiver and method of processing data |
| WO2007126196A1 (en) | 2006-04-29 | 2007-11-08 | Lg Electronics Inc. | Digital broadcasting system and method of processing data |
| WO2007136166A1 (en) | 2006-05-23 | 2007-11-29 | Lg Electronics Inc. | Digital broadcasting system and method of processing data |
| US7873104B2 (en) * | 2006-10-12 | 2011-01-18 | Lg Electronics Inc. | Digital television transmitting system and receiving system and method of processing broadcasting data |
| KR101285887B1 (ko) | 2007-03-26 | 2013-07-11 | 엘지전자 주식회사 | 디지털 방송 시스템 및 데이터 처리 방법 |
| KR101253185B1 (ko) * | 2007-03-26 | 2013-04-10 | 엘지전자 주식회사 | 디지털 방송 시스템 및 데이터 처리 방법 |
| KR101285888B1 (ko) * | 2007-03-30 | 2013-07-11 | 엘지전자 주식회사 | 디지털 방송 시스템 및 데이터 처리 방법 |
| US8433973B2 (en) * | 2007-07-04 | 2013-04-30 | Lg Electronics Inc. | Digital broadcasting system and method of processing data |
| WO2009005326A2 (en) | 2007-07-04 | 2009-01-08 | Lg Electronics Inc. | Digital broadcasting system and method of processing data |
| US8332896B2 (en) | 2007-07-05 | 2012-12-11 | Coherent Logix, Incorporated | Transmission of multimedia streams to mobile devices with cross stream association |
| US8358705B2 (en) | 2007-07-05 | 2013-01-22 | Coherent Logix, Incorporated | Transmission of multimedia streams to mobile devices with uncoded transport tunneling |
| US8347339B2 (en) | 2007-07-05 | 2013-01-01 | Coherent Logix, Incorporated | Transmission of multimedia streams to mobile devices with variable training information |
| KR20090012180A (ko) | 2007-07-28 | 2009-02-02 | 엘지전자 주식회사 | 디지털 방송 시스템 및 데이터 처리 방법 |
| US8099654B2 (en) * | 2007-08-24 | 2012-01-17 | Lg Electronics Inc. | Digital broadcasting system and method of processing data in the digital broadcasting system |
| CN102460383A (zh) * | 2009-06-30 | 2012-05-16 | 松下电器产业株式会社 | 数据处理方法、半导体集成电路 |
| KR20130065929A (ko) * | 2011-12-12 | 2013-06-20 | 한국전자통신연구원 | 위성방송 시스템 및 방법 |
| JP6513301B2 (ja) * | 2016-09-26 | 2019-05-15 | 株式会社日立国際電気 | 映像監視システム |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104942A (ja) * | 1992-09-22 | 1994-04-15 | Nec Corp | データ伝送方式 |
| JPH06181567A (ja) * | 1991-07-26 | 1994-06-28 | General Instr Corp | トレリス符号化ｑａｍを利用して圧縮画像信号の伝送方法および装置 |
| JPH07143185A (ja) * | 1993-11-18 | 1995-06-02 | Toshiba Corp | 重み付け伝送方式及びその装置 |
| JPH0846655A (ja) * | 1994-07-29 | 1996-02-16 | Toshiba Corp | 重み付け伝送方式及びその装置 |
| JPH08242264A (ja) * | 1994-11-28 | 1996-09-17 | Daewoo Electron Co Ltd | 入力変調信号の復号化装置 |
| JPH09321813A (ja) * | 1996-05-28 | 1997-12-12 | Nippon Hoso Kyokai <Nhk> | ディジタル伝送方法および送信、受信装置 |
| JPH10285054A (ja) * | 1997-03-31 | 1998-10-23 | Daewoo Electron Co Ltd | データデインタリービング装置 |
| JPH10322229A (ja) * | 1997-04-30 | 1998-12-04 | Daewoo Electron Co Ltd | トレリス復号化装置 |
| JPH1127157A (ja) * | 1997-06-23 | 1999-01-29 | Qualcomm Inc | 高速のトレリス符号化及び複合化方法 |
| JP2000013241A (ja) * | 1998-04-22 | 2000-01-14 | Oki Electric Ind Co Ltd | 畳み込み符号化装置とビタビ復号化装置 |
| JP2001501392A (ja) * | 1996-09-13 | 2001-01-30 | ゼニス エレクトロニクス コーポレイション | フレームに挿入されるデータエレメントを処理する装置 |
| JP2001345785A (ja) * | 1999-12-28 | 2001-12-14 | Hitachi Kokusai Electric Inc | 誤り訂正符号器及び誤り訂正復号器並びに誤り訂正方式の伝送装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677626A (en) | 1985-03-01 | 1987-06-30 | Paradyne Corporation | Self-synchronizing interleaver for trellis encoder used in wireline modems |
| US4677625A (en) | 1985-03-01 | 1987-06-30 | Paradyne Corporation | Distributed trellis encoder |
| US4726029A (en) | 1985-09-10 | 1988-02-16 | Hycom Incorporated | Error-correcting modem |
| US5570391A (en) * | 1995-03-06 | 1996-10-29 | Chung-Chin Chen | Trellis coding method using a multilevel delay device |
| US5699365A (en) * | 1996-03-27 | 1997-12-16 | Motorola, Inc. | Apparatus and method for adaptive forward error correction in data communications |
| US5805241A (en) * | 1996-05-21 | 1998-09-08 | Samsung Electronics Co., Ltd. | Noise-immune automatic gain control for QAM radio receivers |
| US6324218B1 (en) * | 1998-01-16 | 2001-11-27 | At&T | Multiple description trellis coded quantization |
| US6738949B2 (en) * | 1998-05-13 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Error correction circuit and error correction method |
| GB9819687D0 (en) | 1998-09-10 | 1998-11-04 | Nds Ltd | Encoding input digital words to form encoded output signals |
| US7054377B1 (en) * | 1999-12-15 | 2006-05-30 | Paradyne Corporation | Space diversity trellis interleaver system and method |
-
2000
- 2000-08-14 US US09/638,133 patent/US6744822B1/en not_active Expired - Lifetime
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Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181567A (ja) * | 1991-07-26 | 1994-06-28 | General Instr Corp | トレリス符号化ｑａｍを利用して圧縮画像信号の伝送方法および装置 |
| JPH06104942A (ja) * | 1992-09-22 | 1994-04-15 | Nec Corp | データ伝送方式 |
| JPH07143185A (ja) * | 1993-11-18 | 1995-06-02 | Toshiba Corp | 重み付け伝送方式及びその装置 |
| JPH0846655A (ja) * | 1994-07-29 | 1996-02-16 | Toshiba Corp | 重み付け伝送方式及びその装置 |
| JPH08242264A (ja) * | 1994-11-28 | 1996-09-17 | Daewoo Electron Co Ltd | 入力変調信号の復号化装置 |
| JPH09321813A (ja) * | 1996-05-28 | 1997-12-12 | Nippon Hoso Kyokai <Nhk> | ディジタル伝送方法および送信、受信装置 |
| JP2001501392A (ja) * | 1996-09-13 | 2001-01-30 | ゼニス エレクトロニクス コーポレイション | フレームに挿入されるデータエレメントを処理する装置 |
| JPH10285054A (ja) * | 1997-03-31 | 1998-10-23 | Daewoo Electron Co Ltd | データデインタリービング装置 |
| JPH10322229A (ja) * | 1997-04-30 | 1998-12-04 | Daewoo Electron Co Ltd | トレリス復号化装置 |
| JPH1127157A (ja) * | 1997-06-23 | 1999-01-29 | Qualcomm Inc | 高速のトレリス符号化及び複合化方法 |
| JP2000013241A (ja) * | 1998-04-22 | 2000-01-14 | Oki Electric Ind Co Ltd | 畳み込み符号化装置とビタビ復号化装置 |
| JP2001345785A (ja) * | 1999-12-28 | 2001-12-14 | Hitachi Kokusai Electric Inc | 誤り訂正符号器及び誤り訂正復号器並びに誤り訂正方式の伝送装置 |
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