CN102460383A - 数据处理方法、半导体集成电路 - Google Patents

数据处理方法、半导体集成电路 Download PDF

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Abstract

本发明提供一种数据处理方法、半导体集成电路。对存储第i个分割数据串的第i个特定块执行读出处理(ST102～ST111)(ST101)。在无法正常读出第i个分割数据串的情况下，对多个普通块组各自所包含的存储第i个分割数据串的第i个普通块依次执行读出处理(ST114)。在能够正常读出第i个分割数据串的情况下，判定p个分割数据串的读出是否已完成(ST112)。在被判定为p个分割数据串的读出未完成的情况下，对存储接在第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行读出处理(ST115)。

Description

数据处理方法、半导体集成电路
技术领域
本发明涉及以块为单位依次处理在闪存中存储的数据串的方法及半导体集成电路，更详细而言，涉及提高数据读出的可靠性(可读出正常数据的概率)的技术。
背景技术
近年来，将多个功能集成在一个芯片上的系统LSI被用于各种电子设备。另外，在系统LSI的内部或外部设置有对引导程序等各种处理程序或数据进行存储的非易失性存储器。作为这种非易失性存储器，大多使用可改写存储数据的闪存。作为存储引导程序的闪存，使用NOR型闪存较为多见。但是，最近，使用每比特价格便宜的NAND型闪存的机会逐渐增加。NAND型闪存会在制造过程或使用过程中随机产生不良块这是公知的。因此，在NAND型闪存中存储引导程序的情况下，为了保证引导程序被正常存储，必须确认存储引导程序的块不是不良块。
因此，在专利文献1中，公开了回避在不良块中存储的引导程序的执行的技术。在专利文献1中，对NAND型闪存的多个块预先存储同一引导程序(程序数据)。并且，判定所读出的程序数据是否不良，在被判定为程序数据不良的情况下，从与存储了被判定为不良的程序数据的块不同的块中，读出被判定为不良的程序数据所对应的程序数据。
现有技术文献
专利文献
专利文献1：JP特开2007-304781号公报(图5)
NAND型闪存中所包含的块中的几个块，在出厂时由NAND型闪存的制造商保证这些块为正常块(能正常读出数据的块)(下面，将出厂时由制造商保证为是正常块的块标记为“特定块”)。可是，在专利文献1的半导体装置中，并不限于特定块作为读出处理的对象而被优先选择，也可继续选择可靠性比特定块差的其他块作为读出处理的对象。因此，难以提高数据读出的可靠性(读出正常数据的概率)。此外，即便在NAND型闪存存储了不是引导程序的其他数据串的情况下，也存在同样的课题。
发明内容
因此，本发明的目的在于提供一种数据读出的可靠性高的数据读出方法及半导体集成电路。
根据本发明的一个方面，一种数据处理方法，以块为单位依次处理在闪存中存储的数据串，所述数据处理方法的特征在于，所述闪存包括：p个(p≥2)特定块和多个普通块组，所述多个普通块组分别包括p个普通块，在所述p个特定块中分别存储了将所述数据串分割为p个而得到的p个分割数据串，在所述多个普通块组各自所包含的p个普通块中分别复制了在所述p个特定块中存储的p个分割数据串，所述特定块的可靠性高于所述普通块的可靠性，该数据处理方法包括：步骤(a)，对存储第i个分割数据串的第i个(1≤i≤n)特定块执行读出处理；步骤(b)，在所述步骤(a)中无法正常读出所述第i个分割数据串的情况下，对所述多个普通块组各自所包含的存储所述第i个分割数据串的第i个普通块依次执行所述读出处理；步骤(c)，在所述步骤(a)及所述步骤(b)中的任意一个步骤中能够正常读出所述第i个分割数据串的情况下，判定所述p个分割数据串的读出是否已完成；和步骤(d)，在所述步骤(c)中被判定为所述p个分割数据串的读出未完成的情况下，对存储接在所述第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行所述读出处理。在上述数据处理方法中，通过优先选择可靠性比普通块高的特定块来作为读出处理的对象，从而能够提高数据读出的可靠性(读出正常分割数据串的概率)。
此外，也可，所述p个特定块及所述多个普通块组各自所包含的p个普通块分别存储用于识别该块是不良块还是正常块的不良块标记，所述读出处理包括：步骤(e1)，读出在成为该读出处理的对象的对象块中存储的不良块标记，并基于所述不良块标记判定所述对象块是不良块还是正常块；步骤(e2)，在所述步骤(e1)中被判定为所述对象块是不良块的情况下，判定从所述对象块中无法正常读出分割数据串；和步骤(e3)，在所述步骤(e1)中被判定为所述对象块是正常块的情况下，读出在所述对象块中存储的分割数据串。通过进行这种处理，因为不仅能够回避不良页也能够回避是不良页的可能性高的页，因此较之以页为单位管理正常/不良的情况，能够提高数据读出的可靠性。
另外，也可，所述p个特定块及所述多个普通块组各自所包含的p个普通块分别存储为了进行在该块中存储的分割数据串的错误检测及错误纠正而使用的纠错码，所述步骤(e3)读出在所述对象块中存储的分割数据串并且读出在所述对象块中存储的纠错码，所述读出处理还包括步骤(e4)，在所述步骤(e4)中，基于在所述步骤(e3)中读出的纠错码来执行在所述步骤(e3)中读出的分割数据串的错误检测及错误纠正。
此外，上述数据处理方法也可，还包括步骤(f)，在所述步骤(f)中，在所述步骤(c)中被判定为所述p个分割数据串的读出已完成的情况下，将表示分别从哪个块中能正常读出所述p个分割数据串的历史记录信息存储至非易失性存储器。在上述数据处理方法中，通过在下一次数据处理中参照在非易失性存储器中存储的历史记录信息，从而能够回避向不可读出块(无法正常读出分割数据串的块)的存取。
另外，上述数据处理方法也可，还包括：步骤(g)，判定在所述非易失性存储器中是否存储了所述历史记录信息；步骤(h)，在所述步骤(g)中被判定为存储了所述历史记录信息的情况下，基于所述历史记录信息，对存储第i个分割数据串的第i个特定块及多个第i个普通块中的任意一个块执行所述读出处理；步骤(i)，在所述步骤(c)中被判定为所述p个分割数据串的读出未完成的情况下，判定在所述非易失性存储器中是否存储了所述历史记录信息；和步骤(j)，在所述步骤(i)中被判定为存储了所述历史记录信息的情况下，基于所述历史记录信息，对存储第i+1个分割数据串的第i+1个特定块及多个第i+1个普通块中的任意一个块执行所述读出处理，在所述步骤(g)中被判定为未存储所述历史记录信息的情况下，执行所述步骤(a)，在所述步骤(a)及所述步骤(h)中的任意一个步骤中无法正常读出第i个分割数据串的情况下，执行所述步骤(b)，在所述步骤(a)、所述步骤(b)及所述步骤(h)中的任意一个步骤中能够正常读出所述第i个分割数据串的情况下，执行所述步骤(c)，在所述步骤(i)中被判定为未存储所述历史记录信息的情况下，执行所述步骤(d)。在上述数据处理方法中，基于历史记录信息能够回避向不可读出块的存取。
另外，上述数据处理方法也可，还包括：步骤(k)，针对所述p个分割数据串的各个分割数据串而检测存储该分割数据串的特定块及多个普通块中的无法正常读出该分割数据串的块的数目，作为不可读出块数；步骤(l)，按每分割数据串来判定在所述步骤(k)中检测到的不可读出块数是否比预先规定的阈值多；和步骤(m)，将在所述步骤(l)中被判定为所述不可读出块数比所述阈值多的分割数据串复制到未使用块中。在上述数据处理方法中，通过根据分割数据串的各自的不可读出块数来执行复制处理，从而能够回避无法准确重构数据串的情形。
此外，也可，所述数据串是用于启动CPU的引导程序，该数据处理方法还包括：步骤(n)，将在所述步骤(a)及所述步骤(b)中的任意一个步骤中被正常读出的所述第i个分割数据串传送至RAM；和步骤(o)，在所述步骤(c)中被判定为所述p个分割数据串的读出已完成的情况下，作为所述引导程序而使所述CPU执行被传送至所述RAM的p个分割数据串。在上述数据处理方法中，通过读出正常分割程序的概率的变高，从而能够准确地重构引导程序，因此能够抑制因CPU执行不正常的引导程序而导致的半导体装置的误动作。
根据本发明的另一方面，一种半导体集成电路，以块为单位依次处理在闪存中存储的数据串，所述半导体集成电路的特征在于，所述半导体集成电路具备：CPU和RAM，所述闪存包括：p个(p≥2)特定块和多个普通块组，所述多个普通块组分别包括p个普通块，在所述p个特定块中分别存储了将所述数据串分割为p个而得到的p个分割数据串，在所述多个普通块组各自所包含的p个普通块中分别复制了在所述p个特定块中存储的p个分割数据串，所述特定块的可靠性高于所述普通块的可靠性，所述CPU，对存储第i个分割数据串的第i个(1≤i≤n)特定块执行读出处理，在从所述第i个特定块中无法正常读出所述第i个分割数据串的情况下，对所述多个普通块组各自所包含的存储所述第i个分割数据串的第i个普通块依次执行所述读出处理，从所述第i个特定块及所述第i个普通块中的任意一个块中正常读出的所述第i个分割数据串传送至所述RAM，在从所述第i个特定块及所述第i个普通块中的任意一个块中能够正常读出所述第i个分割数据串的情况下，判定所述p个分割数据串的读出是否已完成，在判定为所述p个分割数据串的读出未完成的情况下，对存储接在所述第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行所述读出处理。在上述半导体集成电路中，通过优先选择可靠性比普通块高的特定块来作为读出处理的对象，从而能够提高数据读出的可靠性(读出正常分割数据串的概率)。
此外，也可，所述数据串是引导程序，在判定为所述p个分割数据串的读出已完成的情况下，所述CPU执行被传送至所述RAM的p个分割数据串，作为所述引导程序。
另外，上述半导体集成电路也可，还具备非易失性存储器，所述非易失性存储器存储启动开始程序，用于使所述CPU以块为单位依次处理在所述闪存中存储的数据串，所述CPU按照在所述非易失性存储器中存储的启动开始程序而动作。
发明效果
以上，通过优先选择可靠性比普通块高的特定块来作为读出处理的对象，从而能够提高数据读出的可靠性(读出正常分割数据串的概率)。
附图说明
图1是表示实施方式1的半导体装置的构成例的图。
图2是表示图1示出的NAND型闪存的构造例的图。
图3是表示用于对图1示出的NAND型闪存中的引导程序(bootprogram)的存储进行说明的图。
图4是用于对图1示出的半导体装置的启动处理进行说明的图。
图5是用于对引导程序读出处理进行说明的图。
图6是表示实施方式2的半导体装置的构成例的图。
图7是用于对图6示出的NAND型闪存中的不可读出块进行说明的图。
图8是用于对引导历史记录信息进行说明的图。
图9是用于对图6示出的半导体装置的启动处理进行说明的图。
图10是用于对图6示出的半导体装置的启动处理进行说明的图。
图11是表示实施方式3的半导体装置的构成例的图。
图12是用于对图11示出的半导体装置中的复制处理进行说明的图。
图13是用于对图11示出的半导体装置中的复制处理的具体例进行说明的图。
图14是用于对图11示出的半导体装置中的复制处理的其他具体例进行说明的图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。此外，对图中的相同或相应部分赋予相同符号并不重复说明。
(实施方式1)
图1表示实施方式1的半导体装置的构成例。该半导体装置具备：NAND型闪存10和系统LSI11(半导体集成电路)。NAND型闪存10设置于系统LSI11的外部。在系统LSI11中，各种电路集成在同一半导体芯片上。
〔NAND型闪存〕
NAND型闪存10存储包括用于启动半导体装置的引导程序在内的各种处理程序、数据。
如图2所示，NAND型闪存10包括多个块B0、B1、……、Bn(n≥2)，块B0、B1、……、Bn各个块分别包括多个页P0、P1、……、Pm(m≥2)。对块B0、B1、……、Bn分别分配了固有的块号码(0、1、……、n)，对页P0、P1、……、Pm分别分配了固有的页号码(0、1、……、m)。在向NAND型闪存10存取时，首先指定存取目标的块号码，进而指定存取目标的页号码。由此，以页为单位进行数据的读出及写入。
此外，页P0、P1、……、Pm各个页分别包括数据区域和冗余区域。冗余区域存储纠错码(ECC：Error Correcting Code)等管理信息。纠错码被用于在数据区域中存储的数据的错误检测及错误纠正。另外，在第1页P0的冗余区域中存储不良块标记。不良块标记是用于识别包括页P0的块是不良块(无法正常读出数据的块)还是正常块(能够正常读出数据的块)的信息，通过参照不良块标记的值来判别是不良块还是正常块。
另外，NAND型闪存10中所包含的块B0、B1、……、Bn中的几个块，在出厂时由NAND型闪存的制造商保证这些块是正常块。在以下的说明中，将块B0、B1、……、Bn中的在出厂时由制造商保证是正常块的块标记为“特定块”，将其他块标记为“普通块”。也就是说，特定块的可靠性(读出正常数据的概率)高于普通块的可靠性。
〔引导程序的存储〕
其次，参照图3，对图1示出的NAND型闪存10中的引导程序的存储进行说明。这里，将3个块B0、B1、B2设为“特定块”，将其他块B3、B4、……、Bn设为“普通块”。
在3个特定块B0、B1、B2中分别存储了将1个引导程序分割为3个而得到的3个分割程序D1、D2、D3。另外，在普通块B3、B4、B5中分别复制了在特定块B0、B1、B2中存储的分割程序D1、D2、D3。同样地，在普通块B6、B7、B8及普通块B9、B10、B11中也分别复制了在特定块B0、B1、B2中存储的分割程序D1、D2、D3。此外，普通块B12、……、Bn是未存储分割程序D1、D2、D3的未使用块。
这里，若认为普通块B3、B4、B5、普通块B6、B7、B8及普通块B9、B10、B11分别包括在普通块组BG1、BG2、BG3中，则普通块组BG1、BG2、BG3各自所包含的第1个普通块(普通块B3、B6、B9)存储了第1个分割程序D1，第2个普通块(普通块B4、B7、B10)存储了第2个分割程序D2，第3个普通块(普通块B5、B8、B11)存储了第3个分割程序D3。
〔系统LSI〕
返回到图1，系统LSI11具备：CPU101、ROM102、RAM103、闪存控制器104和总线控制器105。
CPU101通过总线控制器105而与ROM102、RAM103及闪存控制器104相连。ROM102是可随机存取的非易失性存储器，用于存储启动开始程序。RAM103是可随机存取的非易失性存储器，是在NAND型闪存10中存储的引导程序的传送目标的存储器(用于存储从NAND型闪存10传送的引导程序的存储器)。
闪存控制器104是对NAND型闪存10的读出进行控制的电路，响应于CPU101进行的NAND型闪存10的块号码及页号码的指定，以页为单位从NAND型闪存10中读出分割程序且读出在页中存储的纠错码，并基于纠错码对1页的分割程序执行错误检测及错误纠正。
总线控制器105通过总线使CPU101、ROM102、RAM103及闪存控制器104相互连接，并且调停CPU101对ROM102、RAM103及闪存控制器104的存取。
在系统LSI11的复位被解除之后，CPU101对ROM102进行存取，执行在ROM102中存储的启动开始程序。启动开始程序是用于使CPU101以块为单位依次处理在NAND型闪存10中存储的引导程序，并在将NAND型闪存10中存储的引导程序传送至RAM103之后，用于使CPU101执行在RAM103中存储的引导程序的程序。
〔动作〕
其次，参照图4，对图1示出的半导体装置的启动处理进行说明。若系统LSI11的复位被解除，则CPU101按照在ROM102中存储的启动开始程序执行以下动作。
《步骤ST101》
首先，CPU101指定NAND型闪存10中的第1个特定块B0的块号码“0”和特定块B0中所包含的第1页P0的页号码“0”。这样，第1个特定块B0被选择为对象块(读出处理的对象)。
《步骤ST102》
其次，闪存控制器104基于由CPU101指定的块号码及页号码，从对象块中所包含的第1页P0的冗余区域中读出不良块标记。
《步骤ST103》
其次，CPU101基于由闪存控制器104读出的不良块标记的值，判定对象块是正常块还是不良块。在对象块是正常块的情况下，进入步骤ST104。另一方面，在对象块是不良块的情况下，CPU101判定从对象块中无法正常读出分割程序，进入步骤ST114。
《步骤ST104》
其次，闪存控制器104响应于CPU101的控制，从对象块的第1页P0(即、开头页)中读出分割程序，并且从第1页P0的冗余区域中读出纠错码。由此，读出1页的分割程序。
《步骤ST105》
其次，闪存控制器104基于纠错码，对1页的分割程序执行错误检测。
《步骤ST106》
其次，闪存控制器104判定在1页的分割程序中是否包括不可纠正的错误。在不包括不可纠正的错误的情况下，进入步骤ST107。另一方面，在包括不可纠正的错误的情况下，CPU101判定从对象块中无法正常读出分割程序，进入步骤ST114。
《步骤ST107》
其次，闪存控制器104判定在1页的分割程序中是否包括可纠正的错误。在包括可纠正的错误的情况下，进入步骤ST108。另一方面，在不包括可纠正的错误的情况下，进入步骤ST109。
《步骤ST108》
其次，闪存控制器104对在1页的分割程序中存在的可纠正的错误执行错误纠正。
《步骤ST109》
其次，闪存控制器104响应于CPU101的控制，将1页的分割程序传送至RAM103。
《步骤ST110》
其次，CPU101判定对象块的读出是否已完成(从对象块中是否读出了1块的分割程序)。在对象块的读出未完成的情况下进入步骤ST111，在对象块的读出已完成的情况下进入步骤ST112。
《步骤ST111》
其次，CPU101指定对象块的下一页的页号码。闪存控制器104响应于CPU101的控制，读出在对象块的下一页中存储的分割程序。其次，进入步骤ST105。这样，以页为单位从对象块中读出分割程序并进行处理。
《步骤ST112》
另一方面，在步骤ST110中被判定为对象块的读出已完成的情况下，CPU101判定引导程序的读出是否已完成(构成1个引导程序的3个分割程序D1、D2、D3的读出是否已完成)。在引导程序的读出已完成的情况下进入步骤ST113，在引导程序的读出未完成的情况下进入步骤ST115。
《步骤ST113》
其次，CPU101按照在RAM103中存储的引导程序(由分割程序D1、D2、D3重构的引导程序)，启动半导体装置。
《步骤ST114》
另一方面，在步骤ST103或ST106中被判定为从对象块中无法正常读出分割程序的情况下(在步骤ST103中被判定为对象块是不良块的情况、或在步骤ST106中被判定为包括不可纠正的错误的情况)，CPU101选择存储与当前对象块所存储的分割程序相同的分割程序的普通块，作为下一对象块。其次，进入步骤ST102。例如，在图3的情况下，在选择特定块B0作为当前对象块时，CPU101选择普通块B3作为下一对象块；在选择普通块B3作为当前对象块时，CPU101选择普通块B6作为下一对象块。这样，按照普通块组BG1、BG2、BG3的顺序，选择存储同一程序的普通块B3、B6、B9作为对象块。此外，在从存储与当前对象块所存储的分割程序相同的分割程序的普通块的任意一个块中都无法正常读出分割程序的情况下，CPU101结束对NAND型闪存10的读出处理。这种情况下，半导体装置未被启动。例如，在图3的情况下，在从特定块B0中未正常读出分割程序D1、且从普通块B3、B6、B9的任意一个块中都未正常读出分割程序时，CPU101结束对NAND型闪存10的读出处理。
《步骤ST115》
另外，在步骤ST112中被判定为引导程序的读出未完成的情况下，CPU101选择存储后续分割程序(接在从当前对象块中读出的分割程序之后的分割程序)的特定块作为下一对象块。其次，进入步骤ST102。例如，在图3的情况下，在选择特定块B0作为当前对象块时，CPU101选择特定块B1作为下一对象块；在选择普通块B4作为当前对象块时，CPU101选择特定块B2作为下一对象块。
〔引导程序读出处理〕
其次，参照图5，对引导程序读出处理进行说明。这里，设特定块B0、B2、普通块B3、B5、B8为不可读出块(无法正常读出分割程序的块)。
首先，CPU101选择存储第1个分割程序D1的第1个特定块B0作为对象块，并对特定块B0执行读出处理(ST102～ST111)。
其次，因为从特定块B0中无法正常读出分割程序D1，所以CPU101选择存储分割程序D1的普通块B3作为下一对象块，并对普通块B3执行读出处理。其次，因为从特定块B3中也无法正常读出分割程序D1，所以CPU101选择存储分割程序D1的普通块B6作为下一对象块，并对普通块B6执行读出处理。这样，在从第1个特定块B1中无法正常读出第1个分割程序D1的情况下，CPU101能够按照普通块组BG1、BG2、BG3的顺序，对普通块组BG1、BG2、BG3各自所包含的第1个普通块B3、B6、B9执行读出处理。
其次，CPU101从普通块B6中正常读出分割程序D1，并判定是否已完成3个分割程序D1、D2、D3的读出。这里，因为分割程序D2、D3的读出未完成，所以CPU101选择存储接在第1个分割程序D1之后的第2个分割程序D2的第2个特定块B1作为下一对象块，并对特定块B1执行读出处理。
其次，CPU101从特定块B1中正常读出分割程序D2，并判定是否已完成分割程序D1、D2、D3的读出。这里，因为分割程序D3的读出未完成，所以CPU101选择存储接在第2个分割程序D2之后的第3个分割程序D3的第3个特定块B2作为下一对象块，并对特定块B2执行读出处理。
其次，因为从特定块B2中无法正常读出分割程序D3，所以CPU101选择存储分割程序D3的普通块B5(普通块组BG1中所包含的第3个普通块)作为下一对象块，并对普通块B5执行读出处理。其次，因为从普通块B5、B8的任意一个块中都无法正常读出分割程序，所以CPU101选择普通块B11(普通块组BG3中所包含的第3个普通块)作为对象块，并对普通块B11执行读出处理。
其次，CPU101从普通块B11中正常读出分割程序D2，并判定是否已完成分割程序D1、D2、D3的读出。这里，因为分割程序D1、D2、D3的读出已完成，所以CPU101按照被传送至RAM103的引导程序(分割程序D1、D2、D3)，启动半导体装置。
以上，通过优先选择可靠性比普通块高的特定块作为读出处理的对象，从而能够提高数据读出的可靠性(读出正常分割程序的概率)。另外，通过读出正常分割程序的概率的变高，使得能够准确重构引导程序，因而能够抑制因CPU101执行不正常的引导程序而导致的半导体装置的误动作。因此，能够稳定地启动半导体装置。
另外，在专利文献1的半导体装置中，因为以页为单位回避不良数据而不是以NAND型闪存的块为单位，所以包括不良页(无法正常读出数据的页)的块不被作为不良块进行管理。例如，即便某一块包括不良页，该块也不被作为不良块进行管理，而视为从该块中所包含的其他页中能够正常读出数据的情形进行管理。因此，无法按照不将包含不良页的块用作“不良块”的方式来管理。另外，在某一页是不良页的情况下，位于该页附近的其他页也是不良页的可能性高。即、在某一块包括不良页的情况下，该块中所包含的其他页也是不良页的可能性高。在图1示出的半导体装置中，因为通过以块为单位来管理正常/不良，不仅能够回避不良页，也能够回避是不良页的可能性高的页，所以较之以页为单位管理正常/不良的情况，能够提高数据读出的可靠性。
(实施方式2)
图6表示实施方式2的半导体装置的构成例。该半导体装置除了具备图1示出的半导体装置的结构之外，还具备非易失性存储器20。此外，非易失性存储器20既可以设置于系统LSI11的内部，也可以设置于系统LSI的外部。
在NAND型闪存10中，在使用过程中不可读出块是随机增加的。因此，在未回避不可读出块而对NAND型闪存10进行存取的情况下，存在着伴随着不可读出块的增加而半导体装置的启动时间增加的可能性。在图6示出的半导体装置中，执行：将引导历史记录信息(表示分别从哪个块中能正确读出分割程序D1、D2、D3的信息)存储至非易失性存储器20的处理、以及基于引导历史记录信息回避向不可读出块的存取的同时以块为单位从NAND型闪存10中依次读出引导程序的处理。
〔引导历史记录信息〕
在引导历史记录信息中也可示出能够正常读出分割程序D1、D2、D3的块的块号码。例如，如图7所示，在特定块B0、B2、普通块B3、B5、B8是不可读出块的情况下，分割程序D1、D2、D3分别能够从普通块B6、特定块B1、普通块B11中正常读出。因此，如图8所示，在引导历史记录信息中，普通块B6、特定块B1、普通块B11的块号码(6、1、11)分别对应于分割程序D1、D2、D3。
另外，在引导历史记录信息中也可示出分割程序D1、D2、D3各自的不可读出块数(无法正常读出该分割程序的块的数目)。另外，CPU101基于分割程序D1、D2、D3各自的不可读出块数，可检测能够正常读出分割程序D1、D2、D3的块。例如，如图7所示，在特定块B0、B2、普通块B3、B5、B8是不可读出块的情况下，不可读出块数(2、0、3)分别对应于分割程序D1、D2、D3。这种情况下，CPU101参照分割程序D1的不可读出块数“2”，能够识别出：存储分割程序D1的特定块B0及普通块B3、B6、B9中的第一个被执行读出处理的特定块B0和第2个被执行读出处理的普通块B3是不可读出块，从第3个被执行读出处理的普通块B6中正常读出分割程序D1。
〔动作〕
其次，参照图9、图10，对图6示出的半导体装置的启动处理进行说明。若系统LSI11的复位被解除，则CPU101按照在ROM102中存储的启动开始程序，执行以下动作。这里，除了执行图4示出的步骤ST101～ST115之后，还执行以下的步骤ST201～ST205。
《步骤ST201》
首先，CPU101对非易失性存储器20进行存取，并判定在非易失性存储器20中是否存储了引导历史记录信息。在存储了引导历史记录信息的情况下进入步骤ST202，在未存储引导历史记录信息的情况下进入步骤ST101。
《步骤ST202》
其次，CPU101读出在非易失性存储器20中存储的引导历史记录信息，并选择存储第1个分割程序D1的特定块B0、普通块B3、B6、B9中的引导历史记录信息示出的块作为对象块。例如，在读出图8所示的引导历史记录信息的情况下，CPU101选择普通块B6作为对象块而不是特定块B0。其次，进入步骤ST102。
这样，在存储了引导历史记录信息的情况下，CPU101从引导历史记录信息示出的块开始存取；在未存储引导历史记录信息的情况下，从特定块开始存取。
《步骤ST203》
在步骤ST112中被判定为引导程序的读出已完成的情况下，CPU101基于步骤ST103、ST106的判定结果而生成引导历史记录信息，并将引导历史记录信息存储至非易失性存储器20。该引导历史记录信息表示：在本次的启动处理中分别从哪个块中能够正常读出分割程序D1、D2、D3。其次，进入步骤ST113。例如，在步骤ST103、ST106的任意一个步骤中被判定为从对象块中无法正常读出分割程序的情况下，CPU101将该对象块判定为“不可读出块”；在步骤ST103、ST106的任意一个步骤中都未被判定为从对象块中无法正常读出分割程序的情况下，CPU101将该对象块判定为“可读出块(能够正常读出分割程序的块)”，基于这些判定结果而生成引导历史记录信息。
《步骤ST204》
另一方面，在步骤ST112中被判定为引导程序的读出未完成的情况下，CPU101对非易失性存储器20进行存取，并判定在非易失性存储器20中是否存储了引导历史记录信息。在存储了引导历史记录信息的情况下进入步骤ST205，在未存储引导历史记录信息的情况下进入步骤ST115。
《步骤ST205》
其次，CPU101读出在非易失性存储器20中存储的引导历史记录信息，并选择存储后续分割程序的特定块及普通块中的引导历史记录信息示出的块作为下一对象块。其次，进入步骤ST102。
这样，在存储了引导历史记录信息的情况下，CPU101选择引导历史记录信息示出的块作为下一对象块；在未存储引导历史记录信息的情况下，选择存储后续分割程序的特定块作为下一对象块。
以上，基于引导历史记录信息对NAND型闪存进行存取，能够回避向不可读出块的存取，因而能够抑制伴随着不可读出块的增加而半导体装置的启动时间的增加。
(实施方式3)
图11表示实施方式3的半导体装置的构成例。该半导体装置除了具备图6示出的系统LSI11之外，还具备系统LSI31。系统LSI31除了具备图1示出的系统LSI11的结构之外，还具备块复制判定电路301。块复制判定电路301执行分割程序D1、D2、D3各自的不可读出块数与预先设定的阈值的比较、或者复制请求信号(用于请求将分割程序D1、D2、D3复制到未使用块中的信号)的输出等。
例如，在NAND型闪存10中，如图7所示，在存储分割程序D3的4个块(特定块B2、普通块B5、B8、B11)中的3个块是不可读出块的情况下，若普通块B11成为不可读出块，则由于无法正常读出分割程序D3，故无法准确重构引导程序，结果导致无法启动半导体装置。在图11示出的半导体装置中，按照分割程序D1、D2、D3各自的不可读出块数，执行在NAND型闪存10的未使用块中复制分割程序D1、D2、D3的处理(复制处理)。
〔动作〕
其次，参照图12，对图11示出的半导体装置中的复制处理进行说明。
《步骤ST301》
CPU101检测分割程序D1、D2、D3各自的不可读出块数。例如，在引导历史记录信息中示出分割程序D1、D2、D3各自的不可读出块数的情况下，CPU101对非易失性存储器20进行存取，读出在非易失性存储器20中存储的引导历史记录信息，并根据引导历史记录信息检测分割程序D1、D2、D3各自的不可读出块数。此外，CPU101也可通过执行图4示出的半导体装置的启动处理(ST101～ST115)，来检测分割程序D1、D2、D3各自的不可读出块数。
《步骤ST302》
其次，块复制判定电路301比较在步骤ST301中检测到的分割程序D1、D2、D3各自的不可读出块数和预先规定的阈值。之后，块复制判定电路301按每分割程序来判定不可读出块数是否比阈值多。
《步骤ST303》
其次，块复制判定电路301判定在分割程序D1、D2、D3之中是否存在被判定为不可读出块数比阈值多的分割程序。在存在这种分割程序的情况下进入步骤ST304，在不存在这种分割程序的情况下，结束复制处理。
《步骤ST304》
其次，块复制判定电路301向CPU101输出复制请求信号。CPU101响应于复制请求信号，指定NAND型闪存10中所包含的未使用块的块号码和未使用块中所包含的第1页P0的页号码“0”。这样一来，选择未使用块作为复制目标块。
《步骤ST305》
其次，闪存控制器104基于由CPU101指定的块号码及页号码，从复制目标块中所包含的第1页P0的冗余区域中读出不良块标记。
《步骤ST306》
其次，CPU101基于由闪存控制器104读出的不良块标记的值，判定复制目标块是正常块还是不良块。在复制目标块是正常块的情况下进入步骤ST307，在复制目标块是不良块的情况下进入步骤ST308。
《步骤ST307》
其次，闪存控制器104响应于CPU101的控制，读出在可读出块(能够正常读出分割程序的块)中存储的分割程序，并将读出的分割程序复制到复制目标块中。例如，闪存控制器104也可从对在步骤ST303中被判定为不可读出块数比阈值多的分割程序进行存储的可读出块中读出分割程序，并将该分割程序复制到复制目标块中。
《步骤ST308》
另一方面，在步骤ST306中被判定为复制目标块是不良块的情况下，CPU101选择NAND型闪存中所包含的其他未使用块(不同于当前复制目标块的未使用块)作为下一复制目标块。其次，进入步骤ST305。
此外，也可复制构成1个引导程序的分割程序D1、D2、D3的全部。这种情况下，CPU101在步骤ST307之后判定是否残存分割程序D1、D2、D3中的未被复制的分割程序。在残存未被复制的分割程序的情况下，执行步骤ST304～ST308，在没有残存未被复制的分割程序的情况下，结束复制处理。例如，如图13所示，也可CPU101选择3个未使用的普通块B12、B13、B14来作为3个复制目标块，闪存控制器104从普通块B6、特定块B1、普通块B11中读出分割程序D1、D2、D3，并将读出的分割程序D1、D2、D3复制到普通块B12、B13、B14中。
另外，也可只复制被判定为不可读出块数比阈值多的分割程序。例如，如图14所示，也可在分割程序D1、D2、D3的不可读出块数分别为2、0、3且阈值为“2”的情况下，CPU101选择未使用的普通块B12来作为复制目标块，闪存控制器104从普通块B11中读出分割程序D3，并将读出的分割程序D3复制到普通块B12中。
以上，根据分割程序D1、D2、D3各自的不可读出块数来执行复制处理，能够回避无法准确重构引导程序而无法启动半导体装置的情形。
此外，在以上的各实施方式中，特定块的个数、普通块组的个数、普通块组中所包含的普通块的个数、引导程序的分割数并不限于上述例子。另外，虽然举出半导体装置的启动处理的例子进行了说明，但是NAND型闪存10也可存储不是引导程序的其他数据串。即、也可NAND型闪存10包括p个(p≥2)特定块和2个以上的普通块组，2个以上的普通块组分别包括p个普通块。另外，也可在p个特定块中分别存储将数据串分割为p个而得到的p个分割数据串，在2个以上的普通块组各自所包含的p个普通块中分别复制在p个特定块中存储的p个分割数据串。
产业上的可利用性
以上，上述的数据处理方法及半导体集成电路，因为数据读出的可靠性高，所以在从NAND型闪存中读出引导程序并按引导程序进行启动的半导体装置等中是有用的。
符号说明：
10    NAND型闪存
11、31  系统LSI
101    CPU
102    ROM
103    RAM
104    闪存控制器
105    总线控制器
20     非易失性存储器
301    块复制判定电路

Claims (10)

1.一种数据处理方法，以块为单位依次处理在闪存中存储的数据串，所述数据处理方法的特征在于，
所述闪存包括：p个特定块和多个普通块组，其中p≥2，
多个所述普通块组分别包括p个普通块，
在所述p个特定块中分别存储了将所述数据串分割为p个而得到的p个分割数据串，
在多个所述普通块组各自所包含的p个普通块中分别复制了在所述p个特定块中存储的p个分割数据串，
所述特定块的可靠性高于所述普通块的可靠性，
该数据处理方法包括：
步骤(a)，对存储第i个分割数据串的第i个特定块执行读出处理，其中1≤i≤n；
步骤(b)，在所述步骤(a)中无法正常读出所述第i个分割数据串的情况下，对多个所述普通块组各自所包含的存储所述第i个分割数据串的第i个普通块依次执行所述读出处理；
步骤(c)，在所述步骤(a)及所述步骤(b)中的任意一个步骤中能够正常读出所述第i个分割数据串的情况下，判定所述p个分割数据串的读出是否已完成；和
步骤(d)，在所述步骤(c)中被判定为所述p个分割数据串的读出未完成的情况下，对存储接在所述第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行所述读出处理。
2.根据权利要求1所述的数据处理方法，其特征在于，
所述p个特定块及多个所述普通块组各自所包含的p个普通块分别存储用于识别该块是不良块还是正常块的不良块标记，
所述读出处理包括：
步骤(e1)，读出在成为该读出处理的对象的对象块中存储的不良块标记，并基于所述不良块标记判定所述对象块是不良块还是正常块；
步骤(e2)，在所述步骤(e1)中被判定为所述对象块是不良块的情况下，判定从所述对象块中无法正常读出分割数据串；和
步骤(e3)，在所述步骤(e1)中被判定为所述对象块是正常块的情况下，读出在所述对象块中存储的分割数据串。
3.根据权利要求2所述的数据处理方法，其特征在于，
所述p个特定块及多个所述普通块组各自所包含的p个普通块分别存储为了进行在该块中存储的分割数据串的错误检测及错误纠正而使用的纠错码，
在所述步骤(e3)中，读出在所述对象块中存储的分割数据串并且读出在所述对象块中存储的纠错码，
所述读出处理还包括步骤(e4)，在所述步骤(e4)中，基于在所述步骤(e3)中读出的纠错码来执行在所述步骤(e3)中读出的分割数据串的错误检测及错误纠正。
4.根据权利要求1所述的数据处理方法，其特征在于，
所述数据处理方法还包括步骤(f)，在所述步骤(f)中，在所述步骤(c)中被判定为所述p个分割数据串的读出已完成的情况下，将表示分别从哪个块中能正常读出所述p个分割数据串的历史记录信息存储至非易失性存储器。
5.根据权利要求4所述的数据处理方法，其特征在于，
所述数据处理方法还包括：
步骤(g)，判定在所述非易失性存储器中是否存储了所述历史记录信息；
步骤(h)，在所述步骤(g)中被判定为存储了所述历史记录信息的情况下，基于所述历史记录信息，对存储第i个分割数据串的第i个特定块及多个第i个普通块中的任意一个块执行所述读出处理；
步骤(i)，在所述步骤(c)中被判定为所述p个分割数据串的读出未完成的情况下，判定在所述非易失性存储器中是否存储了所述历史记录信息；和
步骤(j)，在所述步骤(i)中被判定为存储了所述历史记录信息的情况下，基于所述历史记录信息，对存储第i+1个分割数据串的第i+1个特定块及多个第i+1个普通块中的任意一个块执行所述读出处理，
在所述步骤(g)中被判定为未存储所述历史记录信息的情况下，执行所述步骤(a)，
在所述步骤(a)及所述步骤(h)中的任意一个步骤中无法正常读出第i个分割数据串的情况下，执行所述步骤(b)，
在所述步骤(a)、所述步骤(b)及所述步骤(h)中的任意一个步骤中能够正常读出所述第i个分割数据串的情况下，执行所述步骤(c)，
在所述步骤(i)中被判定为未存储所述历史记录信息的情况下，执行所述步骤(d)。
6.根据权利要求1所述的数据处理方法，其特征在于，
所述数据处理方法还包括：
步骤(k)，针对所述p个分割数据串的各个分割数据串而检测存储该分割数据串的特定块及多个普通块中的无法正常读出该分割数据串的块的数目，作为不可读出块数；
步骤(l)，按每个分割数据串来判定在所述步骤(k)中检测到的不可读出块数是否比预先规定的阈值多；和
步骤(m)，将在所述步骤(l)中被判定为所述不可读出块数比所述阈值多的分割数据串复制到未使用块中。
7.根据权利要求1所述的数据处理方法，其特征在于，
所述数据串是用于启动CPU的引导程序，
该数据处理方法还包括：
步骤(n)，将在所述步骤(a)及所述步骤(b)中的任意一个步骤中被正常读出的所述第i个分割数据串传送至RAM；和
步骤(o)，在所述步骤(c)中被判定为所述p个分割数据串的读出已完成的情况下，作为所述引导程序而使所述CPU执行被传送至所述RAM的p个分割数据串。
8.一种半导体集成电路，以块为单位依次处理在闪存中存储的数据串，所述半导体集成电路的特征在于，
所述半导体集成电路具备：CPU和RAM，
所述闪存包括：p个特定块和多个普通块组，其中p≥2，
多个所述普通块组分别包括p个普通块，
在所述p个特定块中分别存储了将所述数据串分割为p个而得到的p个分割数据串，
在多个所述普通块组各自所包含的p个普通块中分别复制了在所述p个特定块中存储的p个分割数据串，
所述特定块的可靠性高于所述普通块的可靠性，
所述CPU，
对存储第i个分割数据串的第i个特定块执行读出处理，其中1≤i≤n，
在从所述第i个特定块中无法正常读出所述第i个分割数据串的情况下，对多个所述普通块组各自所包含的存储所述第i个分割数据串的第i个普通块依次执行所述读出处理，
从所述第i个特定块及所述第i个普通块中的任意一个块中正常读出的所述第i个分割数据串传送至所述RAM，
在从所述第i个特定块及所述第i个普通块中的任意一个块中能够正常读出所述第i个分割数据串的情况下，判定所述p个分割数据串的读出是否已完成，
在判定为所述p个分割数据串的读出未完成的情况下，对存储接在所述第i个分割数据串之后的第i+1个分割数据串的第i+1个特定块执行所述读出处理。
9.根据权利要求8所述的半导体集成电路，其特征在于，
所述数据串是引导程序，
在判定为所述p个分割数据串的读出已完成的情况下，所述CPU执行被传送至所述RAM的p个分割数据串，作为所述引导程序。
10.根据权利要求9所述的半导体集成电路，其特征在于，
所述半导体集成电路还具备非易失性存储器，所述非易失性存储器存储启动开始程序，该启动开始程序用于使所述CPU以块为单位依次处理在所述闪存中存储的数据串，
所述CPU按照在所述非易失性存储器中存储的启动开始程序而动作。
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