JPH03210637A

JPH03210637A - パリティ・チェッカ素子

Info

Publication number: JPH03210637A
Application number: JP2006783A
Authority: JP
Inventors: Takahito Kyo; 京　敬人
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-16
Filing date: 1990-01-16
Publication date: 1991-09-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、情報処理装置に使用するパリティ・チエッ
カ素子に関するものである。

（従来の技術）情報処理装置の信頼性向上を目的として出力データのパ
リテイ・チェック方法を使用することはよく知られてい
る。その際、部品として７４Ｆ２８０（米国：フェアチ
ャイルド社）などがキーパーツとして使用されている。

第２図（ａ）において、（１）はパリティ・チエッカ部
、（２）　は１６〜！。からなる９ビツトの入力信号、
（３）　、　（４）は９ビット入力化号Ｉａ−１．から
生成される出力信号であり、たとえば入力信号！８〜■
。

におけるハイレベルの総和が偶数の時ΣＥにハイレベル
が、奇数の時Σ０にハイレベルが発生する。

（５）　は一般的なりタイプ・フリップ・フロップ（７
４Ｆ７４相当）であり、オツド・パリティチェック時は
データ入力のＤにΣＥの出力（３）が接続され、セット
・タイミングＴにはチェック・タイミング信号（６）が
接続される。（７）はΣＥのときハイレベルとなってエ
ラーであることを示す出力端子である。

第２図（ｂ）はパリティ・チエッカ（１）の真理値表の
一例であり、又、第３図は各端子のタイミング波形の一
例である。

次に動作について説明する。第３図のタイミング波形の
Ａ点においてＩ０〜■１にロウレベルが入力され、ＩＭ
がハイレベルの時、■６〜■。の総和は奇数であるので
ΣＥにはロウレベルが、Σ０にはその逆にハイレベルが
出力される。そして、Ａ点より少し遅れたＢ点において
１６にロウレベルが入力されると１６〜１．の総和が偶
数となることからΣＥとΣ０には前述の逆のレベルが出
力される。そして、所定の遅延時間およびセット・アッ
プ時間分経通した時点（６点）でチェック・タイミング
信号（６）をＤタイプ・フリップ・フロップ（５）　に
与える。その結果、Ｄ端子に入力されているハイレベル
のΣＥが出力端子（７）　より出力される。

〔発明が解決しようとする課題〕

従来の素子および回路は以上のように構成されているの
で、■６〜ＩＯの入力段で遅延が発生するとΣＥやΣ０
の信号レベルの変化により第３図のΣ０のように余分な
パルスが発生する。この様なパルスは入力遅延時間のバ
ラツキやパリテイ・チェッカの動作速度によって非常に
高い周波数となり、電波となって電波障害の原因となる
問題点があった。また、素子をパリティ・チエッカと、
Ｄタイプ・フリップ・フロップ相当の素子で構成する必
要があり、チェック・タイミングは素子間のパターン遅
延時間を考慮する必要からパリティ・エラーを速く検出
するには問題があった。

この発明は上記のような問題点を解決するためになされ
たもので、パリティ・チエッカの出力段にこの様な波形
を発生させない様なパリテイ・チェッカ素子を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るパリティ・チエッカ素子は、複数のデー
タ入力端子を備え、該入力端子より入力された有意なデ
ータ数が偶数或は奇数かによりそれぞれ別個な出力端子
よりチェック信号を出力するパリテイ・チェック部と、
各出力端子に接続され、外部よりの制御信号に同期して
出力されているチェック信号を外部へ保持出力する信号
保持部とを備えたものである。

（作用）この発明における素子は、一般に用いられているパリテ
ィ・チエッカ部の各出力段に外部よりの制御信号に同期
して入力信号を保持出力する信号保持部を設け、該制御
信号により、信号保持部に直前のパリティの状態を保持
させることによって高速なパリティ検出が可能となると
共に、チェック信号レベルの変化時に発生する不要な波
形の出力を除去することができる。

（実施例）以下、この発明の一実施例を図について説明する。第１
図（ａ）は本実施例におけるパリテイ・チェッカ素子の
全体図、同図（ｂ）は本パリティ・チエッカ素子の構成
図である。第１図（ａ）　、　（ｂ）において、（１）
はパリティ・チエッカ素子、（２）は■６〜Ｉ０から構
成される９ビツトの入力信号、（３）はフリップ・フロ
ップのＴ端子に継がるチェック・タイミング用入力信号
であり、（４）はパリティ・チエッカ部、（５）　と（
６）はＤタイプのフリップ・フロップで、各ＤＩ子には
、パリティ・チエッカ部（４）から入力信号（２）のハ
イレベル数の総和の結果を入力すると共に、各Ｔ端子に
はチェック・タイミング信号（３）が接続されていて、
この信号の立上りエツジでパリティ・チエッカ部の状態
がセットされ、再度チェック・タイミング信号（３）が
入力されるまで状態は保持される。（７）　はフリップ
・フロップ（５）のΣＥ出力端子で、■８〜１０の入力
信号（２）のハイレベルの総和が偶数の時にチェック・
タイミング信号（３）　に立上りパルスが印加されると
ハイレベルが発生する。奇数の時は、逆にロウレベルが
発生する。

（８）　はフリップ・フロップ（６）のΣ０出力端子で
、ΣＥ出力端子（７）　と同じタイミングで逆のレベル
の状態遷移が発生する。同図（Ｃ）はパリティ・チエッ
カ素子の動作を説明するための真理値表である。

次に、上記構成に基づき本発明の特徴を中心に動作を説
明する。■６〜Ｉ０からなる入力信号（２）が安定し、
入力信号総数によって決まるパリテイ・チェック信号Σ
Ｅ或はΣ０が各信号対応のＤタイプ・フリップ・フロッ
プ（８）　、　（６）に入力された時点で、各フリップ
・フロップに共通なチェック・タイミング信号（３）に
立上りパルスを印加する。

この時、第１図（Ｃ）　に示すようイーブン・パリテイ
・チェック信号ΣＥを出力するＤタイプ・フリップ・フ
ロップ（５）の出力端子（７）がロウレベルであり、オ
ド・パリテイ・チェック信号Σ０を出力するＤタイプ・
フリップ・フロップ（６）の出力端子（８）がハイレベ
ルであれば、入力信号Ｉ６〜■。の総和は奇数となり、
オド・パリテイ・チェックがなされていることになる。

また、オド・パリテイ・チェック時に、イーブン・パリ
テイ・チェック信号ΣＥがハイレベル、オド・パリテイ
・チェック信号Σ０がロウレベルとなって各フリップ・
フロップより出力されたならば、パリテイ・チェック・
エラーを判定する。

すなわち、■６〜Ｉｏからなる入力信号（２）が安定し
た時点で、チェック・タイミング信号（３）　に立上り
パルスを印加することで、安定したΣＥ或はΣ０の出力
波形が各Ｄタイプ・フリップ・フロップ（５）　、　（
６）を通して得られる機能を有している。

〔発明の効果〕

以上のように、この発明によれば、入力信号の変化時間
にバラツキが発生してもフリップ・フロップにより構成
される信号保持部を通して、入力信号が安定した時点が
パリテイ・チェック出力を得るようにしたので、不要な
波形を除去でき、安価に電波障害を押さえることができ
ると共、同一素子内にフリップ・フロップを設ける構成
にしたので基板のパターン長による遅延を除去でき、高
速なパリティ検知をできる効果が得られる。

【図面の簡単な説明】

第１図（ａ）は本実施例に係るパリティ・チエッカ素子
の全体図、同図（ｂ）は本パリティ・チェッティ・チエ
ッカ素子の構成図、同図（ト）　は従来素子の動作を説
明する真理値表、第３図は従来のパリティ・チエッカ素
子の動作を説明するタイミング波形図である。図において、（１）はパリティ・チエッカ素子、（２）
はその入力データ端子、（３）はチェック・タイミング
信号端子、（４）はパリティ・チエッカ部、（５）は入
力データが偶数であることを示すＤタイプ・フリップ・
フロップ、（６）　は入力データが奇数であることを示
すＤタイプ・フリップ・フロップ、（７）は偶数である
ことを示すＤタイプ・フリップ・フロップ（５）の出力
端子、（８）は奇数であることを示すＤタイプ・フリッ
プ・フロップ（６）の出力端子。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

　複数のデータ入力端子を備え、該入力端子より入力さ
れた有意なデータ数が偶数或は奇数かによりそれぞれ別
個な出力端子よりチェック信号を出力するパリテイ・チ
ェック部と、各出力端子に接続され、外部よりの制御信
号に同期して出力されているチェック信号を外部へ保持
出力する信号保持部とで構成したことを特徴とするパリ
テイ・チェッカ素子。