JPS6245243A - ヘツダ検出回路 - Google Patents

ヘツダ検出回路

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JPS6245243A
JPS6245243A JP60184011A JP18401185A JPS6245243A JP S6245243 A JPS6245243 A JP S6245243A JP 60184011 A JP60184011 A JP 60184011A JP 18401185 A JP18401185 A JP 18401185A JP S6245243 A JPS6245243 A JP S6245243A
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Kunihiko Mori
邦彦 森
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータ伝送における受信処理に関し、
特にデータの直前に置かれるヘッダデータの検出に関す
る。
〔従来の技術〕
データ伝送においてデータの開始を示す為にデータの直
前に置かれるヘッダパターンとして様々なパターンがあ
るが、NビットのパターンをM同辺上繰り返し、受信側
でこのパターンがM回連続して受信された時ヘッダ検出
完了として、このパターンに同期してN+1ビット毎に
1ビット幅で発生するフレーム同期信号との相対位置に
よりデータの開始点を知ることができるヘッダパターン
が広く知られている。従来、受信側に沿いてこのヘッダ
パターンを検出し、フレーム同期信号によりデータの開
始点を知る為にはプロセッサにより処理するか、専用回
路を構成して処理するかしていた。
〔発明が解決しようとする問題点〕
上述した従来の処理でプロセッサを用いる場合はコスト
が高くなるという欠点があり、専用回路を構成した場合
は回路が非常に複雑になるという欠点がある。
本発明の目的は、簡単な回路構成のヘッダ検出回路を提
供することにある。
〔問題点を解決するための手段〕
本発明のヘッダ検出回路は、被検出パターンに応じてク
ロック信号に同期したNビットの入力信号の反転あるい
は非反転と少なくとも1ビットの“0”信号からなる2
n1ビットの被選択信号と出力イネーブル信号とを入力
として前記2nlでビットの被選択信号からn、ビット
の選択信号により1ビットを選択して制御信号として出
力する選択器と、 n2ビットのフレーム位送信号とmビットのパターン受
信信号と1ビットのフレーム同期信号と前記n、ビット
の選択信号とを入力としてnl+n2+mビットを出力
するリードオンリメモリと、 前記リードオンリメモリのn + + 12 + mビ
ット出力を前記クロック信号によりラッチし前記選択器
及びリードオンリメモリの選択信号、パターン受信信号
、フレーム位相信号として出力し、リセット信号により
リセットされるラッチ回路と、前記制御信号と前記クロ
ック信号の反転とを入力として前記リセット信号を出力
する2入力ナンド回路と、 を有している。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第1図において、10は選択器、20はリードオンリメ
モリ、30はラッチ回路、40は2入力ナンド回路であ
る。
ここでヘッダパターンのビット数Nと、M回連続受信し
た時にヘッダ受信とする回数Mと、n l +n2.m
との関係は 2n’−1≧N       ・・・・・・・・・■2
n’−1≧N+2      ・・・・・・・・・■2
′″−1≧M       ・・・・・・・・・■であ
る。第2図に示すように例えば5ビットのヘッダパター
ン“旧111”を3回連続受信した時にヘッダ受信とす
る場合、n l ” 3 * n2 ” 3 r m 
=2である。本実施例のヘッダ検出回路においては、選
択器10は0〜7の入力を有し、0〜4の入力には入力
信号01の反転あるいは非反転が入力され、入力5〜6
にはIIQII信号が入力されている。これらは、選択
器10の被選択信号02を構成している。
被選択信号の中から1ビットが制御信号11として、ラ
ッチ回路30からの選択信号31に基づいて選択され、
出力イネーブル信号12に基づいて出力されナンド回路
40の一方の入力に入力される。このナンド回路の他方
の入力には、反転されたクロック信号35が入力される
。ナンド回路40の出力はリセット信号41としてラッ
チ回路30に入力される。ラッチ回路30の出力である
選択信号31.パターン受信信号32およびフレーム位
相信号33は、リードオンリメモリ20に入力され、か
つ選択信号31は選択器10に入力される。リードオン
リメモリ20の出力は、クロック信号35のタイミング
でラッチ回路30にラッチされる。
本実施例のヘッダ検出回路の動作を第2図のタイミング
チャートを参照しながら以下に説明する。
最初にラッチ回路30は2入力ナンド回路40からのリ
セット信号41によりリセットされ、ラッチ回路30の
出力はすべて0となっている。したがってリードオンリ
メモリ20に入力する選択信号31.パターン受信信号
32およびフレーム位相信号33はすべて0となる。ま
た、選択器10に入力される選択信号31も0である。
選択器10は入力される選択信号31に応じて、0〜7
0入力信号、すなわち被選択信号02のうち1ビットを
選択して選択信号11として出力する。すなわち選択信
号31が0なら入力信号01を、1〜4なら入力信号0
1の反転を、5〜7なら0を選択して出力する。
今、選択信号31は0なので入力信号01を選択して制
御信号11として出力している。リードオンリメモリ2
0は選択信号31を1つ増加させた値をn1ビットに出
力する。このnl ビットはラッチ回路30によりラッ
チされるのでクロック信号35が立上がる毎に選択信号
31は0→1→2→3→4と変化していく。前述したよ
うに選択器10は、選択信号31が0なら入力信号01
そのものを、選択信号31が1〜4なら入力信号01の
反転を制御信号11として2入力ナンド回路40に入力
する。したがって、入力信号01がクロック信号35に
同期して0→1→1→1→1と変化した時ナンド回路4
0の出力であるリセット信号41がONになる事はなく
ラッチ回路30はリセットされないが、前記の様に0→
1→1→1→1ではない場合、一致しない時点でリセッ
ト信号41がONとなり、すぐさまラッチ回路30はリ
セットされる。ラッチ回路30がリセットされた時選択
信号31はOとなり、ヘッダ検出回路の動作は初期状態
にもどる。第2図のケースjiには、入力信号が0→1
→0→1→1と変化した場合の状態を示している。
さて入力信号が0→1→1→1−1と変化した場合、前
述の様に選択信号31はO→1→2→3−14となり、
リードオンリメモリ20は選択信号31が4の時にはn
、ビットに0を出力すると同時にmビットのパターン受
信信号32を1つ増加させた値をmビット出力とする。
このmビットもラッチ回路30にラッチされリードオン
リメモリ20に入力される。この様にして入力信号が“
01111”のパターンを2回繰り返した時、パターン
受信信号32は2となる。次に入力信号が“01111
”と変化して入ってきた時、リードオンリメモリ20は
n、ビットを0→1→2→3→4→5と出力し、mビッ
トの信号は2のままで変化させない。結局“01111
”のパターンを3連続受信した場合、選択信号31は“
5”、パターン受信信号32は“2”となり以降これを
保持する。
一方リードオンリメモリ20は前述のn1ビットとmビ
ットの出力とは無関係に選択信号31が5でなく、かつ
パターン受信信号32が2でない間、n2ビットの出力
をO→1→2→3→4→5とクロック信号35に同期し
て1つずつ増加して出力し、フレーム同期信号21が“
1”になった時にn2ビットの出力を4とする。すなわ
ちフレーム位相信号33は0−1→2→3→4→5を繰
り返す。リードオンリメモリ20はパターン受信信号3
2が2となった時その時のフレーム位相信号33の値を
保持する。
選択制御信号31が5となった時リードオンリメモリ2
0はn2ビットの入力をフレーム同期信号21が“1”
になる毎に1つ減少させていき、フレーム位相信号33
が0になり、かつ選択信号が4か5の時にmビットの出
力を2−3と変化させる。このmビットの出力は次のク
ロック信号35の立上がりでラッチされパターン受信信
号32は“3”となる。
パターン受信信号32が“3”となる位置は必ずフレー
ム同期信号21に同期しており、データの開始点を示し
ている。この間のタイミングチャートをケース別に第2
図に示している。なお、本実施例ではフレーム同期信号
21は、6ビット毎に1ビット幅で発生している。1回
の処理が終わり再度ヘッダ検出を行なう時は出力イネー
ブル信号12をオフにして制御信号11を“1”として
ラッチ回路30をリセットする。
このよう・に、本実施例によれば、“01111”のパ
ターンを3回連続受信してヘッダの検出を完了した後に
、フレーム同期信号との相対位置によりデータの開始点
を知る事ができる。
以上、本発明の一実施例について説明したが、一般に、
検出するヘッダパターンにより選択器10の0〜7の入
力を入力信号01の反転、非反転どちらにするかが決め
られる。また、ヘッダパターンのビット長により選択器
10の被選択側のビット数が決められる。
〔発明の効果〕
以上説明したように本発明は、わずかな素子により回路
を構成することにより、ヘッダパターンを検出しデータ
の開始点を示す信号を簡単に得られる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図、 第2図はヘッダパターンの例および本発明による動作の
タイミングチャートである。 01・・・・・・入力信号 02・・・・・・被選択信号 10・・・・・・選択器 11・・・・・・制御信号 12・・・・・・出力イネーブル信号 20・・・・・・リードオンリメモリ 21・・・・・・フレーム同期信号 30・・・・・・ラッチ回路 31・・・・・・選択信号 32・・・・・・パターン受信信号 33・・・・・・フレーム位相信号 35・・・・・・クロック信号 41・・・・・・リセット信号

Claims (1)

    【特許請求の範囲】
  1. (1)被検出パターンに応じてクロック信号に同期した
    Nビットの入力信号の反転あるいは非反転と少なくとも
    1ビットの“0”信号からなる2^(n_1)ビットの
    被選択信号と出力イネーブル信号とを入力として前記2
    ^(n_1)ビットの被選択信号からn_1ビットの選
    択信号により1ビットを選択して制御信号として出力す
    る選択器と、 n_2ビットのフレーム位相信号とmビットのパターン
    受信信号と1ビットのフレーム同期信号と前記n_1ビ
    ットの選択信号とを入力としてn_1+n_2+mビッ
    トを出力するリードオンリメモリと、 前記リードオンリメモリのn_1+n_2+mビット出
    力を前記クロック信号によりラッチし前記選択器及びリ
    ードオンリメモリの選択信号、パターン受信信号、フレ
    ーム位相信号として出力し、リセット信号によりリセッ
    トされるラッチ回路と、前記制御信号と前記クロック信
    号の反転とを入力として前記リセット信号を出力する2
    入力ナンド回路と、 を有するヘッダ検出回路。
JP60184011A 1985-08-23 1985-08-23 ヘツダ検出回路 Granted JPS6245243A (ja)

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JP60184011A JPS6245243A (ja) 1985-08-23 1985-08-23 ヘツダ検出回路

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JPS6245243A true JPS6245243A (ja) 1987-02-27
JPH0581097B2 JPH0581097B2 (ja) 1993-11-11

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