JPS6245243A - ヘツダ検出回路 - Google Patents
ヘツダ検出回路Info
- Publication number
- JPS6245243A JPS6245243A JP60184011A JP18401185A JPS6245243A JP S6245243 A JPS6245243 A JP S6245243A JP 60184011 A JP60184011 A JP 60184011A JP 18401185 A JP18401185 A JP 18401185A JP S6245243 A JPS6245243 A JP S6245243A
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- JP
- Japan
- Prior art keywords
- signal
- bit
- input
- read
- selector
- Prior art date
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- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ伝送における受信処理に関し、
特にデータの直前に置かれるヘッダデータの検出に関す
る。
特にデータの直前に置かれるヘッダデータの検出に関す
る。
データ伝送においてデータの開始を示す為にデータの直
前に置かれるヘッダパターンとして様々なパターンがあ
るが、ＮビットのパターンをＭ同辺上繰り返し、受信側
でこのパターンがＭ回連続して受信された時ヘッダ検出
完了として、このパターンに同期してＮ＋１ビット毎に
１ビット幅で発生するフレーム同期信号との相対位置に
よりデータの開始点を知ることができるヘッダパターン
が広く知られている。従来、受信側に沿いてこのヘッダ
パターンを検出し、フレーム同期信号によりデータの開
始点を知る為にはプロセッサにより処理するか、専用回
路を構成して処理するかしていた。
前に置かれるヘッダパターンとして様々なパターンがあ
るが、ＮビットのパターンをＭ同辺上繰り返し、受信側
でこのパターンがＭ回連続して受信された時ヘッダ検出
完了として、このパターンに同期してＮ＋１ビット毎に
１ビット幅で発生するフレーム同期信号との相対位置に
よりデータの開始点を知ることができるヘッダパターン
が広く知られている。従来、受信側に沿いてこのヘッダ
パターンを検出し、フレーム同期信号によりデータの開
始点を知る為にはプロセッサにより処理するか、専用回
路を構成して処理するかしていた。
上述した従来の処理でプロセッサを用いる場合はコスト
が高くなるという欠点があり、専用回路を構成した場合
は回路が非常に複雑になるという欠点がある。
が高くなるという欠点があり、専用回路を構成した場合
は回路が非常に複雑になるという欠点がある。
本発明の目的は、簡単な回路構成のヘッダ検出回路を提
供することにある。
供することにある。
本発明のヘッダ検出回路は、被検出パターンに応じてク
ロック信号に同期したＮビットの入力信号の反転あるい
は非反転と少なくとも１ビットの“０”信号からなる２
ｎ１ビットの被選択信号と出力イネーブル信号とを入力
として前記２ｎｌでビットの被選択信号からｎ、ビット
の選択信号により１ビットを選択して制御信号として出
力する選択器と、 ｎ２ビットのフレーム位送信号とｍビットのパターン受
信信号と１ビットのフレーム同期信号と前記ｎ、ビット
の選択信号とを入力としてｎｌ＋ｎ２＋ｍビットを出力
するリードオンリメモリと、 前記リードオンリメモリのｎ ＋ ＋ １２ ＋ ｍビ
ット出力を前記クロック信号によりラッチし前記選択器
及びリードオンリメモリの選択信号、パターン受信信号
、フレーム位相信号として出力し、リセット信号により
リセットされるラッチ回路と、前記制御信号と前記クロ
ック信号の反転とを入力として前記リセット信号を出力
する２入力ナンド回路と、 を有している。
ロック信号に同期したＮビットの入力信号の反転あるい
は非反転と少なくとも１ビットの“０”信号からなる２
ｎ１ビットの被選択信号と出力イネーブル信号とを入力
として前記２ｎｌでビットの被選択信号からｎ、ビット
の選択信号により１ビットを選択して制御信号として出
力する選択器と、 ｎ２ビットのフレーム位送信号とｍビットのパターン受
信信号と１ビットのフレーム同期信号と前記ｎ、ビット
の選択信号とを入力としてｎｌ＋ｎ２＋ｍビットを出力
するリードオンリメモリと、 前記リードオンリメモリのｎ ＋ ＋ １２ ＋ ｍビ
ット出力を前記クロック信号によりラッチし前記選択器
及びリードオンリメモリの選択信号、パターン受信信号
、フレーム位相信号として出力し、リセット信号により
リセットされるラッチ回路と、前記制御信号と前記クロ
ック信号の反転とを入力として前記リセット信号を出力
する２入力ナンド回路と、 を有している。
次に本発明の実施例について図面を参照して説明する。
第１図において、１０は選択器、２０はリードオンリメ
モリ、３０はラッチ回路、４０は２入力ナンド回路であ
る。
モリ、３０はラッチ回路、４０は２入力ナンド回路であ
る。
ここでヘッダパターンのビット数Ｎと、Ｍ回連続受信し
た時にヘッダ受信とする回数Ｍと、ｎ ｌ ＋ｎ２．ｍ
との関係は ２ｎ’−１≧Ｎ ・・・・・・・・・■２
ｎ’−１≧Ｎ＋２ ・・・・・・・・・■２
′″−１≧Ｍ ・・・・・・・・・■であ
る。第２図に示すように例えば５ビットのヘッダパター
ン“旧１１１”を３回連続受信した時にヘッダ受信とす
る場合、ｎ ｌ ” ３ ＊ ｎ２ ” ３ ｒ ｍ
＝２である。本実施例のヘッダ検出回路においては、選
択器１０は０〜７の入力を有し、０〜４の入力には入力
信号０１の反転あるいは非反転が入力され、入力５〜６
にはＩＩＱＩＩ信号が入力されている。これらは、選択
器１０の被選択信号０２を構成している。
た時にヘッダ受信とする回数Ｍと、ｎ ｌ ＋ｎ２．ｍ
との関係は ２ｎ’−１≧Ｎ ・・・・・・・・・■２
ｎ’−１≧Ｎ＋２ ・・・・・・・・・■２
′″−１≧Ｍ ・・・・・・・・・■であ
る。第２図に示すように例えば５ビットのヘッダパター
ン“旧１１１”を３回連続受信した時にヘッダ受信とす
る場合、ｎ ｌ ” ３ ＊ ｎ２ ” ３ ｒ ｍ
＝２である。本実施例のヘッダ検出回路においては、選
択器１０は０〜７の入力を有し、０〜４の入力には入力
信号０１の反転あるいは非反転が入力され、入力５〜６
にはＩＩＱＩＩ信号が入力されている。これらは、選択
器１０の被選択信号０２を構成している。
被選択信号の中から１ビットが制御信号１１として、ラ
ッチ回路３０からの選択信号３１に基づいて選択され、
出力イネーブル信号１２に基づいて出力されナンド回路
４０の一方の入力に入力される。このナンド回路の他方
の入力には、反転されたクロック信号３５が入力される
。ナンド回路４０の出力はリセット信号４１としてラッ
チ回路３０に入力される。ラッチ回路３０の出力である
選択信号３１．パターン受信信号３２およびフレーム位
相信号３３は、リードオンリメモリ２０に入力され、か
つ選択信号３１は選択器１０に入力される。リードオン
リメモリ２０の出力は、クロック信号３５のタイミング
でラッチ回路３０にラッチされる。
ッチ回路３０からの選択信号３１に基づいて選択され、
出力イネーブル信号１２に基づいて出力されナンド回路
４０の一方の入力に入力される。このナンド回路の他方
の入力には、反転されたクロック信号３５が入力される
。ナンド回路４０の出力はリセット信号４１としてラッ
チ回路３０に入力される。ラッチ回路３０の出力である
選択信号３１．パターン受信信号３２およびフレーム位
相信号３３は、リードオンリメモリ２０に入力され、か
つ選択信号３１は選択器１０に入力される。リードオン
リメモリ２０の出力は、クロック信号３５のタイミング
でラッチ回路３０にラッチされる。
本実施例のヘッダ検出回路の動作を第２図のタイミング
チャートを参照しながら以下に説明する。
チャートを参照しながら以下に説明する。
最初にラッチ回路３０は２入力ナンド回路４０からのリ
セット信号４１によりリセットされ、ラッチ回路３０の
出力はすべて０となっている。したがってリードオンリ
メモリ２０に入力する選択信号３１．パターン受信信号
３２およびフレーム位相信号３３はすべて０となる。ま
た、選択器１０に入力される選択信号３１も０である。
セット信号４１によりリセットされ、ラッチ回路３０の
出力はすべて０となっている。したがってリードオンリ
メモリ２０に入力する選択信号３１．パターン受信信号
３２およびフレーム位相信号３３はすべて０となる。ま
た、選択器１０に入力される選択信号３１も０である。
選択器１０は入力される選択信号３１に応じて、０〜７
０入力信号、すなわち被選択信号０２のうち１ビットを
選択して選択信号１１として出力する。すなわち選択信
号３１が０なら入力信号０１を、１〜４なら入力信号０
１の反転を、５〜７なら０を選択して出力する。
０入力信号、すなわち被選択信号０２のうち１ビットを
選択して選択信号１１として出力する。すなわち選択信
号３１が０なら入力信号０１を、１〜４なら入力信号０
１の反転を、５〜７なら０を選択して出力する。
今、選択信号３１は０なので入力信号０１を選択して制
御信号１１として出力している。リードオンリメモリ２
０は選択信号３１を１つ増加させた値をｎ１ビットに出
力する。このｎｌ ビットはラッチ回路３０によりラッ
チされるのでクロック信号３５が立上がる毎に選択信号
３１は０→１→２→３→４と変化していく。前述したよ
うに選択器１０は、選択信号３１が０なら入力信号０１
そのものを、選択信号３１が１〜４なら入力信号０１の
反転を制御信号１１として２入力ナンド回路４０に入力
する。したがって、入力信号０１がクロック信号３５に
同期して０→１→１→１→１と変化した時ナンド回路４
０の出力であるリセット信号４１がＯＮになる事はなく
ラッチ回路３０はリセットされないが、前記の様に０→
１→１→１→１ではない場合、一致しない時点でリセッ
ト信号４１がＯＮとなり、すぐさまラッチ回路３０はリ
セットされる。ラッチ回路３０がリセットされた時選択
信号３１はＯとなり、ヘッダ検出回路の動作は初期状態
にもどる。第２図のケースｊｉには、入力信号が０→１
→０→１→１と変化した場合の状態を示している。
御信号１１として出力している。リードオンリメモリ２
０は選択信号３１を１つ増加させた値をｎ１ビットに出
力する。このｎｌ ビットはラッチ回路３０によりラッ
チされるのでクロック信号３５が立上がる毎に選択信号
３１は０→１→２→３→４と変化していく。前述したよ
うに選択器１０は、選択信号３１が０なら入力信号０１
そのものを、選択信号３１が１〜４なら入力信号０１の
反転を制御信号１１として２入力ナンド回路４０に入力
する。したがって、入力信号０１がクロック信号３５に
同期して０→１→１→１→１と変化した時ナンド回路４
０の出力であるリセット信号４１がＯＮになる事はなく
ラッチ回路３０はリセットされないが、前記の様に０→
１→１→１→１ではない場合、一致しない時点でリセッ
ト信号４１がＯＮとなり、すぐさまラッチ回路３０はリ
セットされる。ラッチ回路３０がリセットされた時選択
信号３１はＯとなり、ヘッダ検出回路の動作は初期状態
にもどる。第２図のケースｊｉには、入力信号が０→１
→０→１→１と変化した場合の状態を示している。
さて入力信号が０→１→１→１−１と変化した場合、前
述の様に選択信号３１はＯ→１→２→３−１４となり、
リードオンリメモリ２０は選択信号３１が４の時にはｎ
、ビットに０を出力すると同時にｍビットのパターン受
信信号３２を１つ増加させた値をｍビット出力とする。
述の様に選択信号３１はＯ→１→２→３−１４となり、
リードオンリメモリ２０は選択信号３１が４の時にはｎ
、ビットに０を出力すると同時にｍビットのパターン受
信信号３２を１つ増加させた値をｍビット出力とする。
このｍビットもラッチ回路３０にラッチされリードオン
リメモリ２０に入力される。この様にして入力信号が“
０１１１１”のパターンを２回繰り返した時、パターン
受信信号３２は２となる。次に入力信号が“０１１１１
”と変化して入ってきた時、リードオンリメモリ２０は
ｎ、ビットを０→１→２→３→４→５と出力し、ｍビッ
トの信号は２のままで変化させない。結局“０１１１１
”のパターンを３連続受信した場合、選択信号３１は“
５”、パターン受信信号３２は“２”となり以降これを
保持する。
リメモリ２０に入力される。この様にして入力信号が“
０１１１１”のパターンを２回繰り返した時、パターン
受信信号３２は２となる。次に入力信号が“０１１１１
”と変化して入ってきた時、リードオンリメモリ２０は
ｎ、ビットを０→１→２→３→４→５と出力し、ｍビッ
トの信号は２のままで変化させない。結局“０１１１１
”のパターンを３連続受信した場合、選択信号３１は“
５”、パターン受信信号３２は“２”となり以降これを
保持する。
一方リードオンリメモリ２０は前述のｎ１ビットとｍビ
ットの出力とは無関係に選択信号３１が５でなく、かつ
パターン受信信号３２が２でない間、ｎ２ビットの出力
をＯ→１→２→３→４→５とクロック信号３５に同期し
て１つずつ増加して出力し、フレーム同期信号２１が“
１”になった時にｎ２ビットの出力を４とする。すなわ
ちフレーム位相信号３３は０−１→２→３→４→５を繰
り返す。リードオンリメモリ２０はパターン受信信号３
２が２となった時その時のフレーム位相信号３３の値を
保持する。
ットの出力とは無関係に選択信号３１が５でなく、かつ
パターン受信信号３２が２でない間、ｎ２ビットの出力
をＯ→１→２→３→４→５とクロック信号３５に同期し
て１つずつ増加して出力し、フレーム同期信号２１が“
１”になった時にｎ２ビットの出力を４とする。すなわ
ちフレーム位相信号３３は０−１→２→３→４→５を繰
り返す。リードオンリメモリ２０はパターン受信信号３
２が２となった時その時のフレーム位相信号３３の値を
保持する。
選択制御信号３１が５となった時リードオンリメモリ２
０はｎ２ビットの入力をフレーム同期信号２１が“１”
になる毎に１つ減少させていき、フレーム位相信号３３
が０になり、かつ選択信号が４か５の時にｍビットの出
力を２−３と変化させる。このｍビットの出力は次のク
ロック信号３５の立上がりでラッチされパターン受信信
号３２は“３”となる。
０はｎ２ビットの入力をフレーム同期信号２１が“１”
になる毎に１つ減少させていき、フレーム位相信号３３
が０になり、かつ選択信号が４か５の時にｍビットの出
力を２−３と変化させる。このｍビットの出力は次のク
ロック信号３５の立上がりでラッチされパターン受信信
号３２は“３”となる。
パターン受信信号３２が“３”となる位置は必ずフレー
ム同期信号２１に同期しており、データの開始点を示し
ている。この間のタイミングチャートをケース別に第２
図に示している。なお、本実施例ではフレーム同期信号
２１は、６ビット毎に１ビット幅で発生している。１回
の処理が終わり再度ヘッダ検出を行なう時は出力イネー
ブル信号１２をオフにして制御信号１１を“１”として
ラッチ回路３０をリセットする。
ム同期信号２１に同期しており、データの開始点を示し
ている。この間のタイミングチャートをケース別に第２
図に示している。なお、本実施例ではフレーム同期信号
２１は、６ビット毎に１ビット幅で発生している。１回
の処理が終わり再度ヘッダ検出を行なう時は出力イネー
ブル信号１２をオフにして制御信号１１を“１”として
ラッチ回路３０をリセットする。
このよう・に、本実施例によれば、“０１１１１”のパ
ターンを３回連続受信してヘッダの検出を完了した後に
、フレーム同期信号との相対位置によりデータの開始点
を知る事ができる。
ターンを３回連続受信してヘッダの検出を完了した後に
、フレーム同期信号との相対位置によりデータの開始点
を知る事ができる。
以上、本発明の一実施例について説明したが、一般に、
検出するヘッダパターンにより選択器１０の０〜７の入
力を入力信号０１の反転、非反転どちらにするかが決め
られる。また、ヘッダパターンのビット長により選択器
１０の被選択側のビット数が決められる。
検出するヘッダパターンにより選択器１０の０〜７の入
力を入力信号０１の反転、非反転どちらにするかが決め
られる。また、ヘッダパターンのビット長により選択器
１０の被選択側のビット数が決められる。
以上説明したように本発明は、わずかな素子により回路
を構成することにより、ヘッダパターンを検出しデータ
の開始点を示す信号を簡単に得られる効果がある。
を構成することにより、ヘッダパターンを検出しデータ
の開始点を示す信号を簡単に得られる効果がある。
第１図は本発明の一実施例を示す図、
第２図はヘッダパターンの例および本発明による動作の
タイミングチャートである。 ０１・・・・・・入力信号 ０２・・・・・・被選択信号 １０・・・・・・選択器 １１・・・・・・制御信号 １２・・・・・・出力イネーブル信号 ２０・・・・・・リードオンリメモリ ２１・・・・・・フレーム同期信号 ３０・・・・・・ラッチ回路 ３１・・・・・・選択信号 ３２・・・・・・パターン受信信号 ３３・・・・・・フレーム位相信号 ３５・・・・・・クロック信号 ４１・・・・・・リセット信号
タイミングチャートである。 ０１・・・・・・入力信号 ０２・・・・・・被選択信号 １０・・・・・・選択器 １１・・・・・・制御信号 １２・・・・・・出力イネーブル信号 ２０・・・・・・リードオンリメモリ ２１・・・・・・フレーム同期信号 ３０・・・・・・ラッチ回路 ３１・・・・・・選択信号 ３２・・・・・・パターン受信信号 ３３・・・・・・フレーム位相信号 ３５・・・・・・クロック信号 ４１・・・・・・リセット信号
Claims (1)
- （１）被検出パターンに応じてクロック信号に同期した
Ｎビットの入力信号の反転あるいは非反転と少なくとも
１ビットの“０”信号からなる２＾（ｎ＿１）ビットの
被選択信号と出力イネーブル信号とを入力として前記２
＾（ｎ＿１）ビットの被選択信号からｎ＿１ビットの選
択信号により１ビットを選択して制御信号として出力す
る選択器と、 ｎ＿２ビットのフレーム位相信号とｍビットのパターン
受信信号と１ビットのフレーム同期信号と前記ｎ＿１ビ
ットの選択信号とを入力としてｎ＿１＋ｎ＿２＋ｍビッ
トを出力するリードオンリメモリと、 前記リードオンリメモリのｎ＿１＋ｎ＿２＋ｍビット出
力を前記クロック信号によりラッチし前記選択器及びリ
ードオンリメモリの選択信号、パターン受信信号、フレ
ーム位相信号として出力し、リセット信号によりリセッ
トされるラッチ回路と、前記制御信号と前記クロック信
号の反転とを入力として前記リセット信号を出力する２
入力ナンド回路と、 を有するヘッダ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184011A JPS6245243A (ja) | 1985-08-23 | 1985-08-23 | ヘツダ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184011A JPS6245243A (ja) | 1985-08-23 | 1985-08-23 | ヘツダ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245243A true JPS6245243A (ja) | 1987-02-27 |
| JPH0581097B2 JPH0581097B2 (ja) | 1993-11-11 |
Family
ID=16145766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184011A Granted JPS6245243A (ja) | 1985-08-23 | 1985-08-23 | ヘツダ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245243A (ja) |
-
1985
- 1985-08-23 JP JP60184011A patent/JPS6245243A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581097B2 (ja) | 1993-11-11 |
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