JPH0581097B2

JPH0581097B2 -

Info

Publication number: JPH0581097B2
Application number: JP60184011A
Authority: JP
Inventors: Kunihiko Mori
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1993-11-11
Also published as: JPS6245243A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はシリアルデータ伝送における受信処理
に関し、特にデータの直前に置かれるヘツダデー
タの検出に関する。

〔従来の技術〕

データ伝送においてデータの開始を示す為にデ
ータの直前に置かれるヘツダパターンとして様々
なパターンがあるが、Ｎビツト長のパターンをＭ
回以上繰り返し、受信側でこのパターンがＭ回連
続して受信された時、ヘツダ検出完了として、こ
のパターンに同期してＮ＋１ビツト毎に１ビツト
幅で発生するフレーム同期信号との相対位置によ
りデータの開始点を知ることができるヘツダパタ
ーンが広く知られている。従来、受信側において
このヘツダパターンを検出し、フレーム同期信号
により通信データの開始点を知る為には次の様な
方式がある。例えば、パルス列として順次入力さ
れる１フレーム毎のデータ列を一旦直並列変換し
てバツフアに蓄える。そしてプロセツサに、この
バツフア内に蓄えられた並列データを読み取ら
せ、メモリに蓄えられた蓄積プログラムに従つ
て、プログラム内に書き込んだパターンと、前記
並列データとのビツト比較を行こなつて、ヘツダ
パターンを受信したか否かを判定する方法等であ
る。

また、専用回路を用いた場合、順次受信入力さ
れる直列データをフレーム毎に並列データに変換
してバツフアに蓄える。そしてこのバツフアに蓄
えられた並列データをデイジタルコンパレータ等
で比較し、予め定められたビツトパターンと一致
した時に一致信号を出力させる。この一致信号の
連続出力回数でヘツダパターンを所定回数受信し
たと判定する。

〔発明が解決しようとする問題点〕

上述した従来の処理であるプロセツサを用いる
場合では、そのパターン識別判定専用のプロセツ
サを用意せねばならず、コストが高くなるという
欠点があり、専用回路で構成した場合は、ヘツダ
パターン検出を行う回路、その検出回路によるヘ
ツダパターン受信回数を計数する回路、及びヘツ
ダパターン受信回数から通信データの始まりフレ
ームを計数する回路等をフレーム同期信号および
クロツク信号に同期して動作する回路を設計せな
ばならず、回路全体が非常に複雑になるという欠
点がある。

本発明の目的は、従来の専用回路に比べて、回
路構成が簡単となるように、Ｎビツトのヘツダパ
ターンをＭ回連続したことでヘツダ検出を行い、
データ開始点を検出するヘツダ検出回路を提供す
ることにある。

本発明の他の目的は、上記Ｎビツトのヘツダパ
ターンが変更されても、選択回路の被選択入力を
論理変更することで容易に実現できるヘツダ検出
回路を提供することにある。

本発明のさらに他の目的は、繰り返しパターン
Ｎビツト、検出繰り返し回数Ｍが変更になつて
も、ある範囲内でリードオンリメモリのデータを
変更するだけで柔軟に対応できるヘツダ検出回路
を提供することにある。

〔問題点を解決するための手段〕

本発明のヘツダ検出回路は、Ｎビツトの被検出
パターンのビツト列に対応して入力信号の反転あ
るいは非反転となるようにしたＮビツト入力と少
なくとも１ビツトの“０”信号からなる2ⁿ¹ビツ
トの被選択信号と、出力イネーブル信号と、n₁ビ
ツトの選択信号とを入力として、前記2ⁿ¹ビツト
の被選択信号から１ビツトを選択し、クロツク信
号に同期してＮビツトの被検出パターンが入力さ
れた場合、被検出パターンの先頭から順に１ビツ
トを選択して出力したとき、被検出パターンが入
力されている間制御信号出力が“１”となるよう
に構成された選択器と、 n₂ビツトのフレーム位相信号と、ｍビツトのパ
ターン受信信号と、１ビツトのフレーム同期信号
と、前記n₁ビツトの選択信号とを入力として、n₁
＋n₂＋ｍビツトの信号を出力するリードオンリメ
モリと、前記リードオンリメモリのn₁＋n₂＋ｍビツトの
出力信号を前記クロツク信号によりラツチし前記
選択器への選択信号、リードオンリメモリへの次
のクロツク周期における選択信号、パターン受信
信号、フレーム位相信号入力として出力し、リセ
ツト信号によりリセツトされるラツチ回路と、前記選択器から出力される制御信号と前記クロ
ツク信号の反転とを入力として前記リセツト信号
を出力する２入力ナンド回路と、を有している。

前記n₁ビツトの選択信号がＮになるのは、Ｎビ
ツトの検出パターンがＭ回連続したことを検出し
た場合である。選択信号がＮ＋１以上になること
はない。従つて、選択器の入力2ⁿ¹ビツトの被選
択信号のＮを“０”にする必要はあるが、残りの
2ⁿ¹−Ｎ−１個の被選択信号は“０”、“１”のど
ちらでもかまわない。

前記リードオンリメモリは、Ｎビツトの被検出パターンのＭ回連続繰り返し
で、ヘツダ検出を行うときに、 (i) パターン受信信号がＭ−１未満の場合、選択
信号がＮ−１ならば、n₁ビツト出力に０、ｍビ
ツト出力に入力されたパターン受信信号＋１を
出力し、選択信号がＮ−１以下ならば、n₁ビツト出力
に選択信号＋１を、ｍビツト出力に入力された
パターン受信信号を出力し、 (ii) パターン受信信号がＭ−１で、フレーム位相
信号が０でない場合、選択信号がＮならば、n₁ビツト出力にＮ、ｍ
ビツト出力に入力されたパターン受信信号を出
力し、選択信号がＮ−１以下ならば、n₁ビツト出力
に入力された選択信号＋１を、ｍビツト出力に
入力されたパターン受信信号を出力し、 (iii) パターン受信信号がＭ−１で、フレーム位相
信号が０の場合、選択信号がＮ−１、Ｎならば、n₁ビツト出力
にＮ、ｍビツト出力に入力されたパターン受信
信号を出力し、選択信号がＮ−１未満ならば、
n₁ビツト出力に入力された選択信号＋１を、ｍ
ビツト出力に入力されたパターン受信信号を出
力し、 (iv) 選択信号がＮ未満、パターン受信信号がＭ−
２以下の場合、 n₂ビツト出力に、フレーム同期信号が“１”
のときにＮ−１を、フレーム同期信号が“０”
のときに入力されたフレーム位相信号＋１をＮ
＋１で割つた余りを出力し、 (v) 選択信号がＮ未満で、パターン受信信号がＭ
−１の場合、 n₂ビツト出力は、入力されたフレーム位相信
号を出力し、 (vi) 選択信号がＮで、パターン受信信号がＭ−１
の場合、フレーム同期信号が“１”のときにn₂ビツト
出力に入力されたフレーム同期信号−１を、フ
レーム同期信号が“０”のときにn₂ビツト出力
に入力されたフレーム同期信号を出力する。

〔実施例〕

次に本発明の実施例について図面を参照して説
明する。本実施例で送信側から受信側に送られる
ヘツダパターンは、Ｎ＝５ビツト長の“01111₍₂₎”
であるとする。また、送信側から連続して送られ
てくるヘツダパターン総数は６とする。このよう
に送信側から送られてくるヘツダパターンを第２
図の入力信号０１として図示する。また本実施例
では、上記ヘツダパターンをＭ（＝３）回連続受
信した時にヘツダ検出完了としている。従つて、
送信側から送られてきた入力信号０１が第２図の
ように変化した場合、５ビツト長のヘツダパター
ン“01111₍₂₎”を３回連続して検出した時に受信
側でヘツダ検出完了とされる。また、第２図の入
力信号０１は“01111₍₂₎”が６連続しているが、
これは通信路途上等で通信エラーが発生して、６
個あるヘツダパターン中の何れかが受信側で正し
く“01111₍₂₎”と認識できなくても、残りの連続
するヘツダパターンをＭ回連続受信すれば受信側
でヘツダ検出完了とするように、予備的に送信側
で付加しているものである。例えば、第２図のケ
ースでは、２番目のヘツダパターン受信途中
で、ビツトエラーが発生し、３番目のビツトデー
タが“0₍₂₎”であつた場合の各信号３１，３２，
３３の遷移状態を示す。ケースでは、３番目の
ヘツダパターン受信時において、出力イネーブル
信号１２が“1₍₂₎”となり、本実施例のヘツダ検
出回路が検出動作を始めた場合を示す。

第１図において、選択器１０は８ビツトの入力
端子を備え、送信側から送られてくる上記ヘツダ
パターンを含む、パルス列からなる入力信号０１
が以下のように各端子に入力される。選択器１０
の入力端子I₀には、入力信号０１の非論理反転信
号が入力され、入力端子I₁〜I₄には、入力信号０
１の論理反転信号が入力される。さらに入力端子
I₅〜I₇には、“0₍₂₎”信号が入力される。これら選
択器１０の８ビツト入力全体で被選択信号０２が
構成されている。なお、上記入力端子I₀〜I₄が、
ヘツダパターン“01111⁽²⁾”の各ビツト位置に対
応している。つまり、ヘツダパターンの先頭ビツ
トが入力端子I₀に、２番目のビツトが端子I₁に、
…５番目のビツトが端子I₄に入力される。また、
この選択器１０には、ラツチ回路３０の出力端子
O₀〜O₂から出力される選択信号３１が入力され
る。この選択信号３１は、n₁ビツト構成であり、
ヘツダパターン中の何番目のビツトデータを選択
するかを決定する。従つて、ヘツダパターンが本
実施例のようにＮ＝５のビツト長あつた場合、各
ビツト選択にはn₁≧３ビツト必要である。このよ
うな３ビツト構成の選択信号３１で選択器１０の
入力端子I₀〜I₇の一つの信号が選択され、制御信
号１１として２入力ナンド回路４０の一方の入力
端子に出力される。例えば選択信号３１が
“000₍₂₎”ならヘツダパターンの第一番目のビツト
データが入力される入力端子I₀の信号が、
“100₍₂₎”ならヘツダパターンの第５番目のビツト
データが入力される入力端子I₄の信号が選択され
る。そして、選択器１０に入力される出力イネー
ブル信号１２によつて、制御信号１１の出力状態
が制御される。つまり、出力イネーブル信号１２
が“0₍₂₎”なら、制御信号１１の２入力ナンド回
路４０への出力が抑制される。ナンド回路４０の
他方の入力端子には、反転されたクロツク信号３
５が入力される。２入力ナンド回路４０の出力は
リセツト信号４１としてラツチ回路３０に出力さ
れる。

リードオンリメモリ２０のアドレス端子A₀〜
A₂には上記選択信号３１が、アドレス端子A₃〜
A₇にはラツチ回路３０の出力端子O₃〜O₇から出
力されるフレーム位相信号３３が、アドレス端子
A₆、A₇にはラツチ回路３０の出力端子O₆、O₇か
ら出力されるパターン受信信号３２がそれぞれ入
力される。さらに、フレーム同期信号２１もリー
ドオンリメモリ２０に入力される。フレーム同期
信号はデータ開始点を検索するための信号で、検
出パターンがＮビツトの場合、クロツク信号のＮ
＋１クロツク毎に“１”になるフレーム信号であ
る。フレーム同期信号が“１”になつた後の２個
目のクロツク信号の立ち上がりがデータの開始点
となる。

リードオンリメモリ２０の出力端子O₀〜O₇は
ラツチ回路３０の入力端子I₀〜I₇とそれぞれ接続
されている。リードオンリメモリ２０内には、上
記信号３１，３２，３３及びフレーム同期信号２
１の各信号値の組合せで指定されるアドレス番地
に、それぞれ所定のデータが書き込まれており、
この書き込みデータがラツチ回路３０に出力され
る。また、ラツチ回路３０には、２入力ナンド回
路４０で形成されるリセツト信号４１とクロツク
信号３５とが入力されており、このリセツト信号
４１が“0₍₂₎”であると、ラツチ回路３０はリセ
ツトされて、出力が全て“0₍₂₎”となる。逆に、
このリセツト信号４１が“1₍₂₎”であるときに入
力されるクロツク信号３５の立上りエツジで、入
力端子I₀〜I₇のデータが保持されて出力端子O₀〜
O₇に出力される。

上記パターン受信信号３２は、連続してヘツダ
パターンを何回受信したかを示す信号で、パター
ン受信信号がＭ−１からＭになつた時点がデータ
開始点である。本実施例では、Ｍ（＝３）回ヘツ
ダパターンを連続して受信した時に、ヘツダ検出
完了としているので、その回数を示すパターン受
信信号３２は最低２ビツト必要で、ｍ≧２とな
る。仮にＭ＝６回ヘツダパターンを連続受信した
時に、ヘツダ検出完了とするならば、ｍ≧３とな
る。フレーム位相信号３３は、ヘツダパターンを
Ｍ回連続受信した後、何フレーム目から通信デー
タが始まるかを示す信号である。フレーム位相信
号３３は、ｎビツトで構成されており、本実施例
では、送信側で６回連続してヘツダパターンを送
出し、受信側でＭ＝３回連続してヘツダパターン
を検出するので、６−Ｍ＝３となり、n₂≧３ビツ
ト必要である。フレーム同期信号２１は、受信側
で検出しようとする被検出パターンであるヘツダ
パターンのビツト長＋１のパルス幅を持つ周期信
号である。本実施例では、被検出パターンが５ビ
ツト長であるので、フレーム同期信号２１は、６
ビツト長のパルス幅を持ち、第２図に示すよう
に、６ビツト毎に１クロツク幅の“1₍₂₎”が現わ
れる信号である。

本実施例のヘツダ検出回路の動作を第２図のタ
イミングチヤートを参照しながら以下に説明す
る。

最初にラツチ回路３０はリセツト信号４１によ
りリセツトされており、ラツチ回路３０の出力は
全て０となつている。従つて、リードオンリメモ
リ２０に入力される選択信号３１、パターン受信
信号３２およびフレーム位相信号３３は全て
“0₍₂₎”である。

選択器１０は入力される選択信号３１に応じ
て、入力端子I₀〜I₇の何れか一つを選択するが、
選択信号３１が“5₍₁₀₎”〜“7₍₁₀₎”であれば、常
時“０”である入力端子I₅〜I₇の信号が制御信号
１１として出力される。なお、本実施例では、入
力端子I₅〜I₇への入力信号はすべて“0₍₂₎”とした
が、入力端子I₆、I₇への入力信号は、“0₍₂₎”、
“1₍₂₎”のいずれであつてもよい。

今、初期状態で、選択信号３１は“000₍₂₎”な
ので、ヘツダパターンの１番目のビツトデータが
選択され、制御信号１１として出力される。従つ
て、制御信号１１はローレベル信号となり、リセ
ツト信号４１は“1₍₂₎”となり、ラツチ回路３０
のリセツトが解除される。また、リードオンリメ
モリ２０からは、入力される選択信号３１、パタ
ーン受信信号３２およびフレーム位相信号３３の
ビツトデータ組合わせで指定されるメモリ番地か
ら、以下のようなデータが出力される。

リードオンリメモリ２０は、上記ラツチ回路３
０のリセツト解除後、選択信号３１の値に
“1₍₁₀₎”を増加させた値をラツチ回路３０に出力
する。一方、ラツチ回路３０はクロツク信号３５
の立上りエツジ時の入力信号状態を保持して、次
のクロツク信号３５の立上りエツジまで出力状態
を変化させない。例えば、ラツチ回路３０出力の
選択信号３１が“0₍₁₀₎”であつたとき、上記のよ
うにリードオンリメモリ２０によつて、この選択
信号３１の値に“1₍₁₀₎”加算された値がラツチ回
路３０に出力される。そして、次のクロツク信号
３５の立上りエツジが入力されて初めて、ラツチ
回路３０の出力が“0₍₁₀₎”から“1₍₁₀₎”に変化す
る。これによつて、選択信号３１は、クロツク信
号３５の１クロツク毎に１インクリメントされ、
“0₍₁₀₎”→“1₍₁₀₎”→“2₍₁₀₎”→“3₍₁₀₎”→“4_(10
)”
と変化する。前述したように選択器１０は、選択
回路３１が“0₍₁₀₎”ならば、非論理反転信号であ
る入力端子I₀が、選択信号３１が“1₍₁₀₎”〜
“4₍₁₀₎”なら論理反転信号である入力端子I₁〜I₄が
選択されて２入力ナンド回路４０に出力される。
従つて、このクロツク信号３５に同期して選択信
号３１が上記のように変化するとき、入力信号０
１もクロツク３５に同期して、“0₍₂₎”→“1₍₂₎”
→“1₍₂₎”→“1₍₂₎”→“1₍₂₎”と変化していれば、
制御信号１１は常に“0₍₂₎”である。これによつ
てリセツト信号４１がONすることはなく、ラツ
チ回路３０はリセツトされない。逆に、入力信号
０１の経時変化が“0₍₂₎”→“1₍₂₎”→“1₍₂₎”→
“1₍₂₎”→“1₍₂₎”でないと、つまり、ヘツダパタ
ーンが入力信号０１に出現しないと、その一致し
ない時点で制御信号１１は”1₍₂₎”となり、直ち
にラツチ回路３０はリセツトされることになる。
ラツチ回路３０がリセツトされた時、選択信号３
１は“0₍₂₎”となり、ヘツダ検出回路の動作は初
期状態に戻る。第２図のケースには、２つ目の
ヘツダパターン受信時に、入力信号０１が“0₍₂₎”
→“1₍₂₎”→“0₍₂₎”→“1₍₂₎”、“1₍₂₎”と変化した
場合の状態を示している。つまり、第３番目のビ
ツトデータが“0₍₂₎”であるので、ここでラツチ
回路３０はリセツトされる。

さて、入力信号０１が“0₍₂₎”→“1₍₂₎”→
“1₍₂₎”→“1₍₂₎”、“1₍₂₎”と変化する場合、前述の
様に選択信号３１は“0₍₁₀₎”→“1₍₁₀₎”→“2₍₁₀₎”
→“3₍₁₀₎”→“4₍₁₀₎”となつている。そして、選
択信号３１が“4₍₁₀₎”のとき、リードオンリメモ
リ２０の出力端子O₀〜O₂には“0₍₁₀₎”が出力され
る。これと同時にリードオンリメモリ２０のO₆、
O₇には、パターン受信信号３２の値に“1₍₁₀₎”を
加えた値が出力される。この端子O₆、O₇出力信
号もラツチ回路３０にクロツク信号３５の立上り
エツジでラツチされ、パターン受信信号３２とし
て再びメモリ２０の入力端子A₆、A₇にフイード
バツク入力される。従つて、入力信号０１が
“01111₍₂₎”のパターンを２回連続して繰り返す
と、パターン受信信号３２は、“2₍₁₀₎”となる。
次に入力信号０１に新たな“01111₍₂₎”がクロツ
ク信号３５に同期して選択器１０に入力される
と、リードオンリメモリ２０の端子O₀〜O₂出力
端子は“0₍₁₀₎”→“1₍₁₀₎”→“2₍₁₀₎”→“3₍₁₀₎”→
“4₍₁₀₎”→“5₍₁₀₎”と変化される。但し、端子O₆、
O₇の出力値は“2₍₁₀₎”のままに維持される。結局
“01111₍₂₎”のパターンを３回連続して受信した場
合、選択信号３１は“5₍₁₀₎”に、パターン受信信
号３２は“2₍₁₀₎”となり、この信号値状態が保持
される。

一方、リードオンリメモリ２０は、端子O₃〜
O₅の出力を、前述の端子O₀〜O₂及び端子O₆、O₇
出力と無関係でしかも選択信号３１値が5₍₁₀₎でな
く、かつパターン受信信号３２値が2₍₁₀₎でない
間、クロツク信号３５に同期させてフレーム位相
信号３３の値を“1₍₁₀₎”づつインクリメントさせ
る。また、リードオンリメモリ２０の端子O₃〜
O₅出力は、上記のように選択信号３１の値が５
でなく、かつパターン受信信号３２の値が２でな
いとき、しかもフレーム同期信号２１が“1₍₂₎”
になつた時に同期して“4₍₁₀₎”とされる。すなわ
ち、フレーム位相信号３３は“0₍₁₀₎”→“1₍₁₀₎”
→“2₍₁₀₎”→“3₍₁₀₎”→“4₍₁₀₎”→“5₍₁₀₎”と繰り
返される。そして、パターン受信信号３２が
“2₍₁₀₎”となつたとき、リードオンリメモリ２０
は入力されるフレーム位相信号３３の値をインク
リメントさせず、その値を保持する。さらに、パ
ターン受信信号３２が“2₍₁₀₎”で、選択信号３１
が“5₍₁₀₎”となつたそれ以降、リードオンリメモ
リ２０は、入力されるフレーム位相信号３３値を
フレーム同期信号２１が“1₍₂₎”になる毎に
“1₍₁₀₎”ずつ減少させる。そうして、フレーム位
相信号３３が“0₍₁₀₎”で、かつ選択信号３１が
“4₍₁₀₎”または“5₍₁₀₎”のときに、メモリ２０は、
端子O₆、O₇出力を“2₍₁₀₎”→“3₍₁₀₎”と変化させ
る。この端子O₆、O₇出力信号は、次のクロツク
信号３５の立上りエツジでラツチ回路３０にラツ
チされる。これによつてパターン受信信号３２
は”3₍₁₀₎”となる。このパターン受信信号３２が
“3₍₁₀₎”となる位置は必ずフレーム同期信号２１
に同期しており、通信データの開始点を示してい
る。この間のタイミングチヤートをケース別に第
２図に示してある。

１回の処理が終わり、再度ヘツダ検出を行う時
は出力イネーブル信号１２をオフにして制御信号
１１を“1₍₂₎”としてラツチ回路３０をリセツト
する。

以上の動作においては、ラツチ回路３０は、入
力信号に同期したクロツク信号によつてラツチ動
作を行つているため、クロツクの一周期の間に、
ラツチ回路の出力をリードオンリメモリ２０の入
力とし、リードオンリメモリの出力をラツチ回路
の入力となるように回路が動作すれば良い。従つ
て、ラツチ回路３０とリードオンリメモリ２０が
充分このスピードに間に合えばよいので、オーバ
サンプリングの機能は不要である。

このように、本実施例によれば、“01111₍₂₎”の
パターンを３回連続受信してヘツダの検出を完了
した後に、フレーム同期信号２１との相対的位置
によりデータの開始点を知る事ができる。

以上、本発明の一実施例について説明したが、
一般に、検出するヘツダパターンの“0₍₂₎”と
“1₍₂₎”との順序組合わせにより、選択器１０の端
子I₀〜I₇入力を入力信号０１の論理反転信号、論
理非反転信号とするかが決められる。また、ヘツ
ダパターンのビツト長により選択器１０の被選択
信号０２のビツト数が決められる。

〔発明の効果〕

以上説明したように本発明は、送信側から送ら
れてくるヘツダパターンに応じて選択器の入力論
理状態を設定するとともに、各ヘツダパターンの
先頭から何番目のビツトデータを取り出すかを選
択する選択信号と、連続信号ヘツダパターン数を
カウントするパターン受信信号と、ヘツダ検出完
了後の通信データ始まりフレーム位置を示すフレ
ーム位相信号とをリードオンリメモリに書き込ん
だデータとラツチ回路とで生成するようにしたの
で、わずかな素子によりヘツダ検出回路を構成す
ることができ、しかもヘツダパターン検出しデー
タの開始点を示す信号を簡単に得られる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
ヘツダパターンの例および本発明による動作のタ
イミングチヤートである。０１……入力信号、０２……被選択信号、１０
……選択器、１１……制御信号、１２……出力イ
ネーブル信号、２０……リードオンリメモリ、２
１……フレーム同期信号、３０……ラツチ回路、
３１……選択信号、３２……パターン受信信号、
３３……フレーム位相信号、３５……クロツク信
号、４１……リセツト信号。

Claims

【特許請求の範囲】１Ｎビツトの被検出パターンのビツト列に対応
して入力信号の反転あるいは非反転となるように
したＮビツト入力と少なくとも１ビツトの“０”
信号からなる2ⁿ¹ビツトの被選択信号と、出力イ
ネーブル信号と、n₁ビツトの選択信号とを入力と
して、前記2ⁿ¹ビツトの被選択信号から１ビツト
を選択し、クロツク信号に同期してＮビツトの被
検出パターンが入力された場合、被検出パターン
の先頭から順に１ビツトを選択して出力したと
き、被検出パターンが入力されている間制御信号
出力が“１”となるように構成された選択器と、 n₂ビツトのフレーム位相信号と、ｍビツトのパ
ターン受信信号と、１ビツトのフレーム同期信号
と、前記n₁ビツトの選択信号とを入力として、n₁
＋n₂＋ｍビツトの信号を出力するリードオンリメ
モリと、前記リードオンリメモリのn₁＋n₂＋ｍビツトの
出力信号を前記クロツク信号によりラツチし前記
選択器への選択信号、リードオンリメモリへの次
のクロツク周期における選択信号、パターン受信
信号、フレーム位相信号入力として出力し、リセ
ツト信号によりリセツトされるラツチ回路と、前記選択器から出力される制御信号と前記クロ
ツク信号の反転とを入力として前記リセツト信号
を出力する２入力ナンド回路と、を有するヘツダ検出回路。２前記リードオンリメモリは、Ｎビツトの被検出パターンのＭ回連続繰り返し
で、ヘツダ検出を行うときに、 (i) パターン受信信号がＭ−１未満の場合、選択信号がＮ−１ならば、n₁ビツト出力に
０、ｍビツト出力に入力されたパターン受信信
号＋１を出力し、選択信号がＮ−１以下ならば、n₁ビツト出力
に選択信号＋１を、ｍビツト出力に入力された
パターン受信信号を出力し、 (ii) パターン受信信号がＭ−１で、フレーム位相
信号が０でない場合、選択信号がＮならば、n₁ビツト出力にＮ、ｍ
ビツト出力に入力されたパターン受信信号を出
力し、選択信号がＮ−１以下ならば、n₁ビツト出力
に入力された選択信号＋１を、ｍビツト出力に
入力されたパターン受信信号を出力し、 (iii) パターン受信信号がＭ−１で、フレーム位相
信号が０の場合、選択信号がＮ−１、Ｎならば、n₁ビツト出力
にＮ、ｍビツト出力に入力されたパターン受信
信号を出力し、選択信号がＮ−１未満ならば、
n₁ビツト出力に入力された選択信号＋１を、ｍ
ビツト出力に入力されたパターン受信信号を出
力し、 (iv) 選択信号がＮ未満、パターン受信信号がＭ−
２以下の場合、 n₂ビツト出力に、フレーム同期信号が“１”
のときにＮ−１を、フレーム同期信号が“０”
のときに入力されたフレーム位相信号＋１をＮ
＋１で割つた余りを出力し、 (v) 選択信号がＮ未満で、パターン受信信号がＭ
−１の場合、 n₂ビツト出力は、入力されたフレーム位相信
号を出力し、 (vi) 選択信号がＮで、パターン受信信号がＭ−１
の場合、フレーム同期信号が“１”のときにn₂ビツト
出力に入力されたフレーム同期信号−１を、フ
レーム同期信号が“０”のときにn₂ビツト出力
に入力されたフレーム同期信号を出力する、ことを特徴とする特許請求の範囲第１項記載のヘ
ツダ検出回路。