JPS5977747A - 非同期デ−タの変化点検出回路 - Google Patents
非同期デ−タの変化点検出回路Info
- Publication number
- JPS5977747A JPS5977747A JP18843282A JP18843282A JPS5977747A JP S5977747 A JPS5977747 A JP S5977747A JP 18843282 A JP18843282 A JP 18843282A JP 18843282 A JP18843282 A JP 18843282A JP S5977747 A JPS5977747 A JP S5977747A
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- Japan
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- circuit
- output
- data
- outputs
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、非同期データすなわちクロック信号と同期し
ていないデータ列における変化点を検出するための、非
同期データの変化点検出回路に関するものである。
ていないデータ列における変化点を検出するための、非
同期データの変化点検出回路に関するものである。
従来技術と問題点
データ列において生じた変化点を検出することは、デー
タ列の周期がクロックと同期している場合には、容易に
行なうことができる。例えば第１図に示された回路を利
用して、縦続に接続された２個の７リツプフロツブＦＦ
、 、 ＦＦ、のそれぞれのＱ出力を排他的論理和回路
ＥＸ−ＯＲに加えて、現在のデータと前回のデータとを
比較すれば、データに変化が生じたとき不一致となって
検出出力が発生するので、容易に検出を行なうことがで
きる。但しこの場合のクロック（ｃｒ、ｘ）の位相はデ
ータ変化点と接近しないように選ぶ必要がある。
タ列の周期がクロックと同期している場合には、容易に
行なうことができる。例えば第１図に示された回路を利
用して、縦続に接続された２個の７リツプフロツブＦＦ
、 、 ＦＦ、のそれぞれのＱ出力を排他的論理和回路
ＥＸ−ＯＲに加えて、現在のデータと前回のデータとを
比較すれば、データに変化が生じたとき不一致となって
検出出力が発生するので、容易に検出を行なうことがで
きる。但しこの場合のクロック（ｃｒ、ｘ）の位相はデ
ータ変化点と接近しないように選ぶ必要がある。
しかしながらデータ列の周期がクロックと同期していな
い場合には、このような方法によってデ−り列における
変化点を正しく検出することはできない。第２図は多数
のデータＤ１〜Ｄｎを並列にフリップフロップＦＦ、〜
ＦＦ％に加えて同一のクロックＣＬＫによって読込み、
それぞれのＱ出力とそれぞれの入力データとを排他的論
理和回路ＥＸ−ＯＲＩ−ＥＸ−ＯＲｎ によって比較し
て、不一致出力によってデータの変化点の検出を行なう
場合を示している。
い場合には、このような方法によってデ−り列における
変化点を正しく検出することはできない。第２図は多数
のデータＤ１〜Ｄｎを並列にフリップフロップＦＦ、〜
ＦＦ％に加えて同一のクロックＣＬＫによって読込み、
それぞれのＱ出力とそれぞれの入力データとを排他的論
理和回路ＥＸ−ＯＲＩ−ＥＸ−ＯＲｎ によって比較し
て、不一致出力によってデータの変化点の検出を行なう
場合を示している。
この場合データの変化点とクロックツ（ルスの位置が接
近している場合には、フリップフロップ菓子のパテ−ツ
キや布線の遅延量のバラツキ等によって、各フリップフ
ロップにおける変化点の検出が第３図に示すごとくバラ
バ２に行なわれて、検出結果が誤シを含むものとなる可
能性がある。
近している場合には、フリップフロップ菓子のパテ−ツ
キや布線の遅延量のバラツキ等によって、各フリップフ
ロップにおける変化点の検出が第３図に示すごとくバラ
バ２に行なわれて、検出結果が誤シを含むものとなる可
能性がある。
このように従来の非同期データの変化点検出回路は、デ
ータの変化点とクロックパルスの位置とが接近している
場合に、検出が正しく行われないという欠点があった。
ータの変化点とクロックパルスの位置とが接近している
場合に、検出が正しく行われないという欠点があった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものでおって、その目的は、非同期データにおける変
化点の検出を正しく行なうことができる回路形式を提供
することにある。
るものでおって、その目的は、非同期データにおける変
化点の検出を正しく行なうことができる回路形式を提供
することにある。
発明の実施例
第４図は本発明の非同期データの変化点検出回路の一実
施例の構成を示している。同図において１〜５はそれぞ
れフリップフロップ（ＦＦ）、６，７は排他的論理和（
ＥＸ−ＯＲ）回路、８はオア回路、９は排他的論理和（
ｘｘ−ｏＲ）回路、１０はアンド回路である。
施例の構成を示している。同図において１〜５はそれぞ
れフリップフロップ（ＦＦ）、６，７は排他的論理和（
ＥＸ−ＯＲ）回路、８はオア回路、９は排他的論理和（
ｘｘ−ｏＲ）回路、１０はアンド回路である。
また第５図は第４図に示された回路における各部信号を
示し、データの変化点が正しく検出される場合の動作を
説明している。同図においてはデータおよびクロック（
ＣＬＫ）に対応して発生するＦＦ１〜ＦＦ５のＱ出力を
■〜■で示し、またＥＸ−ＯＲ回路６．７の出力を■、
■で、オア回路８の出力を■で、ＥＸ−ＯＲ回路９の出
力を■で、アンド回路１０の出力を［相］でそれぞれ示
している。これらの各信号は、第４図中にも同じ符号に
よって対応する回路中の位置に示されている′。なおり
ロック（ＣＬＫ）はデータよシ速い速度を有するものと
する。
示し、データの変化点が正しく検出される場合の動作を
説明している。同図においてはデータおよびクロック（
ＣＬＫ）に対応して発生するＦＦ１〜ＦＦ５のＱ出力を
■〜■で示し、またＥＸ−ＯＲ回路６．７の出力を■、
■で、オア回路８の出力を■で、ＥＸ−ＯＲ回路９の出
力を■で、アンド回路１０の出力を［相］でそれぞれ示
している。これらの各信号は、第４図中にも同じ符号に
よって対応する回路中の位置に示されている′。なおり
ロック（ＣＬＫ）はデータよシ速い速度を有するものと
する。
第４図においてＦＦ１〜ＦＦ５は、それぞれ前段のＦＦ
のＱ出力が次段のＦＦのデータＣＩ）’）入力となるよ
うに縦続に接続され、それぞれのクロック（Ｃ）端子に
単一のクロック（ＣＬＫ）を与えられていて、ＦＦ１の
Ｄ入力におけるデータの状態をクロックごとに読込んで
順次これを後段にシフトする。いまデータがＡからＢに
変化したときの各信号の変化について考えると、ＦＦ１
〜ＦＦ５はクロック（ＣＬＫ）ごとに順次その状態をシ
フトして第５図■〜■に示すごとき状態の推移を生じる
。なお信号■〜■において斜線を施して示した部分はデ
ータの変化点に対応するビットを示している。ＥＸ−Ｏ
Ｒ回路６は出力■と出力＠との不一致を検出して第５図
において■で示す出力を発生し、ＥＸ−ＯＲ回路７は出
力■と出力■との不一致を検出して第５図において■で
示す出力を発生する。オア回路８は出力■と出力■の論
理和を求めて、第５図において■で示す出力を発生する
。さらにＥＸ−ＯＲ回路９は出力Ｏと出力■との不一致
を検出して第５図に■で示す出力を発生し、アンド回路
１０は出力■の反転信号と出力■との論理積を求めて第
５図において■で示す出力を発生する。出力［相］は所
望の変化点検出信号である。
のＱ出力が次段のＦＦのデータＣＩ）’）入力となるよ
うに縦続に接続され、それぞれのクロック（Ｃ）端子に
単一のクロック（ＣＬＫ）を与えられていて、ＦＦ１の
Ｄ入力におけるデータの状態をクロックごとに読込んで
順次これを後段にシフトする。いまデータがＡからＢに
変化したときの各信号の変化について考えると、ＦＦ１
〜ＦＦ５はクロック（ＣＬＫ）ごとに順次その状態をシ
フトして第５図■〜■に示すごとき状態の推移を生じる
。なお信号■〜■において斜線を施して示した部分はデ
ータの変化点に対応するビットを示している。ＥＸ−Ｏ
Ｒ回路６は出力■と出力＠との不一致を検出して第５図
において■で示す出力を発生し、ＥＸ−ＯＲ回路７は出
力■と出力■との不一致を検出して第５図において■で
示す出力を発生する。オア回路８は出力■と出力■の論
理和を求めて、第５図において■で示す出力を発生する
。さらにＥＸ−ＯＲ回路９は出力Ｏと出力■との不一致
を検出して第５図に■で示す出力を発生し、アンド回路
１０は出力■の反転信号と出力■との論理積を求めて第
５図において■で示す出力を発生する。出力［相］は所
望の変化点検出信号である。
ここで出力■〜■において斜線を施して示されたビット
は、データの変化を読込んで生じたものであるが、第２
図について説明したのと同様に、ＦＦ１においてデータ
の変化点とクロックパルスとの位置関係によってデータ
の変化が必ずしも正しく読み込まれず、誤シを含む可能
性があるビットである。従って各出力■〜■においても
斜線を施して示されたビットは誤シを含む可能性がある
。
は、データの変化を読込んで生じたものであるが、第２
図について説明したのと同様に、ＦＦ１においてデータ
の変化点とクロックパルスとの位置関係によってデータ
の変化が必ずしも正しく読み込まれず、誤シを含む可能
性があるビットである。従って各出力■〜■においても
斜線を施して示されたビットは誤シを含む可能性がある
。
これに対して出力［相］は第５図から明らかなように出
力■、■における斜線を施されていないビット、すなわ
ち出力■〜■における斜線を施されたビットの次のビッ
ト以降の、正しくデータの変化を読み込まれたビットに
基づいて生じた出力同志の演算によって発生したもので
あシ、誤シを含む可能性が全くない。このようにして、
出力■によって正しく変化点の検出を行なうことができ
る。
力■、■における斜線を施されていないビット、すなわ
ち出力■〜■における斜線を施されたビットの次のビッ
ト以降の、正しくデータの変化を読み込まれたビットに
基づいて生じた出力同志の演算によって発生したもので
あシ、誤シを含む可能性が全くない。このようにして、
出力■によって正しく変化点の検出を行なうことができ
る。
なお、第４図に示された回路は短時間のデータ変化によ
っては検出信号を発生せず、各ＦＦの出力において誤シ
を含まないデータの変化が少くとも２ピツト以上継続し
た場合にのみ検出出力を発生する。第６図はデータの変
化が各ＦＦの出力において１ピツトに相当する期間のみ
生じた場合の各部信号を示したものであυ、各信号■〜
［相］の意味するところは第５図の場合と同様である。
っては検出信号を発生せず、各ＦＦの出力において誤シ
を含まないデータの変化が少くとも２ピツト以上継続し
た場合にのみ検出出力を発生する。第６図はデータの変
化が各ＦＦの出力において１ピツトに相当する期間のみ
生じた場合の各部信号を示したものであυ、各信号■〜
［相］の意味するところは第５図の場合と同様である。
第６図を第５図と比較した場合、第６図における出力■
には、データ変化点に対応するビットの次のビット以降
における、変化したデータに対応する出力が存在しない
ため、データ変化検出出力［相］が発生しないことが明
らかである。
には、データ変化点に対応するビットの次のビット以降
における、変化したデータに対応する出力が存在しない
ため、データ変化検出出力［相］が発生しないことが明
らかである。
な説明したように本発明の非同期データの変化点検出回
路によれば、入力データ列と同期していないクロックに
よって入力データにおける変化点の検出を正しく行なう
ことができるので、甚だ効果的である。
路によれば、入力データ列と同期していないクロックに
よって入力データにおける変化点の検出を正しく行なう
ことができるので、甚だ効果的である。
第１図は入力データ列と同期したクロックによってデー
タの変化点を検出する回路の構成を示す図、第２図は並
列入力データ列におけるデータの変化点検出を同一のク
ロックによって行なう回路の構成を示す図、第６図は第
２図に示された回路におけるデータの変化点検出を示す
タイムチャート、第４図は本発明の非同期データの変化
点検出回路の一実施例の構成を示す図、第５図および第
６図は第４図に示された回路における各部係号を示すタ
イムチャートである。 １〜５・・・７リツプフロツプ、６，７・・・排他的論
理和（Ｅｘ−ＯＲ）回路、８・・・オア回路、９・・・
排他的論理和（Ｅｘ−ＯＲ）回路、１０・・・アンド回
路特許出願人富士通株式会社
タの変化点を検出する回路の構成を示す図、第２図は並
列入力データ列におけるデータの変化点検出を同一のク
ロックによって行なう回路の構成を示す図、第６図は第
２図に示された回路におけるデータの変化点検出を示す
タイムチャート、第４図は本発明の非同期データの変化
点検出回路の一実施例の構成を示す図、第５図および第
６図は第４図に示された回路における各部係号を示すタ
イムチャートである。 １〜５・・・７リツプフロツプ、６，７・・・排他的論
理和（Ｅｘ−ＯＲ）回路、８・・・オア回路、９・・・
排他的論理和（Ｅｘ−ＯＲ）回路、１０・・・アンド回
路特許出願人富士通株式会社
Claims (1)
- 縦続に接続され入力データよシ速い単一のクロックによ
って駆動される第１ないし第５のフリップフロップと、
該第１および第２の７リツプフロツプの出力の不一致を
検出する第１の排他的論理和回路と、前記第４および第
５のフリップフロップの出力の不一致を検出する第２の
排他的論理和回路と、該第１および第２の排他的論理和
回路の出力の論理和を求めるオア回路と、前記第１およ
び第４のフリップフロップの出力の不一致を検出する第
６の排他的論理和回路と、該第３の排他的論理和回路の
出力と前記オア回路の出力との論理積を求めるアンド回
路とを具え、前記第１の７リツプフロツプの入力にデー
タを加えて前記アンド回路の出力に該データの変化点を
示す検出信号を得ることを特徴とする非同期データの変
化点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18843282A JPS5977747A (ja) | 1982-10-27 | 1982-10-27 | 非同期デ−タの変化点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18843282A JPS5977747A (ja) | 1982-10-27 | 1982-10-27 | 非同期デ−タの変化点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977747A true JPS5977747A (ja) | 1984-05-04 |
Family
ID=16223565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18843282A Pending JPS5977747A (ja) | 1982-10-27 | 1982-10-27 | 非同期デ−タの変化点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977747A (ja) |
-
1982
- 1982-10-27 JP JP18843282A patent/JPS5977747A/ja active Pending
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