JP3178595B2 - 時間測定装置 - Google Patents
時間測定装置Info
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- JP3178595B2 JP3178595B2 JP23381196A JP23381196A JP3178595B2 JP 3178595 B2 JP3178595 B2 JP 3178595B2 JP 23381196 A JP23381196 A JP 23381196A JP 23381196 A JP23381196 A JP 23381196A JP 3178595 B2 JP3178595 B2 JP 3178595B2
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- gate
- holding circuit
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-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えば差圧伝送
器などのプロセス機器において、計測量である時間信号
（アナログ量）をディジタル値に変換するのに好適な時
間測定装置に関する。
器などのプロセス機器において、計測量である時間信号
（アナログ量）をディジタル値に変換するのに好適な時
間測定装置に関する。
【０００２】
【従来の技術】この種の時間測定装置の従来例を図９
に、その各部波形図を図１０に示す。なお、図９のＣ
１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフリップフロッ
プ回路、Ｇ１，Ｇ２はアンドゲート、ＣＬＫは基準クロ
ック信号をそれぞれ示している。以下、図９，図１０を
参照して動作を説明する。まず、図１０（ロ）に示すク
リア信号ＣＬＲ（−）（符号にバーを付してローレベル
（Ｌ）で意味ありの信号を示す）をローレベルとして、
各素子をリセットする。この状態で図１０（ハ）に示す
測定入力パルスＰＩＮがカウンタＣ１に入力されると、
カウンタＣ１はこの測定入力パルスＰＩＮをカウントす
る。
に、その各部波形図を図１０に示す。なお、図９のＣ
１，Ｃ２はカウンタ、ＦＦ１，ＦＦ２はフリップフロッ
プ回路、Ｇ１，Ｇ２はアンドゲート、ＣＬＫは基準クロ
ック信号をそれぞれ示している。以下、図９，図１０を
参照して動作を説明する。まず、図１０（ロ）に示すク
リア信号ＣＬＲ（−）（符号にバーを付してローレベル
（Ｌ）で意味ありの信号を示す）をローレベルとして、
各素子をリセットする。この状態で図１０（ハ）に示す
測定入力パルスＰＩＮがカウンタＣ１に入力されると、
カウンタＣ１はこの測定入力パルスＰＩＮをカウントす
る。
【０００３】次に、カウンタＣ１がパルスＰＩＮを８個
カウントすると、ＧＡ（−）が図１０（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図１０（ホ）の
ように「Ｌ」なので、アンドゲートＧ１が開いてその出
力ＧＡＴＥが、図１０（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図１
０（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」
となる。このアンドゲートＧ１が開いている間、つまり
信号ＧＡＴＥが「Ｈ」の間に図１０（イ）に示す基準ク
ロック信号ＣＬＫを、図１０（ト）のように信号ＣＬＫ
Ｇとして通過させる。このＣＬＫＧをカウンタＣ２によ
りカウントすることで、測定入力パルスＰＩＮの周期に
応じた値を得るものである。
カウントすると、ＧＡ（−）が図１０（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図１０（ホ）の
ように「Ｌ」なので、アンドゲートＧ１が開いてその出
力ＧＡＴＥが、図１０（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図１
０（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」
となる。このアンドゲートＧ１が開いている間、つまり
信号ＧＡＴＥが「Ｈ」の間に図１０（イ）に示す基準ク
ロック信号ＣＬＫを、図１０（ト）のように信号ＣＬＫ
Ｇとして通過させる。このＣＬＫＧをカウンタＣ２によ
りカウントすることで、測定入力パルスＰＩＮの周期に
応じた値を得るものである。
【０００４】ところで、上記クロック信号ＣＬＫと上記
ＧＡＴＥ信号の立ち上がり，立ち下がりとは非同期（非
同期式）であるため、図１１に，，およびで示
すような４つの典型的なケースが発生する。つまり、こ
れら４つのケースはいずれもカウント値は「５」である
が、ゲート幅がでは基準クロック信号ＣＬＫの幅で
４．５〜５．５、およびでは４〜５、では３．５
〜４．５であり、（４．５±１）×ＣＬＫと表わすこと
ができる。すなわち、上記従来回路の場合は、ゲート幅
が（４．５±１）×ＣＬＫと変化してもカウント値は変
化しないので、±１クロックの誤差が発生し、分解能が
低下する。この場合、分解能を上げるにはクロック信号
を高速化する、ゲート時間を延ばす（カウンタのビット
数を上げる）などの方法が考えられるが、前者では消費
電流が増大するという問題があり、後者では測定時間が
増大するという問題がある。
ＧＡＴＥ信号の立ち上がり，立ち下がりとは非同期（非
同期式）であるため、図１１に，，およびで示
すような４つの典型的なケースが発生する。つまり、こ
れら４つのケースはいずれもカウント値は「５」である
が、ゲート幅がでは基準クロック信号ＣＬＫの幅で
４．５〜５．５、およびでは４〜５、では３．５
〜４．５であり、（４．５±１）×ＣＬＫと表わすこと
ができる。すなわち、上記従来回路の場合は、ゲート幅
が（４．５±１）×ＣＬＫと変化してもカウント値は変
化しないので、±１クロックの誤差が発生し、分解能が
低下する。この場合、分解能を上げるにはクロック信号
を高速化する、ゲート時間を延ばす（カウンタのビット
数を上げる）などの方法が考えられるが、前者では消費
電流が増大するという問題があり、後者では測定時間が
増大するという問題がある。
【０００５】そこで、出願人は図１２に示すものを提案
している（特開平７−７２２７３号公報参照：提案回路
ともいう）。図９と比較すれば明らかなように、フリッ
プフロップ回路ＦＦ３，ＦＦ４が付加されている点が特
徴である。なお、ＩＮＶはインバータ（反転回路）であ
る。ＦＦ３はゲート信号が立ち上がったときのクロック
信号の状態を保持し、ＦＦ４はゲート信号が立ち下がっ
たときのクロック信号の状態を保持する。
している（特開平７−７２２７３号公報参照：提案回路
ともいう）。図９と比較すれば明らかなように、フリッ
プフロップ回路ＦＦ３，ＦＦ４が付加されている点が特
徴である。なお、ＩＮＶはインバータ（反転回路）であ
る。ＦＦ３はゲート信号が立ち上がったときのクロック
信号の状態を保持し、ＦＦ４はゲート信号が立ち下がっ
たときのクロック信号の状態を保持する。
【０００６】図１３〜１５は図１２の動作を説明するた
めの説明図である。図１３は図１１と対応するもので、
ＦＦ３，ＦＦ４の出力を示すＢＯＡ，ＢＯＢなどの信号
が加わっている他は図１１と同じである。つまり、は
ゲート信号によって出力ＢＯＡ，ＢＯＢが「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、は「０」，「０」となるケースをそ
れぞれ示している。その結果に応じて図１４に示すよう
な補正を行なうことにより、計数誤差を±０．５クロッ
クとするものである。
めの説明図である。図１３は図１１と対応するもので、
ＦＦ３，ＦＦ４の出力を示すＢＯＡ，ＢＯＢなどの信号
が加わっている他は図１１と同じである。つまり、は
ゲート信号によって出力ＢＯＡ，ＢＯＢが「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、は「０」，「０」となるケースをそ
れぞれ示している。その結果に応じて図１４に示すよう
な補正を行なうことにより、計数誤差を±０．５クロッ
クとするものである。
【０００７】
【発明が解決しようとする課題】しかしながら、図１５
に示すようにゲート信号の前縁または後縁において、ク
ロック信号の立ち上がり，立ち下がりとほぼ同じタイミ
ングとなる場合として、次の２つの場合が考えられる。
すなわち、（ａ）のように、およびにおいてカウン
タが計数しなかったにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｈ」と
判定した場合と、（ｂ）のように、およびにおいて
カウンタが計数したにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｌ」と
判定した場合である。このときの補正結果は（５．５±
１．５）×ＣＬＫとなり、補正を行なわない場合の結果
（６±１）×ＣＬＫよりも誤差が増加する。したがっ
て、この発明の課題は消費電流や測定時間を増大させる
ことなく、分解能を向上させることにある。
に示すようにゲート信号の前縁または後縁において、ク
ロック信号の立ち上がり，立ち下がりとほぼ同じタイミ
ングとなる場合として、次の２つの場合が考えられる。
すなわち、（ａ）のように、およびにおいてカウン
タが計数しなかったにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｈ」と
判定した場合と、（ｂ）のように、およびにおいて
カウンタが計数したにも関わらず、ゲート信号の前縁ま
たは後縁でのクロック信号のレベルをいずれも「Ｌ」と
判定した場合である。このときの補正結果は（５．５±
１．５）×ＣＬＫとなり、補正を行なわない場合の結果
（６±１）×ＣＬＫよりも誤差が増加する。したがっ
て、この発明の課題は消費電流や測定時間を増大させる
ことなく、分解能を向上させることにある。
【０００８】
【課題を解決するための手段】このような課題を解決す
べく、請求項１の発明では、入力ゲート信号の幅に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して与えられる前記クロック信号を計数するカ
ウンタとを備え、このカウンタの出力によりゲート時間
を測定する時間測定装置において、前記ゲート信号を前
記クロック信号の立ち下がりで保持する第１保持回路
と、ゲート信号をクロック信号の立ち上がりで保持する
第２保持回路と、前記第１，第２保持回路出力のうちど
ちらか一方の出力の幅に応じてクロック信号を通過させ
るとともに、前記第１保持回路の出力の前縁における前
記第２保持回路出力の状態を保持する第３保持回路と、
前記第１保持回路の出力の後縁における前記第２保持回
路出力の状態を保持する第４保持回路とを設け、前記第
３，第４保持回路出力に応じて前記カウンタ出力に所定
の補正を施すようにしている。
べく、請求項１の発明では、入力ゲート信号の幅に応じ
てクロック信号を通過させるゲート回路と、このゲート
回路を介して与えられる前記クロック信号を計数するカ
ウンタとを備え、このカウンタの出力によりゲート時間
を測定する時間測定装置において、前記ゲート信号を前
記クロック信号の立ち下がりで保持する第１保持回路
と、ゲート信号をクロック信号の立ち上がりで保持する
第２保持回路と、前記第１，第２保持回路出力のうちど
ちらか一方の出力の幅に応じてクロック信号を通過させ
るとともに、前記第１保持回路の出力の前縁における前
記第２保持回路出力の状態を保持する第３保持回路と、
前記第１保持回路の出力の後縁における前記第２保持回
路出力の状態を保持する第４保持回路とを設け、前記第
３，第４保持回路出力に応じて前記カウンタ出力に所定
の補正を施すようにしている。
【０００９】また、請求項２の発明では、入力ゲート信
号の幅に応じてクロック信号を通過させるゲート回路
と、このゲート回路を介して与えられる前記クロック信
号を計数するカウンタとを備え、このカウンタの出力に
よりゲート時間を測定する時間測定装置において、前記
ゲート信号の前縁においてのみ前記クロック信号を通過
させる第１クロック出力回路と、前記ゲート信号の前縁
を前記クロック信号の立ち下がりで保持する第１保持回
路と、前記ゲート信号の前縁をクロック信号の立ち上が
りで保持する第２保持回路と、この第２保持回路出力の
前縁における前記第１保持回路の状態を保持する第３保
持回路と、前記ゲート信号の後縁においてのみ前記クロ
ック信号を通過させる第２クロック出力回路と、前記ゲ
ート信号の後縁を前記クロック信号の立ち下がりで保持
する第４保持回路と、前記ゲート信号の後縁をクロック
信号の立ち上がりで保持する第５保持回路と、この第５
保持回路出力の前縁における前記第４保持回路の状態を
保持する第６保持回路とを設け、前記第５，第６保持回
路出力に応じて前記カウンタ出力に所定の補正を施すよ
うにしている。また、上記第１，第２クロック出力回路
はフリップフロップ回路および複数のゲート素子から構
成することができる（請求項３の発明）。
号の幅に応じてクロック信号を通過させるゲート回路
と、このゲート回路を介して与えられる前記クロック信
号を計数するカウンタとを備え、このカウンタの出力に
よりゲート時間を測定する時間測定装置において、前記
ゲート信号の前縁においてのみ前記クロック信号を通過
させる第１クロック出力回路と、前記ゲート信号の前縁
を前記クロック信号の立ち下がりで保持する第１保持回
路と、前記ゲート信号の前縁をクロック信号の立ち上が
りで保持する第２保持回路と、この第２保持回路出力の
前縁における前記第１保持回路の状態を保持する第３保
持回路と、前記ゲート信号の後縁においてのみ前記クロ
ック信号を通過させる第２クロック出力回路と、前記ゲ
ート信号の後縁を前記クロック信号の立ち下がりで保持
する第４保持回路と、前記ゲート信号の後縁をクロック
信号の立ち上がりで保持する第５保持回路と、この第５
保持回路出力の前縁における前記第４保持回路の状態を
保持する第６保持回路とを設け、前記第５，第６保持回
路出力に応じて前記カウンタ出力に所定の補正を施すよ
うにしている。また、上記第１，第２クロック出力回路
はフリップフロップ回路および複数のゲート素子から構
成することができる（請求項３の発明）。
【００１０】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す回路図である。この回路は図９に示すものに対
し、４つのフリップフロップ回路ＦＦ３，ＦＦ４，ＦＦ
５，ＦＦ６を追加して構成される。ＩＮＶはインバータ
（反転回路）である。ＦＦ３はゲート信号をクロックの
立ち下がりで保持し、ＦＦ４はゲート信号をクロックの
立ち上がりで保持する。また、ＦＦ３の立ち上がりにお
けるＦＦ４のレベルをＦＦ５で保持し、ＦＦ３の立ち下
がりにおけるＦＦ４のレベルをＦＦ６で保持する。この
場合、ＦＦ３とＦＦ４の立ち上がりおよび立ち下がりに
おけるタイミングは、常に１／２クロックの差があるの
で、図１２〜１５で説明した先の提案回路で説明したよ
うな、タイミングによっては誤った補正を行ない、測定
誤差を大きくしてしまうというような問題は生じない。
態を示す回路図である。この回路は図９に示すものに対
し、４つのフリップフロップ回路ＦＦ３，ＦＦ４，ＦＦ
５，ＦＦ６を追加して構成される。ＩＮＶはインバータ
（反転回路）である。ＦＦ３はゲート信号をクロックの
立ち下がりで保持し、ＦＦ４はゲート信号をクロックの
立ち上がりで保持する。また、ＦＦ３の立ち上がりにお
けるＦＦ４のレベルをＦＦ５で保持し、ＦＦ３の立ち下
がりにおけるＦＦ４のレベルをＦＦ６で保持する。この
場合、ＦＦ３とＦＦ４の立ち上がりおよび立ち下がりに
おけるタイミングは、常に１／２クロックの差があるの
で、図１２〜１５で説明した先の提案回路で説明したよ
うな、タイミングによっては誤った補正を行ない、測定
誤差を大きくしてしまうというような問題は生じない。
【００１１】図２，図３は図１の動作説明図である。図
２は図１３と対応するもので、ＦＦ３，ＦＦ４の各出力
と、ＦＦ５，ＦＦ６の各出力であるＢＯＡ’，ＢＯＢ’
信号（図１２の提案回路におけるＢＯＡ，ＢＯＢ信号と
は若干意味合いが異なるので「’」を付した。）がそれ
ぞれ示されている。この発明では、上記ＢＯＡ’，ＢＯ
Ｂ’に応じてカウンタ出力を補正するが、その概念を示
すのが図４である。すなわち、まず、ステップＳ１でカ
ウンタＣ２の値Ｂ７〜Ｂ０を読み取り（リードし）、ス
テップＳ２でその値を２倍した後、次のステップＳ３で
ＢＯＡ’，ＢＯＢ’の出力をリードする。ステップＳ４
ではＢＯＡ’の値を判断し、これが「１」ならばステッ
プＳ５に進んでＢＯＢ’の値を判断し、ＢＯＢ’が
「１」ならばステップＳ６に行き、先にステップＳ２で
得た結果から「１」を引く。一方、ステップＳ５でＢＯ
Ｂ’が「１」でないときは、ステップＳ９へ進む。さら
に、ステップＳ４でのＢＯＡ’値の判断結果が「１」で
なければ、ステップＳ７に進んでＢＯＢ’の値が「１」
かどうかを判断し、「１」ならばステップＳ９へ進み
「１」でなければステップＳ８に進んで先にステップＳ
２で得た結果に「１」を足す。ステップＳ９では、ステ
ップＳ２，Ｓ６，Ｓ８等の結果を１／２する。
２は図１３と対応するもので、ＦＦ３，ＦＦ４の各出力
と、ＦＦ５，ＦＦ６の各出力であるＢＯＡ’，ＢＯＢ’
信号（図１２の提案回路におけるＢＯＡ，ＢＯＢ信号と
は若干意味合いが異なるので「’」を付した。）がそれ
ぞれ示されている。この発明では、上記ＢＯＡ’，ＢＯ
Ｂ’に応じてカウンタ出力を補正するが、その概念を示
すのが図４である。すなわち、まず、ステップＳ１でカ
ウンタＣ２の値Ｂ７〜Ｂ０を読み取り（リードし）、ス
テップＳ２でその値を２倍した後、次のステップＳ３で
ＢＯＡ’，ＢＯＢ’の出力をリードする。ステップＳ４
ではＢＯＡ’の値を判断し、これが「１」ならばステッ
プＳ５に進んでＢＯＢ’の値を判断し、ＢＯＢ’が
「１」ならばステップＳ６に行き、先にステップＳ２で
得た結果から「１」を引く。一方、ステップＳ５でＢＯ
Ｂ’が「１」でないときは、ステップＳ９へ進む。さら
に、ステップＳ４でのＢＯＡ’値の判断結果が「１」で
なければ、ステップＳ７に進んでＢＯＢ’の値が「１」
かどうかを判断し、「１」ならばステップＳ９へ進み
「１」でなければステップＳ８に進んで先にステップＳ
２で得た結果に「１」を足す。ステップＳ９では、ステ
ップＳ２，Ｓ６，Ｓ８等の結果を１／２する。
【００１２】図５に補正結果を示す。図５のケース〜
は図２と対応しており、図４のステップＳ６，Ｓ８等
の結果がでは１０、，では９、では８となるケ
ースであり、その値は実際のゲート信号幅に対してそれ
ぞれは（５．０±０．５）×ＣＬＫ、，は（４．
５±０．５）×ＣＬＫ、は（４±０．５）×ＣＬＫと
なるので、１／２ＣＬＫの分解能を持たせられることを
示している。図５のケース〜は図３と対応してお
り、ゲート信号の前縁または後縁において、クロック信
号がほぼ同じタイミングで立ち上がりまたは立ち下がる
という提案装置で誤差が増加する場合を示している。こ
のような場合でも、上記のような補正により誤差が±
０．５ＣＬＫとなるので、１／２ＣＬＫの分解能を持た
せられることを示している。
は図２と対応しており、図４のステップＳ６，Ｓ８等
の結果がでは１０、，では９、では８となるケ
ースであり、その値は実際のゲート信号幅に対してそれ
ぞれは（５．０±０．５）×ＣＬＫ、，は（４．
５±０．５）×ＣＬＫ、は（４±０．５）×ＣＬＫと
なるので、１／２ＣＬＫの分解能を持たせられることを
示している。図５のケース〜は図３と対応してお
り、ゲート信号の前縁または後縁において、クロック信
号がほぼ同じタイミングで立ち上がりまたは立ち下がる
という提案装置で誤差が増加する場合を示している。こ
のような場合でも、上記のような補正により誤差が±
０．５ＣＬＫとなるので、１／２ＣＬＫの分解能を持た
せられることを示している。
【００１３】図６はこの発明の第２の実施の形態を示す
回路図である。これは、消費電力を極力抑えながら分解
能の向上を図るもので、基本的には図１に示す回路に対
し、一点鎖線部Ｘと一点鎖線部Ｙとを付加して構成され
る。すなわち、図６の一点鎖線部Ｘはフリップフロップ
回路ＦＦ７およびゲートＧ３，Ｇ４等からなり、ゲート
信号の立ち上がり時（前縁）においてのみゲート信号保
持回路であるＦＦ３−１，ＦＦ４−１に対してクロック
信号を伝達する。ＦＦ５はＦＦ４−１出力の前縁におけ
るＦＦ３−１の状態を保持する。同様に、一点鎖線部Ｙ
はフリップフロップ回路ＦＦ８およびゲートＧ５〜Ｇ８
等からなり、ゲート信号の立ち下がり時（後縁）におい
てのみゲート信号保持回路であるＦＦ３−２，ＦＦ４−
２に対してクロック信号を伝達する。ＦＦ６はＦＦ４−
２出力の前縁におけるＦＦ３−２の状態を保持する。
回路図である。これは、消費電力を極力抑えながら分解
能の向上を図るもので、基本的には図１に示す回路に対
し、一点鎖線部Ｘと一点鎖線部Ｙとを付加して構成され
る。すなわち、図６の一点鎖線部Ｘはフリップフロップ
回路ＦＦ７およびゲートＧ３，Ｇ４等からなり、ゲート
信号の立ち上がり時（前縁）においてのみゲート信号保
持回路であるＦＦ３−１，ＦＦ４−１に対してクロック
信号を伝達する。ＦＦ５はＦＦ４−１出力の前縁におけ
るＦＦ３−１の状態を保持する。同様に、一点鎖線部Ｙ
はフリップフロップ回路ＦＦ８およびゲートＧ５〜Ｇ８
等からなり、ゲート信号の立ち下がり時（後縁）におい
てのみゲート信号保持回路であるＦＦ３−２，ＦＦ４−
２に対してクロック信号を伝達する。ＦＦ６はＦＦ４−
２出力の前縁におけるＦＦ３−２の状態を保持する。
【００１４】図６の一点鎖線部Ｘの動作を、図７に示
す。いま、図７（イ）に示すＦＦ１のＱ（−）出力が
「Ｈ」になると、ＦＦ３−１はクロック信号の立ち下が
りでゲート信号を図７（ロ）の如く保持し、ＦＦ４−１
はクロック信号の立ち上がりでゲート信号を図７（ハ）
の如く保持する。Ｇ９はオアゲートなので、ゲート信号
の立ち上がり時にはＧ１の出力がそのまま現れ、Ｇ２の
出力は図７（ニ）のようになる。Ｇ２の出力によりカウ
ンタＣ２がカウントダウンし、Ｃ２−Ｂ０出力が図７
（ホ）のように立ち上がると、Ｃ２−Ｂ０出力によりＦ
Ｆ７が図７（ヘ）のようにセットされ、図７（ト）に示
すＧ３出力が「Ｈ」レベル期間のみ、図７（チ）のよう
にＦＦ３−１，ＦＦ４−１に対してクロック信号が伝え
られる。
す。いま、図７（イ）に示すＦＦ１のＱ（−）出力が
「Ｈ」になると、ＦＦ３−１はクロック信号の立ち下が
りでゲート信号を図７（ロ）の如く保持し、ＦＦ４−１
はクロック信号の立ち上がりでゲート信号を図７（ハ）
の如く保持する。Ｇ９はオアゲートなので、ゲート信号
の立ち上がり時にはＧ１の出力がそのまま現れ、Ｇ２の
出力は図７（ニ）のようになる。Ｇ２の出力によりカウ
ンタＣ２がカウントダウンし、Ｃ２−Ｂ０出力が図７
（ホ）のように立ち上がると、Ｃ２−Ｂ０出力によりＦ
Ｆ７が図７（ヘ）のようにセットされ、図７（ト）に示
すＧ３出力が「Ｈ」レベル期間のみ、図７（チ）のよう
にＦＦ３−１，ＦＦ４−１に対してクロック信号が伝え
られる。
【００１５】図６の一点鎖線部Ｙの動作を、図８に示
す。いま、ＰＩＮに信号が入力されると、カウンタＣ１
がカウントダウンし、その出力ＱＡ〜ＱＧのＡＮＤをと
るＧ５の出力は図８（イ）のようになり、図８（ロ）に
示すＦＦ２のＱ出力からＧ６の出力は図８（ハ）のよう
になる。ＦＦ８はＦＦ２のＱ出力を、Ｃ１のＱＡ出力の
立ち上がりで図８（ニ）のように保持するので、Ｇ７の
出力は図８（ホ）のようになり、この期間のみ図８
（ヘ）のようにＦＦ３−２，ＦＦ４−２に対してクロッ
ク信号が伝えられる。以上、一点鎖線部Ｘ，Ｙの動作に
ついて説明したが、その他の点は図１と同じなので、詳
細は省略する。
す。いま、ＰＩＮに信号が入力されると、カウンタＣ１
がカウントダウンし、その出力ＱＡ〜ＱＧのＡＮＤをと
るＧ５の出力は図８（イ）のようになり、図８（ロ）に
示すＦＦ２のＱ出力からＧ６の出力は図８（ハ）のよう
になる。ＦＦ８はＦＦ２のＱ出力を、Ｃ１のＱＡ出力の
立ち上がりで図８（ニ）のように保持するので、Ｇ７の
出力は図８（ホ）のようになり、この期間のみ図８
（ヘ）のようにＦＦ３−２，ＦＦ４−２に対してクロッ
ク信号が伝えられる。以上、一点鎖線部Ｘ，Ｙの動作に
ついて説明したが、その他の点は図１と同じなので、詳
細は省略する。
【００１６】
【発明の効果】この発明によれば、計測量である時間信
号（アナログ量）をディジタル値に変換する時間測定回
路では、被測定時間であるゲート信号の前縁，後縁にお
ける計数クロックのレベルにより最大±１クロックの誤
差が発生し分解能が低下するが上記ゲート信号を、クロ
ック信号の立ち下がりで保持する第１保持回路と、同じ
くクロック信号の立ち上がりで保持する第２保持回路
と、第１，第２保持回路のいずれか一方の出力の幅に応
じてクロック信号を通過させるとともに、第１保持回路
出力の前縁における第２保持回路の出力状態を保持する
第３保持回路と、第１保持回路出力の後縁における第２
保持回路の出力状態を保持する第４保持回路とを設け、
第３，第４保持回路出力に応じて所定の補正を行なうこ
とで、クロック信号の周波数を上げることなく分解能を
向上することができる。
号（アナログ量）をディジタル値に変換する時間測定回
路では、被測定時間であるゲート信号の前縁，後縁にお
ける計数クロックのレベルにより最大±１クロックの誤
差が発生し分解能が低下するが上記ゲート信号を、クロ
ック信号の立ち下がりで保持する第１保持回路と、同じ
くクロック信号の立ち上がりで保持する第２保持回路
と、第１，第２保持回路のいずれか一方の出力の幅に応
じてクロック信号を通過させるとともに、第１保持回路
出力の前縁における第２保持回路の出力状態を保持する
第３保持回路と、第１保持回路出力の後縁における第２
保持回路の出力状態を保持する第４保持回路とを設け、
第３，第４保持回路出力に応じて所定の補正を行なうこ
とで、クロック信号の周波数を上げることなく分解能を
向上することができる。
【００１７】また、ゲート信号の前縁においてのみ前記
クロック信号を通過させる第１クロック出力回路と、ゲ
ート信号の前縁を前記クロック信号の立ち下がりで保持
する第１保持回路と、ゲート信号の前縁をクロック信号
の立ち上がりで保持する第２保持回路と、この第２保持
回路出力の前縁における前記第１保持回路の状態を保持
する第３保持回路と、ゲート信号の後縁においてのみ前
記クロック信号を通過させる第２クロック出力回路と、
ゲート信号の後縁を前記クロック信号の立ち下がりで保
持する第４保持回路と、ゲート信号の後縁をクロック信
号の立ち上がりで保持する第５保持回路と、この第５保
持回路出力の前縁における第４保持回路の状態を保持す
る第６保持回路とを設け、第５，第６保持回路出力に応
じて所定の補正を行なうことができるので、消費電力を
増大させることなく分解能を向上することが可能とな
る。
クロック信号を通過させる第１クロック出力回路と、ゲ
ート信号の前縁を前記クロック信号の立ち下がりで保持
する第１保持回路と、ゲート信号の前縁をクロック信号
の立ち上がりで保持する第２保持回路と、この第２保持
回路出力の前縁における前記第１保持回路の状態を保持
する第３保持回路と、ゲート信号の後縁においてのみ前
記クロック信号を通過させる第２クロック出力回路と、
ゲート信号の後縁を前記クロック信号の立ち下がりで保
持する第４保持回路と、ゲート信号の後縁をクロック信
号の立ち上がりで保持する第５保持回路と、この第５保
持回路出力の前縁における第４保持回路の状態を保持す
る第６保持回路とを設け、第５，第６保持回路出力に応
じて所定の補正を行なうことができるので、消費電力を
増大させることなく分解能を向上することが可能とな
る。
【００１８】さらには、第１，第２クロック出力回路を
フリップフロップ回路および複数のゲート素子から構成
することで、低コスト化が可能となる。
フリップフロップ回路および複数のゲート素子から構成
することで、低コスト化が可能となる。
【図１】この発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１のケース〜の説明図である。
【図３】図１のケース〜の説明図である。
【図４】この発明による補正方法を示すフローチャート
である。
である。
【図５】図４による補正結果説明図である。
【図６】この発明の第２の実施の形態を示す回路図であ
る。
る。
【図７】図６におけるゲート信号立ち上がり時の動作説
明図である。
明図である。
【図８】図６におけるゲート信号立ち下がり時の動作説
明図である。
明図である。
【図９】従来例を示す回路図である。
【図１０】図９の動作説明図である。
【図１１】図９のケース〜の説明図である。
【図１２】提案回路を示す回路図である。
【図１３】図１２の動作説明図である。
【図１４】提案回路による補正結果説明図である。
【図１５】提案回路の問題点説明図である。
Ｃ１，Ｃ２…カウンタ、ＦＦ１〜ＦＦ８…フリップフロ
ップ回路、Ｇ１〜Ｇ１０…ゲート、ＩＮＶ，ＩＮＶ１，
ＩＮＶ２…インバータ（反転回路）。
ップ回路、Ｇ１〜Ｇ１０…ゲート、ＩＮＶ，ＩＮＶ１，
ＩＮＶ２…インバータ（反転回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 公弘 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平７−72273（ＪＰ，Ａ) 独国特許出願公開4113119（ＤＥ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 10/00 G04F 10/04 G01R 23/00 H03M 1/60
Claims (3)
- 【請求項１】 入力ゲート信号の幅に応じてクロック信
号を通過させるゲート回路と、このゲート回路を介して
与えられる前記クロック信号を計数するカウンタとを備
え、このカウンタの出力によりゲート時間を測定する時
間測定装置において、 前記ゲート信号を前記クロック信号の立ち下がりで保持
する第１保持回路と、ゲート信号をクロック信号の立ち
上がりで保持する第２保持回路と、前記第１，第２保持
回路出力のうちどちらか一方の出力の幅に応じてクロッ
ク信号を通過させるとともに、前記第１保持回路の出力
の前縁における前記第２保持回路出力の状態を保持する
第３保持回路と、前記第１保持回路の出力の後縁におけ
る前記第２保持回路出力の状態を保持する第４保持回路
とを設け、前記第３，第４保持回路出力に応じて前記カ
ウンタ出力に所定の補正を施すことを特徴とする時間測
定装置。 - 【請求項２】 入力ゲート信号の幅に応じてクロック信
号を通過させるゲート回路と、このゲート回路を介して
与えられる前記クロック信号を計数するカウンタとを備
え、このカウンタの出力によりゲート時間を測定する時
間測定装置において、 前記ゲート信号の前縁においてのみ前記クロック信号を
通過させる第１クロック出力回路と、前記ゲート信号の
前縁を前記クロック信号の立ち下がりで保持する第１保
持回路と、前記ゲート信号の前縁をクロック信号の立ち
上がりで保持する第２保持回路と、この第２保持回路出
力の前縁における前記第１保持回路の状態を保持する第
３保持回路と、 前記ゲート信号の後縁においてのみ前記クロック信号を
通過させる第２クロック出力回路と、前記ゲート信号の
後縁を前記クロック信号の立ち下がりで保持する第４保
持回路と、前記ゲート信号の後縁をクロック信号の立ち
上がりで保持する第５保持回路と、この第５保持回路出
力の前縁における前記第４保持回路の状態を保持する第
６保持回路とを設け、前記第５，第６保持回路出力に応
じて前記カウンタ出力に所定の補正を施すことを特徴と
する時間測定装置。 - 【請求項３】 前記第１，第２クロック出力回路をフリ
ップフロップ回路および複数のゲート素子から構成する
ことを特徴とする請求項２に記載の時間測定装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381196A JP3178595B2 (ja) | 1996-09-04 | 1996-09-04 | 時間測定装置 |
| DE19738541A DE19738541A1 (de) | 1996-09-04 | 1997-09-03 | Zeitmeßvorrichtung |
| US08/922,857 US5963510A (en) | 1996-09-04 | 1997-09-03 | Time measurement device |
| CN97117940A CN1176416A (zh) | 1996-09-04 | 1997-09-03 | 时间测量装置 |
| FR9711002A FR2752945A1 (fr) | 1996-09-04 | 1997-09-04 | Dispositif et procede de mesure de temps d'un signal d'entree |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23381196A JP3178595B2 (ja) | 1996-09-04 | 1996-09-04 | 時間測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1078489A JPH1078489A (ja) | 1998-03-24 |
| JP3178595B2 true JP3178595B2 (ja) | 2001-06-18 |
Family
ID=16960960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23381196A Expired - Lifetime JP3178595B2 (ja) | 1996-09-04 | 1996-09-04 | 時間測定装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5963510A (ja) |
| JP (1) | JP3178595B2 (ja) |
| CN (1) | CN1176416A (ja) |
| DE (1) | DE19738541A1 (ja) |
| FR (1) | FR2752945A1 (ja) |
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|---|---|---|---|---|
| US7087157B2 (en) * | 2003-07-12 | 2006-08-08 | Advanced Phase Separation, Llc | Multi-phase separation system |
| CN101771527A (zh) * | 2009-12-16 | 2010-07-07 | 南京弘毅电气自动化有限公司 | 一种异步通信的时钟提取装置和方法 |
| CN103529687B (zh) * | 2013-09-22 | 2019-02-26 | 北京石油化工学院 | 脉冲时间间隔测量装置 |
| JP6299516B2 (ja) * | 2014-08-05 | 2018-03-28 | 株式会社デンソー | 時間計測回路 |
| CN106526336B (zh) * | 2016-12-02 | 2019-01-08 | 哈尔滨工业大学 | 一种时间串测量方法 |
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|---|---|---|---|---|
| FR2108152B1 (ja) * | 1970-08-07 | 1973-11-23 | Thomson Csf | |
| JPS62280679A (ja) * | 1986-05-30 | 1987-12-05 | Fuji Electric Co Ltd | 計時装置 |
| US4904947A (en) * | 1988-11-09 | 1990-02-27 | Tideland Signal Corporation | Method and circuit for measuring pulse width |
| US4912734A (en) * | 1989-02-14 | 1990-03-27 | Ail Systems, Inc. | High resolution event occurrance time counter |
| DE4113119A1 (de) * | 1991-04-22 | 1992-10-29 | Siemens Ag | Verfahren und schaltungsanordnung zur messung der mittleren periodendauer einer folge von impulsen |
| JPH0772273A (ja) * | 1993-09-06 | 1995-03-17 | Fuji Electric Co Ltd | 時間測定回路 |
-
1996
- 1996-09-04 JP JP23381196A patent/JP3178595B2/ja not_active Expired - Lifetime
-
1997
- 1997-09-03 US US08/922,857 patent/US5963510A/en not_active Expired - Fee Related
- 1997-09-03 DE DE19738541A patent/DE19738541A1/de not_active Withdrawn
- 1997-09-03 CN CN97117940A patent/CN1176416A/zh active Pending
- 1997-09-04 FR FR9711002A patent/FR2752945A1/fr active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5963510A (en) | 1999-10-05 |
| CN1176416A (zh) | 1998-03-18 |
| JPH1078489A (ja) | 1998-03-24 |
| FR2752945A1 (fr) | 1998-03-06 |
| DE19738541A1 (de) | 1998-03-05 |
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