JPH0772273A - 時間測定回路 - Google Patents
時間測定回路Info
- Publication number
- JPH0772273A JPH0772273A JP22081593A JP22081593A JPH0772273A JP H0772273 A JPH0772273 A JP H0772273A JP 22081593 A JP22081593 A JP 22081593A JP 22081593 A JP22081593 A JP 22081593A JP H0772273 A JPH0772273 A JP H0772273A
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- JP
- Japan
- Prior art keywords
- gate
- signal
- clock signal
- counter
- time
- Prior art date
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- Pending
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- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 消費電流や測定時間を増大させることなく、
分解能を向上させる。 【構成】 測定値に比例するゲート信号ＧＡＴＥが有意
である間の基準クロック信号ＣＬＫ（ＣＬＫＧ）をカウ
ンタＣ２によりカウントすることにより、ゲート時間を
測定する時間測定回路において、ゲート信号ＧＡＴＥの
前縁，後縁におけるクロックＣＬＫの信号レベルをフリ
ップフロップＦＦ３，ＦＦ４でそれぞれ保持しておき、
この保持値に応じてカウンタＣ２の出力に所定の加工を
施すことにより、クロックを高速化したりゲート時間を
長くしないで、分解能を上げる。
分解能を向上させる。 【構成】 測定値に比例するゲート信号ＧＡＴＥが有意
である間の基準クロック信号ＣＬＫ（ＣＬＫＧ）をカウ
ンタＣ２によりカウントすることにより、ゲート時間を
測定する時間測定回路において、ゲート信号ＧＡＴＥの
前縁，後縁におけるクロックＣＬＫの信号レベルをフリ
ップフロップＦＦ３，ＦＦ４でそれぞれ保持しておき、
この保持値に応じてカウンタＣ２の出力に所定の加工を
施すことにより、クロックを高速化したりゲート時間を
長くしないで、分解能を上げる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタル処
理装置を備えた発信器を含むプロセス機器において、計
測量（アナログ量）をディジタル値に変換するのに好適
な時間測定回路に関する。
理装置を備えた発信器を含むプロセス機器において、計
測量（アナログ量）をディジタル値に変換するのに好適
な時間測定回路に関する。
【０００２】
【従来の技術】図７はこの種の従来例を示す回路図、図
８はその動作を説明するための各部波形図である。な
お、図７において、Ｃ１，Ｃ２はカウンタ、ＦＦ１，Ｆ
Ｆ２はフリップフロップ回路、Ｇ１，Ｇ２はアンドゲー
ト、ＣＬＫは基準クロック信号をそれぞれ示している。
８はその動作を説明するための各部波形図である。な
お、図７において、Ｃ１，Ｃ２はカウンタ、ＦＦ１，Ｆ
Ｆ２はフリップフロップ回路、Ｇ１，Ｇ２はアンドゲー
ト、ＣＬＫは基準クロック信号をそれぞれ示している。
【０００３】以下、図７の動作について図８も参照して
説明する。まず、図８（ロ）に示すクリア信号ＣＬＲ
（−）（符号にバーを付してローレベルで意味ありの信
号を示す）をローレベル（Ｌ）として、各素子をリセッ
トする。この状態で図８（ハ）に示す測定入力パルスＰ
ＩＮがカウンタＣ１に入力されると、カウンタＣ１はこ
の測定入力パルスＰＩＮをカウントする。
説明する。まず、図８（ロ）に示すクリア信号ＣＬＲ
（−）（符号にバーを付してローレベルで意味ありの信
号を示す）をローレベル（Ｌ）として、各素子をリセッ
トする。この状態で図８（ハ）に示す測定入力パルスＰ
ＩＮがカウンタＣ１に入力されると、カウンタＣ１はこ
の測定入力パルスＰＩＮをカウントする。
【０００４】その後、カウンタＣ１がパルスＰＩＮを８
個カウントすると、ＧＡ（−）が図８（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図８（ホ）のよ
うに「Ｌ」であるので、アンドゲートＧ１が開いてその
出力ＧＡＴＥが、図８（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図８
（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」と
なる。このアンドゲートＧ１が開いている間、つまり信
号ＧＡＴＥがＨの間に図８（イ）に示す基準クロック信
号ＣＬＫを、図８（ト）のように信号ＣＬＫＧとして通
過させる。カウンタＣ２により、このＣＬＫＧをカウン
トすることで、測定入力パルスＰＩＮの周期に応じた値
を得るものである。
個カウントすると、ＧＡ（−）が図８（ニ）のように
「Ｌ」となるが、このときＧＢ（−）が図８（ホ）のよ
うに「Ｌ」であるので、アンドゲートＧ１が開いてその
出力ＧＡＴＥが、図８（ヘ）のようにハイレベル（Ｈ）
となる。このＧＡＴＥ信号はカウンタＣ１が８ビット
（２7 ＝１２８）をカウントすると、ＧＢ（−）が図８
（ホ）のように「Ｈ」となり、ＧＡＴＥ信号は「Ｌ」と
なる。このアンドゲートＧ１が開いている間、つまり信
号ＧＡＴＥがＨの間に図８（イ）に示す基準クロック信
号ＣＬＫを、図８（ト）のように信号ＣＬＫＧとして通
過させる。カウンタＣ２により、このＣＬＫＧをカウン
トすることで、測定入力パルスＰＩＮの周期に応じた値
を得るものである。
【０００５】ところで、クロック信号ＣＬＫと上記ＧＡ
ＴＥ信号の立上り，立下りとは非同期のため、図９に
，，およびで示すような４つの典型的なケース
が出現する。つまり、これら４つの典型的なケースはい
ずれもカウント値は５であるが、ゲート幅が、では基
準クロック信号ＣＬＫの幅で４．５〜５．５、および
では４〜５、では３．５〜４．５であり、（４．５
±１）×ＣＬＫと表現することができる。
ＴＥ信号の立上り，立下りとは非同期のため、図９に
，，およびで示すような４つの典型的なケース
が出現する。つまり、これら４つの典型的なケースはい
ずれもカウント値は５であるが、ゲート幅が、では基
準クロック信号ＣＬＫの幅で４．５〜５．５、および
では４〜５、では３．５〜４．５であり、（４．５
±１）×ＣＬＫと表現することができる。
【０００６】
【発明が解決しようとする課題】すなわち、従来の回路
では同じカウント値でありながらゲート幅が（４．５±
１）×ＣＬＫとなっており、分解能が悪いという問題が
ある。なお、分解能を上げるにはクロック信号を高速化
する，ゲート時間を延ばす（カウンタのビット数を上げ
る）などの方法が考えられるが、前者では消費電流が増
大するという問題があり、後者には測定時間が増大する
という問題がある。したがって、この発明の課題は消費
電流や測定時間を増大させることなく、分解能を向上さ
せることにある。
では同じカウント値でありながらゲート幅が（４．５±
１）×ＣＬＫとなっており、分解能が悪いという問題が
ある。なお、分解能を上げるにはクロック信号を高速化
する，ゲート時間を延ばす（カウンタのビット数を上げ
る）などの方法が考えられるが、前者では消費電流が増
大するという問題があり、後者には測定時間が増大する
という問題がある。したがって、この発明の課題は消費
電流や測定時間を増大させることなく、分解能を向上さ
せることにある。
【０００７】
【課題を解決するための手段】このような課題を解決す
るため、この発明では、入力信号の幅に応じて基準のク
ロック信号を通過させるゲート回路と、このゲート回路
を介して与えられるクロック信号を計数するカウンタと
を備え、このカウンタ出力によりゲート時間を測定する
時間測定回路において、前記ゲート信号の前縁，後縁に
おけるクロック信号のレベルをそれぞれ保持する第１，
第２の保持回路を設けるとともに、これらの保持回路出
力に応じて前記カウンタ出力に対し、分解能を向上させ
るための所定の加工を施すことを特徴としている。この
発明においては、前記クロック信号のレベルをそれぞれ
保持するときのみ、前記第１，第２の保持回路にクロッ
ク信号を印加するようにすることができる。
るため、この発明では、入力信号の幅に応じて基準のク
ロック信号を通過させるゲート回路と、このゲート回路
を介して与えられるクロック信号を計数するカウンタと
を備え、このカウンタ出力によりゲート時間を測定する
時間測定回路において、前記ゲート信号の前縁，後縁に
おけるクロック信号のレベルをそれぞれ保持する第１，
第２の保持回路を設けるとともに、これらの保持回路出
力に応じて前記カウンタ出力に対し、分解能を向上させ
るための所定の加工を施すことを特徴としている。この
発明においては、前記クロック信号のレベルをそれぞれ
保持するときのみ、前記第１，第２の保持回路にクロッ
ク信号を印加するようにすることができる。
【０００８】
【作用】ゲート信号の前縁，後縁における各クロック信
号のレベルを保持しておき、これにもとづきクロック信
号のカウント値に所定の加工を施すことにより、クロッ
ク信号の周波数を上げることなく分解能を上げられるよ
うにする。また、クロック信号のレベルをそれぞれ保持
するときのみ、クロック信号を印加することで、消費電
流を低減することができる。
号のレベルを保持しておき、これにもとづきクロック信
号のカウント値に所定の加工を施すことにより、クロッ
ク信号の周波数を上げることなく分解能を上げられるよ
うにする。また、クロック信号のレベルをそれぞれ保持
するときのみ、クロック信号を印加することで、消費電
流を低減することができる。
【０００９】
【実施例】図１はこの発明の実施例を示す回路図であ
る。この実施例は、図７の従来例と比較すれば明らかな
ように、ＦＦ３，ＦＦ４を付加した点が特徴である。な
お、ＩＮＶはインバータである。ＦＦ３はＧＡＴＥ信号
が立ち上がったときのＣＬＫ信号の状態を保持し、ＦＦ
４はＧＡＴＥ信号が立ち下がったときのＣＬＫ信号の状
態を保持するものである。
る。この実施例は、図７の従来例と比較すれば明らかな
ように、ＦＦ３，ＦＦ４を付加した点が特徴である。な
お、ＩＮＶはインバータである。ＦＦ３はＧＡＴＥ信号
が立ち上がったときのＣＬＫ信号の状態を保持し、ＦＦ
４はＧＡＴＥ信号が立ち下がったときのＣＬＫ信号の状
態を保持するものである。
【００１０】図２はその動作を説明するための波形図で
ある。これは図９と対応するものであるが、ＦＦ３，Ｆ
Ｆ４の出力を示すＢＯＡ，ＢＯＢなどの信号が付加され
ている点で図９と異なっている。つまり、はＧＡＴＥ
信号によって、出力ＢＯＡ，ＢＯＢがそれぞれ「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、そしては「０」，「０」となるケー
スをそれぞれ示している。
ある。これは図９と対応するものであるが、ＦＦ３，Ｆ
Ｆ４の出力を示すＢＯＡ，ＢＯＢなどの信号が付加され
ている点で図９と異なっている。つまり、はＧＡＴＥ
信号によって、出力ＢＯＡ，ＢＯＢがそれぞれ「１」，
「１」となるケース、同じくは「１」，「０」、は
「０」，「１」、そしては「０」，「０」となるケー
スをそれぞれ示している。
【００１１】ところで、この発明は上記ＢＯＡ，ＢＯＢ
出力に応じて、カウンタ出力を加工するようにした点に
ある。図３はその方法を説明するためのフローチャート
である。すなわち、ステップＳ１で図１のカウンタＣ２
の値Ｂ７〜Ｂ０を読み取り（リード）、ステップＳ２で
その値を２倍した後、次のステップＳ３ではＢＯＡ，Ｂ
ＯＢ出力をリードする。
出力に応じて、カウンタ出力を加工するようにした点に
ある。図３はその方法を説明するためのフローチャート
である。すなわち、ステップＳ１で図１のカウンタＣ２
の値Ｂ７〜Ｂ０を読み取り（リード）、ステップＳ２で
その値を２倍した後、次のステップＳ３ではＢＯＡ，Ｂ
ＯＢ出力をリードする。
【００１２】その結果、ステップＳ４ではＢＯＡの値を
判断し、これが「１」ならばステップＳ５へ進んでＢＯ
Ｂの値を判断し、その結果、ＢＯＢが「１」ならばステ
ップＳ６で、先にステップＳ２で得た結果を＋２する。
一方、ステップＳ５でＢＯＢが「１」でないときはステ
ップＳ７へ進み、先にステップＳ２で得た結果を＋１
し、さらに、ステップＳ４でのＢＯＡ値の判断結果が
「１」でなければ、ステップＳ８へ進んでＢＯＢの値が
「１」かどうかを判断し、「１」ならばステップＳ７へ
進み、「１」でなければ何もせずにステップＳ９へ進
む。ステップＳ９ではそれぞれの結果から２を引く。
判断し、これが「１」ならばステップＳ５へ進んでＢＯ
Ｂの値を判断し、その結果、ＢＯＢが「１」ならばステ
ップＳ６で、先にステップＳ２で得た結果を＋２する。
一方、ステップＳ５でＢＯＢが「１」でないときはステ
ップＳ７へ進み、先にステップＳ２で得た結果を＋１
し、さらに、ステップＳ４でのＢＯＡ値の判断結果が
「１」でなければ、ステップＳ８へ進んでＢＯＢの値が
「１」かどうかを判断し、「１」ならばステップＳ７へ
進み、「１」でなければ何もせずにステップＳ９へ進
む。ステップＳ９ではそれぞれの結果から２を引く。
【００１３】図３の動作を、分かり易くまとめて図４に
示す。同図のケース，，およびは図２と対応し
ており、図３の最終結果がケースでは１０、，で
は９、そしてでは８になるケースであり、その範囲は
それぞれ（５±０．５）ＣＬＫ，（４．５±０．５）Ｃ
ＬＫ，（４±０．５）ＣＬＫとなることが分かり、１／
２ＣＬＫの分解能を持たせられることを示している。
示す。同図のケース，，およびは図２と対応し
ており、図３の最終結果がケースでは１０、，で
は９、そしてでは８になるケースであり、その範囲は
それぞれ（５±０．５）ＣＬＫ，（４．５±０．５）Ｃ
ＬＫ，（４±０．５）ＣＬＫとなることが分かり、１／
２ＣＬＫの分解能を持たせられることを示している。
【００１４】図５はこの発明の他の実施例を示す回路
図、図６はその動作を説明するための波形図である。図
５からも明らかなように、これは図１に示すものに対し
遅延素子Ｄ、アンドゲートＧ３，Ｇ４およびＦＦ５，Ｆ
Ｆ６を付加して構成される。また、図６（イ）〜（ヘ）
はＧＡＴＥ信号の立ち上がり時、（ト）〜（ヲ）はＧＡ
ＴＥ信号の立ち下がり時を説明するための説明図であ
る。
図、図６はその動作を説明するための波形図である。図
５からも明らかなように、これは図１に示すものに対し
遅延素子Ｄ、アンドゲートＧ３，Ｇ４およびＦＦ５，Ｆ
Ｆ６を付加して構成される。また、図６（イ）〜（ヘ）
はＧＡＴＥ信号の立ち上がり時、（ト）〜（ヲ）はＧＡ
ＴＥ信号の立ち下がり時を説明するための説明図であ
る。
【００１５】図５におけるＧＡＴＥ信号の立ち上がり時
の動作につき、図６も参照して説明する。いま、アンド
ゲートＧ１の出力ＧＡＴＥＢが図６（ロ）のように
「Ｈ」になると、ＣＬＫ信号が「Ｌ」の場合はアンドゲ
ートＧ３が成立し、その出力ＤＩＮＡが（ホ）のように
「Ｈ」となる。一方、信号ＧＡＴＥＢは遅延素子Ｄによ
り（ハ）のように遅延されてＧＡＴＥ信号となり、その
立ち上がりでＦＦ３がセットされ、その出力ＢＯＡが
（ヘ）のように「Ｈ」になる。
の動作につき、図６も参照して説明する。いま、アンド
ゲートＧ１の出力ＧＡＴＥＢが図６（ロ）のように
「Ｈ」になると、ＣＬＫ信号が「Ｌ」の場合はアンドゲ
ートＧ３が成立し、その出力ＤＩＮＡが（ホ）のように
「Ｈ」となる。一方、信号ＧＡＴＥＢは遅延素子Ｄによ
り（ハ）のように遅延されてＧＡＴＥ信号となり、その
立ち上がりでＦＦ３がセットされ、その出力ＢＯＡが
（ヘ）のように「Ｈ」になる。
【００１６】さらに、このＧＡＴＥ信号の立ち上がりで
ＦＦ５もセットされ、図６（ニ）のようにＩＮＨＡ信号
が「Ｈ」となって、アンドゲートＧ３が閉じられる。こ
のように、ＧＡＴＥ信号の立ち上がりの直前の期間のみ
ＦＦ３にクロック信号ＣＬＫが伝わるようにし、消費電
力が増大しないようにしたもので、その他の点は図１と
同様である。
ＦＦ５もセットされ、図６（ニ）のようにＩＮＨＡ信号
が「Ｈ」となって、アンドゲートＧ３が閉じられる。こ
のように、ＧＡＴＥ信号の立ち上がりの直前の期間のみ
ＦＦ３にクロック信号ＣＬＫが伝わるようにし、消費電
力が増大しないようにしたもので、その他の点は図１と
同様である。
【００１７】以上は、ＧＡＴＥ信号の立ち上がり時の動
作について説明したが、立ち下がりもアンドゲートＧ
４，フリップフロップＦＦ６などによって上記と同様の
動作が行なわれ、その波形は図６（ト）〜（ヲ）に示す
ようになる。基本的に（イ）〜（ヘ）の場合と同様なの
で、説明は省略する。
作について説明したが、立ち下がりもアンドゲートＧ
４，フリップフロップＦＦ６などによって上記と同様の
動作が行なわれ、その波形は図６（ト）〜（ヲ）に示す
ようになる。基本的に（イ）〜（ヘ）の場合と同様なの
で、説明は省略する。
【００１８】
【発明の効果】この発明によれば、ゲート信号の前縁，
後縁における各クロック信号のレベルを保持しておき、
これにもとづきクロック信号のカウント値を加工するよ
うにしたので、クロック信号の周波数を上げることなく
分解能を上げることが可能となる利点が得られる。ま
た、クロック信号のレベルを保持するときのみ、クロッ
ク信号を通過させるようにすることで、消費電流を減少
させることができる。
後縁における各クロック信号のレベルを保持しておき、
これにもとづきクロック信号のカウント値を加工するよ
うにしたので、クロック信号の周波数を上げることなく
分解能を上げることが可能となる利点が得られる。ま
た、クロック信号のレベルを保持するときのみ、クロッ
ク信号を通過させるようにすることで、消費電流を減少
させることができる。
【図１】この発明の実施例を示す回路図である。
【図２】図１の動作を説明するための波形図である。
【図３】カウント出力の加工方法を説明するためのフロ
ーチャートである。
ーチャートである。
【図４】図３を分かり易く説明するための説明図であ
る。
る。
【図５】この発明の他の実施例を示す回路図である。
【図６】図５の動作を説明するための各部波形図であ
る。
る。
【図７】従来例を示す回路図である。
【図８】図７における各部の出力を示す波形図である。
【図９】クロック信号ＣＬＫとＧＡＴＥ信号の立上り，
立下りとの関係を説明するための波形図である。
立下りとの関係を説明するための波形図である。
Ｃ１，Ｃ２…カウンタ、ＦＦ１〜ＦＦ６…フリップフロ
ップ、Ｇ１〜Ｇ４…アンドゲート、Ｄ…遅延素子、ＩＮ
Ｖ…インバータ。
ップ、Ｇ１〜Ｇ４…アンドゲート、Ｄ…遅延素子、ＩＮ
Ｖ…インバータ。
Claims (2)
- 【請求項１】 入力ゲート信号の幅に応じて基準のクロ
ック信号を通過させるゲート回路と、このゲート回路を
介して与えられるクロック信号を計数するカウンタとを
備え、このカウンタ出力によりゲート時間を測定する時
間測定回路において、 前記ゲート信号の前縁，後縁におけるクロック信号のレ
ベルをそれぞれ保持する第１，第２の保持回路を設ける
とともに、これらの保持回路出力に応じて前記カウンタ
出力に対し、分解能を向上させるための所定の加工を施
すことを特徴とする時間測定回路。 - 【請求項２】 前記クロック信号のレベルをそれぞれ保
持するときのみ、前記第１，第２の保持回路にクロック
信号を印加することを特徴とする請求項１に記載の時間
測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22081593A JPH0772273A (ja) | 1993-09-06 | 1993-09-06 | 時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22081593A JPH0772273A (ja) | 1993-09-06 | 1993-09-06 | 時間測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772273A true JPH0772273A (ja) | 1995-03-17 |
Family
ID=16756996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22081593A Pending JPH0772273A (ja) | 1993-09-06 | 1993-09-06 | 時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752945A1 (fr) * | 1996-09-04 | 1998-03-06 | Fuji Electric Co Ltd | Dispositif et procede de mesure de temps d'un signal d'entree |
-
1993
- 1993-09-06 JP JP22081593A patent/JPH0772273A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752945A1 (fr) * | 1996-09-04 | 1998-03-06 | Fuji Electric Co Ltd | Dispositif et procede de mesure de temps d'un signal d'entree |
| US5963510A (en) * | 1996-09-04 | 1999-10-05 | Fuji Electric Co., Ltd. | Time measurement device |
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