JPH04247719A - フェーズ・ロックド・ループ状態検出回路 - Google Patents
フェーズ・ロックド・ループ状態検出回路Info
- Publication number
- JPH04247719A JPH04247719A JP3031446A JP3144691A JPH04247719A JP H04247719 A JPH04247719 A JP H04247719A JP 3031446 A JP3031446 A JP 3031446A JP 3144691 A JP3144691 A JP 3144691A JP H04247719 A JPH04247719 A JP H04247719A
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- Japan
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- circuit
- input
- signal
- flip
- pll
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- Pending
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- 238000001514 detection method Methods 0.000 title claims description 22
- 230000001960 triggered effect Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フェーズ・ロックド・
ループ（ＰＬＬ）回路に関し、特にＰＬＬ回路の状態検
出回路に関する。
ループ（ＰＬＬ）回路に関し、特にＰＬＬ回路の状態検
出回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ状態検出回路は、図２に示
すように、ＰＬＬ回路の基準パルス入力信号ｆ０をデー
タ入力、比較パルス信号ｆ１をクロック入力とする１つ
のフリップフロップ２１と、その出力信号を入力とし、
ＰＬＬ回路の状態検出を行うモノマルチバイブレータ２
２とを有している。
すように、ＰＬＬ回路の基準パルス入力信号ｆ０をデー
タ入力、比較パルス信号ｆ１をクロック入力とする１つ
のフリップフロップ２１と、その出力信号を入力とし、
ＰＬＬ回路の状態検出を行うモノマルチバイブレータ２
２とを有している。
【０００３】次に、従来のＰＬＬ状態検出回路の動作に
ついて説明する。フリップフロップ２１の２つの入力信
号は、ＰＬＬ回路が同期状態の時に有限な位相差を持ち
、周波数は等しい。よって、フリップフロップ２１の出
力は、ＰＬＬ回路同期時に、１か０かのどちらか一定と
なり、モノマルチバイブレータ２２に入力トリガがかか
らず、出力も１か０かのどちらか一定となる。
ついて説明する。フリップフロップ２１の２つの入力信
号は、ＰＬＬ回路が同期状態の時に有限な位相差を持ち
、周波数は等しい。よって、フリップフロップ２１の出
力は、ＰＬＬ回路同期時に、１か０かのどちらか一定と
なり、モノマルチバイブレータ２２に入力トリガがかか
らず、出力も１か０かのどちらか一定となる。
【０００４】次に、ＰＬＬ回路が非同期の時には、基準
パルスｆ０と比較パルスｆ１の間で周波数差が存在し、
フリップフロップ２１の出力はパルス信号列になり、モ
ノマルチバイブレータに入力トリガがかかり、非同期の
警報状態であることを検出する。しかしＰＬＬ回路へ基
準パルスｆ０が入力断となった場合は、フリップフロッ
プ２１の出力は一定のままで、モノマルチバイブレータ
に入力トリガがかからず、ＰＬＬ回路の異常時にもかか
わらず、出力は同期時と同様になる。
パルスｆ０と比較パルスｆ１の間で周波数差が存在し、
フリップフロップ２１の出力はパルス信号列になり、モ
ノマルチバイブレータに入力トリガがかかり、非同期の
警報状態であることを検出する。しかしＰＬＬ回路へ基
準パルスｆ０が入力断となった場合は、フリップフロッ
プ２１の出力は一定のままで、モノマルチバイブレータ
に入力トリガがかからず、ＰＬＬ回路の異常時にもかか
わらず、出力は同期時と同様になる。
【０００５】
【発明が解決しようとする課題】このような従来のＰＬ
Ｌ状態検出回路では、同期状態にある時と、ＰＬＬ回路
の基準パルスの入力が断の時に、モノマルチバイブレー
タの出力が同じ様になる。したがって、従来のＰＬＬ状
態検出回路の出力からは、いずれの状態かを判断できな
いという欠点がある。
Ｌ状態検出回路では、同期状態にある時と、ＰＬＬ回路
の基準パルスの入力が断の時に、モノマルチバイブレー
タの出力が同じ様になる。したがって、従来のＰＬＬ状
態検出回路の出力からは、いずれの状態かを判断できな
いという欠点がある。
【０００６】本発明の目的は、このような欠点を除去し
、基準パルス信号の断、同期状態および非同期状態を区
別できるＰＬＬ状態検出回路を提供することにある。
、基準パルス信号の断、同期状態および非同期状態を区
別できるＰＬＬ状態検出回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、フェーズ・ロ
ック・ループ回路に加えられる基準パルス信号と比較パ
ルス信号との状態を検出するフェーズ・ロックド・ルー
プ状態検出回路において、基準パルスを監視して、基準
パルスの入力断のときに第１の警報信号を送出する第１
の検出回路と、基準パルスと比較パルスとの同期状態を
検出して、非同期のときに第２の警報信号を送出する第
２の検出回路とを有することを特徴としている。
ック・ループ回路に加えられる基準パルス信号と比較パ
ルス信号との状態を検出するフェーズ・ロックド・ルー
プ状態検出回路において、基準パルスを監視して、基準
パルスの入力断のときに第１の警報信号を送出する第１
の検出回路と、基準パルスと比較パルスとの同期状態を
検出して、非同期のときに第２の警報信号を送出する第
２の検出回路とを有することを特徴としている。
【０００８】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００９】図１は、本発明の一実施例を示す回路図で
ある。図１のＰＬＬ状態検出回路は、ＰＬＬ回路への基
準パルス信号ｆ０をデータ入力信号とし、クロック入力
信号としてＰＬＬ回路の出力信号を分岐した比較パルス
信号ｆ１をクロック入力とするフリップフロッップ１と
、基準パルス信号ｆ０をデータ入力信号とし、比較パル
ス信号ｆ１をインバータ３により反転した反転信号をク
ロック入力とするフリップフロップ２と、フリップフロ
ップ１のＱ端子とフリップフロップ２の端子Ｑを比較し
、ＰＬＬ回路の状態を検出する排他的論理和回路４と、
フリップフロップ１のＱの反転端子とフリップフロップ
２のＱの反転端子を比較し、ＰＬＬの状態を検出する排
他的論理和の反転回路５と、排他的論理和回路４の出力
をＳ端子の入力とし、排他的論理和の反転回路５の出力
をＲ端子の入力としてラッチして送り出すＲＳフリップ
フロップ６と、並列なフリップフロップ１の入力信号と
出力信号の比較を行う排他的論理和回路７と、その結果
を入力とし、ＰＬＬ回路の基準パルスの入力の断を検出
し出力する入力断検出回路８とを備えている。
ある。図１のＰＬＬ状態検出回路は、ＰＬＬ回路への基
準パルス信号ｆ０をデータ入力信号とし、クロック入力
信号としてＰＬＬ回路の出力信号を分岐した比較パルス
信号ｆ１をクロック入力とするフリップフロッップ１と
、基準パルス信号ｆ０をデータ入力信号とし、比較パル
ス信号ｆ１をインバータ３により反転した反転信号をク
ロック入力とするフリップフロップ２と、フリップフロ
ップ１のＱ端子とフリップフロップ２の端子Ｑを比較し
、ＰＬＬ回路の状態を検出する排他的論理和回路４と、
フリップフロップ１のＱの反転端子とフリップフロップ
２のＱの反転端子を比較し、ＰＬＬの状態を検出する排
他的論理和の反転回路５と、排他的論理和回路４の出力
をＳ端子の入力とし、排他的論理和の反転回路５の出力
をＲ端子の入力としてラッチして送り出すＲＳフリップ
フロップ６と、並列なフリップフロップ１の入力信号と
出力信号の比較を行う排他的論理和回路７と、その結果
を入力とし、ＰＬＬ回路の基準パルスの入力の断を検出
し出力する入力断検出回路８とを備えている。
【００１０】次に、本実施例の動作について説明する。
【００１１】フリップフロップ１，２のデータ入力端子
にＰＬＬ回路の位相比較器に入力する基準パルス信号ｆ
０を入力し、フリップフロップ１のクロック入力端子に
比較パルス信号ｆ１を入力し、また、比較パルス信号ｆ
１をインバータ３を通して反転した信号をフリップフロ
ップ２のクロック入力とする。次に、両フリップフロッ
プ１，２の正相と逆相の出力をそれぞれ排他的論理和回
路４および排他的論理和の反転回路５に入力し、ＰＬＬ
回路の状態を比較する。前述のように、ＰＬＬ回路が同
期状態のときは、基準パルス信号ｆ０と比較パルス信号
ｆ１の位相差により、フリップフロップ１，２の出力は
、一定の値となる。加えて、両フリップフロップ１，２
のクロック入力信号が互いに逆相の関係にあるため、フ
リップフロップ１，２出力は、互いに論理が逆で不一致
である。よって、排他的論理和回路４の出力は、“１”
となり、排他的論理和の反転回路５の出力は“０”とな
る。この両出力でＲＳフリップフロップ６をセット、リ
セット状態にすることにより、ＰＬＬ回路の基準入力が
ある場合の非同期異常状態と同期正常状態を検出する。
にＰＬＬ回路の位相比較器に入力する基準パルス信号ｆ
０を入力し、フリップフロップ１のクロック入力端子に
比較パルス信号ｆ１を入力し、また、比較パルス信号ｆ
１をインバータ３を通して反転した信号をフリップフロ
ップ２のクロック入力とする。次に、両フリップフロッ
プ１，２の正相と逆相の出力をそれぞれ排他的論理和回
路４および排他的論理和の反転回路５に入力し、ＰＬＬ
回路の状態を比較する。前述のように、ＰＬＬ回路が同
期状態のときは、基準パルス信号ｆ０と比較パルス信号
ｆ１の位相差により、フリップフロップ１，２の出力は
、一定の値となる。加えて、両フリップフロップ１，２
のクロック入力信号が互いに逆相の関係にあるため、フ
リップフロップ１，２出力は、互いに論理が逆で不一致
である。よって、排他的論理和回路４の出力は、“１”
となり、排他的論理和の反転回路５の出力は“０”とな
る。この両出力でＲＳフリップフロップ６をセット、リ
セット状態にすることにより、ＰＬＬ回路の基準入力が
ある場合の非同期異常状態と同期正常状態を検出する。
【００１２】一方、基準パルス入力断を検出するためフ
リップフロップ１の入力信号と出力信号を排他的論理和
回路７に入力して比較する。前述のように、同期状態の
ときにはフリップフロップ１の出力信号は、一定の値と
なる。また入力信号はパルスであるので、排他的論理和
回路７の出力はパルスとなる。しかし、フリップフロッ
プ１の入力信号すなわちＰＬＬ回路の入力信号である基
準パルスが断になった場合には、排他的論理和回路７の
両入力が一定となるので、排他的論理和回路７の出力も
一定となる。入力断の状態と同期正常状態を区別するた
め、入力断検出回路（例えば、モノマルチバイブレータ
）に排他的論理和回路７の出力信号を入力し、ＰＬＬ回
路の入力信号が断か否かの検出を行い出力する。
リップフロップ１の入力信号と出力信号を排他的論理和
回路７に入力して比較する。前述のように、同期状態の
ときにはフリップフロップ１の出力信号は、一定の値と
なる。また入力信号はパルスであるので、排他的論理和
回路７の出力はパルスとなる。しかし、フリップフロッ
プ１の入力信号すなわちＰＬＬ回路の入力信号である基
準パルスが断になった場合には、排他的論理和回路７の
両入力が一定となるので、排他的論理和回路７の出力も
一定となる。入力断の状態と同期正常状態を区別するた
め、入力断検出回路（例えば、モノマルチバイブレータ
）に排他的論理和回路７の出力信号を入力し、ＰＬＬ回
路の入力信号が断か否かの検出を行い出力する。
【００１３】したがって、ＰＬＬ状態検出回路のＲＳフ
リップフロップ６の出力のＰＬＬ回路非同期時警報信号
ａと入力断検出回路８の出力のＰＬＬ回路入力断時警報
信号ｂを用いることにより、ＰＬＬ回路の入力基準パル
スが正常でＰＬＬ回路の同期状態と、非同期の状態およ
び入力基準パルスが断の場合のいずれも検出できる。
リップフロップ６の出力のＰＬＬ回路非同期時警報信号
ａと入力断検出回路８の出力のＰＬＬ回路入力断時警報
信号ｂを用いることにより、ＰＬＬ回路の入力基準パル
スが正常でＰＬＬ回路の同期状態と、非同期の状態およ
び入力基準パルスが断の場合のいずれも検出できる。
【００１４】このように、本実施例であるＰＬＬ状態検
出回路は、ＰＬＬ回路への基準パルス信号をデータ入力
信号とし、クロック入力信号としてＰＬＬ回路の出力信
号を分岐した比較パルス信号とその反転信号をそれぞれ
クロック入力とする２つの並列なフリップフロップと、
その両フリップフロップからの出力を比較し、ＰＬＬ回
路の状態を検出する排他的論理和回路および排他的論理
和の反転回路と、その結果をセットリセット両端子に入
力し、ラッチして出力するＲＳフリップフロップと、並
列なフリップフロップの入力信号と出力信号の比較を行
う排他的論理和と、その結果を入力とし、ＰＬＬ回路の
基準パルスの入力の断を検出し出力する回路（例えばモ
ノマルチバイブレータ）を備えている。
出回路は、ＰＬＬ回路への基準パルス信号をデータ入力
信号とし、クロック入力信号としてＰＬＬ回路の出力信
号を分岐した比較パルス信号とその反転信号をそれぞれ
クロック入力とする２つの並列なフリップフロップと、
その両フリップフロップからの出力を比較し、ＰＬＬ回
路の状態を検出する排他的論理和回路および排他的論理
和の反転回路と、その結果をセットリセット両端子に入
力し、ラッチして出力するＲＳフリップフロップと、並
列なフリップフロップの入力信号と出力信号の比較を行
う排他的論理和と、その結果を入力とし、ＰＬＬ回路の
基準パルスの入力の断を検出し出力する回路（例えばモ
ノマルチバイブレータ）を備えている。
【００１５】
【発明の効果】以上説明したように、本発明は、ＰＬＬ
回路の基準パルス信号断とＰＬＬ回路の同期及び非同期
状態の検出を区別して行えるという効果を有する。
回路の基準パルス信号断とＰＬＬ回路の同期及び非同期
状態の検出を区別して行えるという効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のＰＬＬ状態検出回路の一例を示す回路図
である。
である。
１，２ フリップフロップ
３ インバータ
４，７ 排他的論理和回路
５ 排他的論理和の反転回路
６ ＲＳフリップフロップ
８ 入力断検出回路
ａ ＰＬＬ回路非同期時警報信号
ｂ ＰＬＬ回路入力断時警報信号
ｆ０ 基準パルス
ｆ１ 比較パルス
Claims (1)
- 【請求項１】フェーズ・ロック・ループ回路に加えられ
る基準パルス信号と比較パルス信号との状態を検出する
フェーズ・ロックド・ループ状態検出回路において、基
準パルスを監視して、基準パルスの入力断のときに第１
の警報信号を送出する第１の検出回路と、基準パルスと
比較パルスとの同期状態を検出して、非同期のときに第
２の警報信号を送出する第２の検出回路とを有すること
を特徴とするフェーズ・ロックド・ループ状態検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031446A JPH04247719A (ja) | 1991-02-01 | 1991-02-01 | フェーズ・ロックド・ループ状態検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031446A JPH04247719A (ja) | 1991-02-01 | 1991-02-01 | フェーズ・ロックド・ループ状態検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247719A true JPH04247719A (ja) | 1992-09-03 |
Family
ID=12331482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031446A Pending JPH04247719A (ja) | 1991-02-01 | 1991-02-01 | フェーズ・ロックド・ループ状態検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247719A (ja) |
-
1991
- 1991-02-01 JP JP3031446A patent/JPH04247719A/ja active Pending
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