JPH0540916U - 処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本考案の目的は、一対のプロセッサの出力を
比較し、出力結果が、一致したときのみ他の装置へ出力
するような処理装置において、一対のプロセッサの出力
を同期するために、位相測定回路と位相制御回路とを取
り付けることにより、動作が安定で、信頼性の高い処理
装置を実現することを目的にする。 【構成】 本考案は、一対のプロセッサの出力をそれぞ
れ比較し、比較結果が一致したとき、その出力を送出し
たようにした処理装置に改良を加えたものである。本装
置は、それぞれのプロセッサから出力される同期化のた
めのシステム・クロック信号出力の位相差を検出する位
相測定回路と、この位相測定回路からの検出信号を受け
て、少なくとも一方のプロセッサに入力されるクロック
信号の位相を制御する位相制御回路とを設け、２つのプ
ロセッサから出力されるシステム・クロックを同期化を
させるようにしたことを特徴とする処理装置である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、一対のプロセッサの出力を比較し、比較結果が、一致したときのみ 他の装置へ出力を与える処理装置において、一対のプロセッサを同期化するため の処理装置に関するものである。

【０００２】

【従来の技術】

従来例を以下に示す。 図４は処理装置の従来例を示した構成図である。 図において、１は発振器（ＯＳＣ）、２は、一対のプロセッサのうちの一つで あるＭＡＳＴＥＲプロセッサ、３は、一対のプロセッサのもう片方であるＳＬＡ ＶＥプロセッサである。ＭＡＳＴＥＲプロセッサ２とＳＬＡＶＥプロセッサ３に は、ＯＳＣ１からの同一のクロック信号ＣＬＩが入力されている。また、システ ムバス４からデータＤＩが入力されている。そして、ＭＡＳＴＥＲプロセッサ２ とＳＬＡＶＥプロセッサ３からは、データＤＩの処理結果データＤＯ−ＭとＤＯ −Ｓが比較回路５に出力され、ＭＡＳＴＥＲプロセッサ２からのシステム・クロ ックＣＬＯ−Ｍが比較回路５に入力されている。ここで、システム・クロックと して、ＭＡＳＴＥＲプロセッサからのクロックを使用しているが、ＳＬＡＶＥプ ロセッサからのシステム・クロックＣＬＯ−Ｓでもよい。比較回路５において、 データＤＯ−ＭとＤＯ−Ｓとが、比較されて、データ間の相違を検出する。６は ゲート回路で、比較回路５からデータが同一の時、出力される信号を受けて、シ ステムバス４にデータＤＯを出力する。

【０００３】 このような装置においては、システム・クロックＣＬＯ−Ｍ、ＣＬＯ−Ｓのど ちらか一方を、或いは両方をシステム・クロックとして使用している。しかし、 クロックＣＬＩの高速化に伴い、プロセッサの伝播遅延時間の個体差によるシス テム・クロックＣＬＯ−ＭとＣＬＯ−Ｓとの位相差が、比較回路とその周辺回路 へのデータのラッチ・タイミングに対し、セットアップ・タイム、ホールド・タ イムのマージンを減少させるため誤動作を起こすという問題点があった。

【０００４】

【考案が解決しようとする課題】

本考案の目的は、一対のプロセッサの出力を比較し、出力結果が、一致したと きのみ他の装置へ出力するような処理装置において、一対のプロセッサの出力を 同期するために、位相測定回路と位相制御回路とを取り付けることにより、動作 が安定で、信頼性の高い処理装置を実現することにある。

【０００５】

【課題を解決するための手段】

本考案は、一対のプロセッサの出力をそれぞれ比較し、比較結果が一致したと き、その出力を送出するようにした処理装置において、 それぞれのプロセッサから出力される同期化のためのシステム・クロック信号 出力の位相差を検出する位相測定回路と、 この位相測定回路からの検出信号を受けて、少なくとも一方のプロセッサに入 力されるクロック信号の位相を制御する位相制御回路とを設け、 ２つのプロセッサから出力されるシステム・クロックを同期化をさせるようにし たことを特徴とする処理装置である。

【０００６】

【作用】

このような本考案では、位相測定回路と位相制御回路とを処理装置に設けたこ とにより、システム・クロックの同期化が図れ、動作が安定で、信頼性の高い処 理装置が実現できる。

【０００７】

【実施例】

以下図面を用いて本考案を説明する。 図１は本考案の一実施例を示した構成図である。但し、図４の各部分と同一の ものは同一の番号を付ける。 図において、７は位相測定回路、８は位相制御回路である。 位相測定回路７は、ＭＡＳＴＥＲプロセッサ２とＳＬＡＶＥプロセッサ３から のシステム・クロックＣＬＯ−ＭとＣＬＯ−Ｓの位相差を比較している。位相測 定回路７は比較結果Ｖｃを位相制御回路８に入力している。位相制御回路８は、 クロックＣＬＩを入力し、比較結果Ｖｃにより、ＣＬＩの位相差を変えて、ＣＬ Ｉ−Ｓとして、ＳＬＡＶＥプロセッサ３のクロックとしている。

【０００８】 次に、位相測定回路７と位相制御回路８の具体的な構成を以下に示す。 図２は図１の処理装置の要部構成図である。 図において、７１はシステム・クロックＣＬＯ−ＭとＣＬＯ−Ｓとを入力する エクスクルーシブ・オア（ＥＸ−ＯＲ）、７２はＥＸ−ＯＲ７１に接続されてい るローパスフィルタ（ＬＰＦ）、７３は、ＬＰＦ７２に接続されたアンプ、７４ は、許容範囲の電圧を発生させる基準電圧、７５は、基準電圧７４とアンプ７３ とに接続されている比較器である。 そして、８１は、比較器７５に接続されているセレクター制御ロジック、８２ は、クロックＣＬＩを入力するディレーライン、８３は、セレクター制御ロジッ ク８１とディレーライン８２とに接続されているセレクターである。

【０００９】 このような装置の動作を以下で説明する。 図３は図２の各信号のタイムチャートである。但し、斜線領域は信号が定まっ ていない不定領域である。 この処理装置では、クロックをセレクターで切り換えるので、切り換え時にク ロックが不定となる。したがって、この処理装置ではＲＥＳＥＴ時のウォームア ップ中にシステム・クロックの同期化を行う。 図において、（ａ）は、ＭＡＳＴＥＲプロセッサ２からのシステム・クロック ＣＬＯ−Ｍのタイムチャート、（ｂ）は、ＳＬＡＶＥプロセッサ３からのシステ ム・クロックＣＬＯ−Ｓのタイムチャート、（ｃ）は、ＥＸ−ＯＲ７１のパルス 幅信号出力のタイムチャート、（ｄ）は、アンプ７３から出力される電圧Ｖｐの タイムチャートである。そして、（ｅ）は、比較器７５の比較結果Ｖｃのタイム チャート、（ｆ）は、セレクター制御ロジック８１が出力するＳＥＬＥＣＴ信号 のタイムチャート、（ｇ）は、セレクター８３で選択したクロックＣＬＩ−Ｓの タイムチャートである。 以下で、信号の説明をする。 ＥＸ−ＯＲ７１の出力は、システム・クロックＣＬＯ−ＭとＣＬＯ−Ｓとの位 相差に応じたパルス幅信号、アンプ７３の出力Ｖｐは、ＥＸ−ＯＲ７１のパルス 幅信号をＬＰＦ７２を通して高調波をカットし、周波数／電圧変換を行った電圧 である。そして、比較結果Ｖｃは、位相差の許容範囲を示す基準電圧７４からの 電圧Ｖｓと、Ｖｐとの比較結果で、ＶｐがＶｓより大きいときは、Ｈｉｇｈｔ、 それ以外は、Ｌｏｗである。セレクター制御ロジック８１が出力するＳＥＬＥＣ Ｔ信号は、セレクター８３を制御するための信号である。このＳＥＬＥＣＴ信号 を受けてセレクター８３は、ディレーライン８２によりＣＬＩをあるディレー間 隔で遅延したクロック群より、クロックを選択し、ＳＬＡＶＥプロセッサ３へ入 力するクロックＣＬＩ−Ｓになる。 （Ａ），（Ｂ），（Ｃ）は、セレクター制御ロジック８１がＶｃをサンプルし て、ＳＥＬＥＣＴ信号を出力するタイミングであり、（Ａ）−（Ｂ），（Ｂ）− （Ｃ）間は、ＳＥＬＥＣＴ信号を変化させてから、ＣＬＩ−ＳとＣＬＯ−Ｓとが 安定するまでの時間に対して、十分長い周期で、Ｖｃのサンプルが行われる。 （Ａ）において、ＣＬＯ−ＭとＣＬＯ−Ｓとには位相差があり、（ｄ）のＶｐ はＶｓより電圧値が高いので、ＶｃはＨｉｇｈｔになる。したがって、セレクタ ー制御ロジック８１はＳＥＬＥＣＴ信号を操作して、セレクター８３の出力ＣＬ Ｉ−Ｓをディレーライン８２の１タップ分ずれた位相の出力に切り換える。ＣＬ Ｏ−Ｓが安定するまでの時間経過した状態（Ｂ）において、セレクター制御ロジ ック８１は再びＶｃをサンプリングする。しかし、Ｖｃは、依然Ｈｉｇｈｔであ るので、ＳＥＬＥＣＴ信号を操作して、セレクター８３の出力ＣＬＩ−Ｓを更に １タップ分ずれた位相の出力に切り換える。これを繰り返して、（Ｃ）の状態、 ＣＬＯ−ＭとＣＬＯ−Ｓとの位相差が、許容範囲に入り、ＶｃがＬｏｗになった 状態になれば、セレクターの制御を終了する。 尚、上記の実施例において１つのＳＬＡＶＥプロセッサの場合を示したが、本 考案はこれに限定されるものではない。２つ以上のＳＬＡＶＥプロセッサの場合 、ＭＡＳＴＥＲプロセッサのシステム・クロックを基準クロックとする。そして 、１つのＳＬＡＶＥプロセッサに対して、位相測定回路と位相制御回路とを取り 付けていけば、ＳＬＡＶＥプロセッサが幾つの場合でも、同期化を図ることがで きる。

【００１０】

【考案の効果】

本考案によれば、一対のプロセッサの同期化を行うための位相測定回路と位相 制御回路とを取り付けることにより、動作が安定で、信頼性の高い処理装置を実 現できるという効果がある。

【図面の簡単な説明】

【図１】 本考案の一実施例を示した構成図である。

【図２】 図１の処理装置の要部構成図である。

【図３】 図２の各信号のタイムチャートである。

【図４】 処理装置の従来例を示した構成図である。

【符号の説明】

２ ＭＡＳＴＥＲプロセッサ ３ ＳＬＡＶＥプロセッサ ７ 位相測定回路 ８ 位相制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 一対のプロセッサの出力をそれぞれ比較
   し、比較結果が一致したとき、その出力を送出するよう
   にした処理装置において、 それぞれのプロセッサから出力される同期化のためのシ
   ステム・クロック信号出力の位相差を検出する位相測定
   回路と、 この位相測定回路からの検出信号を受けて、少なくとも
   一方のプロセッサに入力されるクロック信号の位相を制
   御する位相制御回路とを設け、 ２つのプロセッサから出力されるシステム・クロックを
   同期化をさせるようにしたことを特徴とする処理装置。