JPH07231488A - 状変検出システム - Google Patents
状変検出システムInfo
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- JPH07231488A JPH07231488A JP6021517A JP2151794A JPH07231488A JP H07231488 A JPH07231488 A JP H07231488A JP 6021517 A JP6021517 A JP 6021517A JP 2151794 A JP2151794 A JP 2151794A JP H07231488 A JPH07231488 A JP H07231488A
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Abstract
(57)【要約】
【目的】 状態変化検出の対象となる１組の並列データ
を、ＣＰＵの書込み制御により監視バッフア１に書込
み、夫々の遅延量が異なる複数の信号線よりなる線路３
０の夫々の信号線を介して、該ＣＰＵとは非同期な動作
クロックで動作する状変検出回路２に送り、状変検出回
路２では送られてきた１組の並列データの変化を該動作
クロックの立ち上がりで検出し状変を検出する状変検出
システムに関し、１組の並列データの夫々のデータを通
す信号線に遅延量のばらつきがあつても、動作クロック
の位相に関わらず正確に状変を検出出来る状変検出シス
テムの提供を目的とする。 【構成】 監視バッフア１に対する書込みサイクル中に
該動作クロックの立ち上がりがあれば、監視バッフア１
への書込みタイミングと動作クロックの立ち上がりが一
致しないよう書込みタイミングを遅らせる遅延制御部３
を設けた構成とする。
を、ＣＰＵの書込み制御により監視バッフア１に書込
み、夫々の遅延量が異なる複数の信号線よりなる線路３
０の夫々の信号線を介して、該ＣＰＵとは非同期な動作
クロックで動作する状変検出回路２に送り、状変検出回
路２では送られてきた１組の並列データの変化を該動作
クロックの立ち上がりで検出し状変を検出する状変検出
システムに関し、１組の並列データの夫々のデータを通
す信号線に遅延量のばらつきがあつても、動作クロック
の位相に関わらず正確に状変を検出出来る状変検出シス
テムの提供を目的とする。 【構成】 監視バッフア１に対する書込みサイクル中に
該動作クロックの立ち上がりがあれば、監視バッフア１
への書込みタイミングと動作クロックの立ち上がりが一
致しないよう書込みタイミングを遅らせる遅延制御部３
を設けた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、状態変化（状変）検出
の対象となる１組の並列データを、ＣＰＵの書込み制御
により、下位装置の監視バッフアに書込み、書き込んだ
並列データの各データを夫々の遅延量が異なる複数の信
号線夫々を介して、該ＣＰＵとは非同期な動作クロック
で動作する監視制御装置の状変検出回路に送り、状変検
出回路では送られてきた１組の並列データの変化を検出
することで下位装置の状変を検出し、制御を行う監視制
御システム等の、状変検出システムの改良に関する。
の対象となる１組の並列データを、ＣＰＵの書込み制御
により、下位装置の監視バッフアに書込み、書き込んだ
並列データの各データを夫々の遅延量が異なる複数の信
号線夫々を介して、該ＣＰＵとは非同期な動作クロック
で動作する監視制御装置の状変検出回路に送り、状変検
出回路では送られてきた１組の並列データの変化を検出
することで下位装置の状変を検出し、制御を行う監視制
御システム等の、状変検出システムの改良に関する。
【０００２】
【従来の技術】図７は従来例の状変検出システムのブロ
ック図及びタイムチャートである。図７では、１組の並
列データの変化で状変を示す並列データを、図７（Ａ）
のタイムチャートの（ＣＳ）で示すチップセレクト信号
がＬレベルの書込みサイクル中の、（ＷＥ）に示すライ
トイネーブル信号の立ち上がりで、ＣＰＵの制御によ
り、図７（Ａ）の（データ）に示す如く監視バッフア１
に書込み、書き込んだ並列データを、夫々の遅延量が異
なる複数の信号線よりなる線路３０の夫々の信号線を介
して状変検出回路２に送る。
ック図及びタイムチャートである。図７では、１組の並
列データの変化で状変を示す並列データを、図７（Ａ）
のタイムチャートの（ＣＳ）で示すチップセレクト信号
がＬレベルの書込みサイクル中の、（ＷＥ）に示すライ
トイネーブル信号の立ち上がりで、ＣＰＵの制御によ
り、図７（Ａ）の（データ）に示す如く監視バッフア１
に書込み、書き込んだ並列データを、夫々の遅延量が異
なる複数の信号線よりなる線路３０の夫々の信号線を介
して状変検出回路２に送る。
【０００３】ＣＰＵとは非同期な、図７（Ａ）の（動作
クロック）で示す動作クロックで動作する状変検出回路
２では、動作クロックの立ち上がりで、１組の並列デー
タの変化を検出することで状変を検出し、検出結果を状
変中継部４０に送り所要の部署に送るようにしている。
クロック）で示す動作クロックで動作する状変検出回路
２では、動作クロックの立ち上がりで、１組の並列デー
タの変化を検出することで状変を検出し、検出結果を状
変中継部４０に送り所要の部署に送るようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、１組の
並列データの各データを通す線路３０の各信号線の遅延
量は夫々異なるので、状変検出回路２に入力する１組の
並列データ、例えばデータａ，データｂ，データｃは監
視バッフア１よりの送信時点では全部Ｈレベルに変化し
た時点のものとなっていたが、図７（Ｂ）に示す如く同
時には入力せずＨレベルへの変化点がばらつく。
並列データの各データを通す線路３０の各信号線の遅延
量は夫々異なるので、状変検出回路２に入力する１組の
並列データ、例えばデータａ，データｂ，データｃは監
視バッフア１よりの送信時点では全部Ｈレベルに変化し
た時点のものとなっていたが、図７（Ｂ）に示す如く同
時には入力せずＨレベルへの変化点がばらつく。
【０００５】ここで動作クロックの立ち上がりが、図７
（Ａ）（Ｂ）に示す如くライトイネーブルの立ち上がり
と一致すると、動作クロックの立ち上がりでは、Ｈレベ
ルのデータａ，データｂとＬレベルのデータｃを検出
し、状変が起きたことを示しているに関わらず状変を検
出出来ない問題点がある。
（Ａ）（Ｂ）に示す如くライトイネーブルの立ち上がり
と一致すると、動作クロックの立ち上がりでは、Ｈレベ
ルのデータａ，データｂとＬレベルのデータｃを検出
し、状変が起きたことを示しているに関わらず状変を検
出出来ない問題点がある。
【０００６】本発明は、１組の並列データの各データ夫
々を通す信号線に遅延量のばらつきがあつても、動作ク
ロックの位相に関わらず正確に状変を検出出来る状変検
出システムの提供を目的としている。
々を通す信号線に遅延量のばらつきがあつても、動作ク
ロックの位相に関わらず正確に状変を検出出来る状変検
出システムの提供を目的としている。
【０００７】
【課題を解決するための手段】図１，図２は本発明の原
理ブロック図である。図１（Ａ）に示す如く、状態変化
検出の対象となる１組の並列データを、ＣＰＵの書込み
制御により監視バッフア１に書込み、夫々の遅延量が異
なる複数の信号線よりなる線路３０の夫々の信号線を介
して、該ＣＰＵとは非同期な動作クロックで動作する状
変検出回路２に送り、該状変検出回路２では送られてき
た１組の並列データの変化を該動作クロックの立ち上が
りで検出し状変を検出する状変検出システムにおいて、
該監視バッフア１に対する書込みサイクル中に該動作ク
ロックの立ち上がりがあれば、該監視バッフア１への書
込みタイミングと動作クロックの立ち上がりが一致しな
いよう書込みタイミングを遅らせる遅延制御部３を設け
た構成とする。
理ブロック図である。図１（Ａ）に示す如く、状態変化
検出の対象となる１組の並列データを、ＣＰＵの書込み
制御により監視バッフア１に書込み、夫々の遅延量が異
なる複数の信号線よりなる線路３０の夫々の信号線を介
して、該ＣＰＵとは非同期な動作クロックで動作する状
変検出回路２に送り、該状変検出回路２では送られてき
た１組の並列データの変化を該動作クロックの立ち上が
りで検出し状変を検出する状変検出システムにおいて、
該監視バッフア１に対する書込みサイクル中に該動作ク
ロックの立ち上がりがあれば、該監視バッフア１への書
込みタイミングと動作クロックの立ち上がりが一致しな
いよう書込みタイミングを遅らせる遅延制御部３を設け
た構成とする。
【０００８】又は、図１（Ｂ）に示す如く、状態変化検
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により第１の監視バッフア１に書込み、夫々の遅延量
が異なる複数の信号線よりなる線路３０の夫々の信号線
を介して、該ＣＰＵとは非同期な動作クロックで動作す
る状変検出回路２に送り、該状変検出回路２では送られ
てきた１組の並列データの変化を該動作クロックの立ち
上がりで検出し状変を検出する状変検出システムにおい
て、第２の監視バッフア５を該線路３０の後の該状変検
出回路２側に設け、且つ、該１組の並列データを該第１
の監視バッフア１に書込み中は、該第１の監視バッフア
１と該第２の監視バッフア５とを切離し、動作クロック
の立ち上がり時点より少し遅れて該第２の監視バッフア
５を接続し該１組の並列データを該第２の監視バッフア
５に書き込む制御部２０を設け、該該第２の監視バッフ
ア５に書き込まれた該１組の並列データを該状変検出回
路２に送る構成とする。
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により第１の監視バッフア１に書込み、夫々の遅延量
が異なる複数の信号線よりなる線路３０の夫々の信号線
を介して、該ＣＰＵとは非同期な動作クロックで動作す
る状変検出回路２に送り、該状変検出回路２では送られ
てきた１組の並列データの変化を該動作クロックの立ち
上がりで検出し状変を検出する状変検出システムにおい
て、第２の監視バッフア５を該線路３０の後の該状変検
出回路２側に設け、且つ、該１組の並列データを該第１
の監視バッフア１に書込み中は、該第１の監視バッフア
１と該第２の監視バッフア５とを切離し、動作クロック
の立ち上がり時点より少し遅れて該第２の監視バッフア
５を接続し該１組の並列データを該第２の監視バッフア
５に書き込む制御部２０を設け、該該第２の監視バッフ
ア５に書き込まれた該１組の並列データを該状変検出回
路２に送る構成とする。
【０００９】又は、図２（Ｃ）に示す如く、状態変化検
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により監視バッフア１に書込み、夫々の遅延量が異な
る複数の信号線よりなる線路３０の夫々の信号線を介し
て、該ＣＰＵとは非同期な動作クロックで動作する状変
検出回路２に送り、該状変検出回路２では送られてきた
１組の並列データの変化を該動作クロックの立ち上がり
で検出し状変を検出する状変検出システムにおいて、該
状変検出回路２に、状変前の１組の並列データと、状変
後の１組の並列データと比較し１個のデータでも変化が
あれば、該監視バッフア１より送られてきた１組の並列
データの取込み完了を遅延させる遅延手段２１を設け、
取込み完了後の動作クロックの立ち上がりで状変を検出
する構成とする。
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により監視バッフア１に書込み、夫々の遅延量が異な
る複数の信号線よりなる線路３０の夫々の信号線を介し
て、該ＣＰＵとは非同期な動作クロックで動作する状変
検出回路２に送り、該状変検出回路２では送られてきた
１組の並列データの変化を該動作クロックの立ち上がり
で検出し状変を検出する状変検出システムにおいて、該
状変検出回路２に、状変前の１組の並列データと、状変
後の１組の並列データと比較し１個のデータでも変化が
あれば、該監視バッフア１より送られてきた１組の並列
データの取込み完了を遅延させる遅延手段２１を設け、
取込み完了後の動作クロックの立ち上がりで状変を検出
する構成とする。
【００１０】又は、図２（Ｄ）に示す如く、状態変化検
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により監視バッフア１に書込み、夫々の遅延量が異な
る複数の信号線よりなる線路３０の夫々の信号線を介し
て、該ＣＰＵとは非同期な動作クロックで動作する状変
検出回路２に送り、該状変検出回路２では送られてきた
１組の並列データの変化を該動作クロックの立ち上がり
で検出し状変を検出する状変検出システムにおいて、該
状変検出回路２に、状変前の１組の並列データと、状変
後の１組の並列データと比較し１個のデータでも変化が
あれば、該監視バッフア１より送られてきた１組の並列
データの取込み完了を、該監視バッフア１に対する書込
みサイクルの立ち上がり迄遅延させる遅延手段２２を設
け、取込み完了後の動作クロックの立ち上がりで状変を
検出する構成とする。
出の対象となる１組の並列データを、ＣＰＵの書込み制
御により監視バッフア１に書込み、夫々の遅延量が異な
る複数の信号線よりなる線路３０の夫々の信号線を介し
て、該ＣＰＵとは非同期な動作クロックで動作する状変
検出回路２に送り、該状変検出回路２では送られてきた
１組の並列データの変化を該動作クロックの立ち上がり
で検出し状変を検出する状変検出システムにおいて、該
状変検出回路２に、状変前の１組の並列データと、状変
後の１組の並列データと比較し１個のデータでも変化が
あれば、該監視バッフア１より送られてきた１組の並列
データの取込み完了を、該監視バッフア１に対する書込
みサイクルの立ち上がり迄遅延させる遅延手段２２を設
け、取込み完了後の動作クロックの立ち上がりで状変を
検出する構成とする。
【００１１】
【作用】図１（Ａ）の場合は、監視バッフア１に対する
書込みサイクル中に該動作クロックの立ち上がりがあれ
ば、遅延制御部３にて、該監視バッフア１への書込みタ
イミングと動作クロックの立ち上がりが一致しないよう
書込みタイミングを遅らせるので、１組の並列データの
変化点の状変検出回路２への入力時点と、動作クロック
の立ち上がりは一致することはなくなり、１組の並列デ
ータの各データを通す信号線に遅延量のばらつきがあつ
ても、動作クロックの位相に関わらず正確に状変を検出
出来るようになる。
書込みサイクル中に該動作クロックの立ち上がりがあれ
ば、遅延制御部３にて、該監視バッフア１への書込みタ
イミングと動作クロックの立ち上がりが一致しないよう
書込みタイミングを遅らせるので、１組の並列データの
変化点の状変検出回路２への入力時点と、動作クロック
の立ち上がりは一致することはなくなり、１組の並列デ
ータの各データを通す信号線に遅延量のばらつきがあつ
ても、動作クロックの位相に関わらず正確に状変を検出
出来るようになる。
【００１２】図１（Ｂ）の場合は、ＣＰＵの書込み制御
により、１組の並列データを該第１の監視バッフア１に
書込み中は、制御部２０により、該第１の監視バッフア
１と該第２の監視バッフア５とを切離し、動作クロック
の立ち上がり時点より少し遅れて該第２の監視バッフア
５を接続し該１組の並列データを該第２の監視バッフア
５に書き込み、該第２の監視バッフア５に書き込まれた
該１組の並列データを該状変検出回路２に送るので、状
変検出回路２では、１組の並列データの変化点の状変検
出回路２への入力時点と、動作クロックの立ち上がりは
一致することはなくなり、１組の並列データの各データ
を通す信号線に遅延量のばらつきがあつても、動作クロ
ックの位相に関わらず正確に状変を検出出来るようにな
る。
により、１組の並列データを該第１の監視バッフア１に
書込み中は、制御部２０により、該第１の監視バッフア
１と該第２の監視バッフア５とを切離し、動作クロック
の立ち上がり時点より少し遅れて該第２の監視バッフア
５を接続し該１組の並列データを該第２の監視バッフア
５に書き込み、該第２の監視バッフア５に書き込まれた
該１組の並列データを該状変検出回路２に送るので、状
変検出回路２では、１組の並列データの変化点の状変検
出回路２への入力時点と、動作クロックの立ち上がりは
一致することはなくなり、１組の並列データの各データ
を通す信号線に遅延量のばらつきがあつても、動作クロ
ックの位相に関わらず正確に状変を検出出来るようにな
る。
【００１３】図２（Ｃ）の場合は、遅延手段２１にて、
状変前の１組の並列データと、状変後の１組の並列デー
タと比較し１個のデータでも変化があれば、該監視バッ
フア１より送られてきた１組の並列データの取込み完了
を遅延させ、取込み完了後の動作クロックの立ち上がり
で状変を検出するので、１組の並列データの夫々を通す
信号線に遅延量のばらつきがあつても、並列データの全
部の変化点を取り込んだ後の、動作クロックの立ち上が
りで並列データの変化を検出し状変を検出するので、１
組の並列データの各データを通す信号線に遅延量のばら
つきがあつても、動作クロックの位相に関わらず正確に
状変を検出出来るようになる。
状変前の１組の並列データと、状変後の１組の並列デー
タと比較し１個のデータでも変化があれば、該監視バッ
フア１より送られてきた１組の並列データの取込み完了
を遅延させ、取込み完了後の動作クロックの立ち上がり
で状変を検出するので、１組の並列データの夫々を通す
信号線に遅延量のばらつきがあつても、並列データの全
部の変化点を取り込んだ後の、動作クロックの立ち上が
りで並列データの変化を検出し状変を検出するので、１
組の並列データの各データを通す信号線に遅延量のばら
つきがあつても、動作クロックの位相に関わらず正確に
状変を検出出来るようになる。
【００１４】図２（Ｄ）の場合は、遅延手段２２にて、
状変前の１組の並列データと、状変後の１組の並列デー
タと比較し１個のデータでも変化があれば、該監視バッ
フア１より送られてきた１組の並列データの取込み完了
を、ライトイネーブルの立ち上がりより遅いチップセレ
クト信号の書込みサイクルの立ち上がり迄遅らせるの
で、１組の並列データの夫々を通す信号線に遅延量のば
らつきがあつても、並列データの全部の変化点を取り込
んだ後の、動作クロックの立ち上がりで並列データの変
化を検出し状変を検出するので、１組の並列データの各
データを通す信号線に遅延量のばらつきがあつても、動
作クロックの位相に関わらず正確に状変を検出出来るよ
うになる。
状変前の１組の並列データと、状変後の１組の並列デー
タと比較し１個のデータでも変化があれば、該監視バッ
フア１より送られてきた１組の並列データの取込み完了
を、ライトイネーブルの立ち上がりより遅いチップセレ
クト信号の書込みサイクルの立ち上がり迄遅らせるの
で、１組の並列データの夫々を通す信号線に遅延量のば
らつきがあつても、並列データの全部の変化点を取り込
んだ後の、動作クロックの立ち上がりで並列データの変
化を検出し状変を検出するので、１組の並列データの各
データを通す信号線に遅延量のばらつきがあつても、動
作クロックの位相に関わらず正確に状変を検出出来るよ
うになる。
【００１５】
【実施例】図３は本発明の第１の実施例の状変検出シス
テムのブロック図及びタイムチャート、図４は本発明の
第２の実施例の状変検出システムのブロック図及びタイ
ムチャート、図５は本発明の第３の実施例の状変検出シ
ステムのブロック図及びタイムチャート、図６は本発明
の第４の実施例の状変検出システムのブロック図及びタ
イムチャートである。
テムのブロック図及びタイムチャート、図４は本発明の
第２の実施例の状変検出システムのブロック図及びタイ
ムチャート、図５は本発明の第３の実施例の状変検出シ
ステムのブロック図及びタイムチャート、図６は本発明
の第４の実施例の状変検出システムのブロック図及びタ
イムチャートである。
【００１６】図３でも、図７の従来例と同じく、１組の
並列データの変化で状変を示す並列データを、図３
（Ａ）のタイムチャートの（ＣＳ）で示すチップセレク
ト信号がＬレベルの書込みサイクル中の、（ＷＥ）に示
すライトイネーブル信号の立ち上がりで、ＣＰＵの制御
により、１組の並列データを監視バッフア１に書込み、
書き込んだ並列データを、夫々の遅延量が異なる複数の
信号線よりなる線路３０の夫々の信号線を介して状変検
出回路２に送るが、図３（ＣＳ）に示すチップセレクト
信号の書込みサイクルの中に（動作クロック）に示す動
作クロックの立ち上がりがあると、遅延制御部３はこれ
を検出し、（遅延信号）に示す遅延させる信号をＣＰＵ
に送り、監視バッフア１への１組の並列データの書込み
を、動作クロックの立ち上がりより（ＷＥ）に示す如
く、所定の値遅延させるので、状変検出回路２への並列
データの変化点の入力時点と、動作クロックの立ち上が
り時点が一致することはなくなり、１組の並列データの
夫々を通す信号線に遅延量のばらつきがあつても、動作
クロックの位相に関わらず正確に状変を検出出来るよう
になる。
並列データの変化で状変を示す並列データを、図３
（Ａ）のタイムチャートの（ＣＳ）で示すチップセレク
ト信号がＬレベルの書込みサイクル中の、（ＷＥ）に示
すライトイネーブル信号の立ち上がりで、ＣＰＵの制御
により、１組の並列データを監視バッフア１に書込み、
書き込んだ並列データを、夫々の遅延量が異なる複数の
信号線よりなる線路３０の夫々の信号線を介して状変検
出回路２に送るが、図３（ＣＳ）に示すチップセレクト
信号の書込みサイクルの中に（動作クロック）に示す動
作クロックの立ち上がりがあると、遅延制御部３はこれ
を検出し、（遅延信号）に示す遅延させる信号をＣＰＵ
に送り、監視バッフア１への１組の並列データの書込み
を、動作クロックの立ち上がりより（ＷＥ）に示す如
く、所定の値遅延させるので、状変検出回路２への並列
データの変化点の入力時点と、動作クロックの立ち上が
り時点が一致することはなくなり、１組の並列データの
夫々を通す信号線に遅延量のばらつきがあつても、動作
クロックの位相に関わらず正確に状変を検出出来るよう
になる。
【００１７】尚遅延制御部３は、図３（動作クロック）
に示す動作クロックがＨレベルの時の、（ＣＰＵクロッ
ク）に示すＣＰＵクロックの立ち上がりで遅延を解除す
る信号を送り、所定の値書込みを遅延させた後、遅延を
解除させる。
に示す動作クロックがＨレベルの時の、（ＣＰＵクロッ
ク）に示すＣＰＵクロックの立ち上がりで遅延を解除す
る信号を送り、所定の値書込みを遅延させた後、遅延を
解除させる。
【００１８】状変中継部４０の動作は図７の従来例と同
じである。図４では、セレクタ制御部６の出力信号は、
図４（Ａ）の（ＣＳ）に示すチップセレクト信号の書込
みサイクル中は（セレクタ制御信号）に示す如くＨレベ
ルを出力しセレクタ４に入力し、監視バッフア１の出力
でなく監視バッフア２の出力を選択させ、監視バッフア
１を切り離す。
じである。図４では、セレクタ制御部６の出力信号は、
図４（Ａ）の（ＣＳ）に示すチップセレクト信号の書込
みサイクル中は（セレクタ制御信号）に示す如くＨレベ
ルを出力しセレクタ４に入力し、監視バッフア１の出力
でなく監視バッフア２の出力を選択させ、監視バッフア
１を切り離す。
【００１９】ＣＰＵの制御により監視バッフア１への立
ち上がりを示す１組の並列データの書込みが完了する
と、立上がり検出回路７は（動作クロック）に示す動作
クロックの立ち上がりを検出し（立上がり検出信号）に
示す立上がり検出信号をセレクタ制御部６に送り、セレ
クタ制御部６の出力を（セレクタ制御信号）に示す如く
Ｌレベルとし、セレクタ４にて監視バッフア１の出力を
選択させ、監視バッフア１に書き込んだ立ち上がりを示
す１組の並列データを、線路３０，セレクタ４を介して
監視バッフア５に書き込ませ、状変検出回路２に送る。
ち上がりを示す１組の並列データの書込みが完了する
と、立上がり検出回路７は（動作クロック）に示す動作
クロックの立ち上がりを検出し（立上がり検出信号）に
示す立上がり検出信号をセレクタ制御部６に送り、セレ
クタ制御部６の出力を（セレクタ制御信号）に示す如く
Ｌレベルとし、セレクタ４にて監視バッフア１の出力を
選択させ、監視バッフア１に書き込んだ立ち上がりを示
す１組の並列データを、線路３０，セレクタ４を介して
監視バッフア５に書き込ませ、状変検出回路２に送る。
【００２０】このようにすると状変検出回路２では、並
列データ入力時点と動作クロックの立ち上がり時点の一
致することはなく、１組の並列データの夫々を通す信号
線に遅延量のばらつきがあつても、動作クロックの位相
に関わらず正確に状変を検出出来るようになる。
列データ入力時点と動作クロックの立ち上がり時点の一
致することはなく、１組の並列データの夫々を通す信号
線に遅延量のばらつきがあつても、動作クロックの位相
に関わらず正確に状変を検出出来るようになる。
【００２１】状変中継部４０の動作は図７の従来例と同
じである。図５では、ＣＰＵの制御により監視バッフア
１に書き込んだ状変を示す１組の並列データは、線路３
０を介して状変検出回路２ー１のレジスタ８に書き込ま
れ、レジスタ９に書き込んである状変前の並列データと
をコンパレータ１０にて比較し、図５（Ａ）の（データ
ａ）に示す如く、１個でも変化があれば、遅延回路１１
にて図５（Ａ）の（Ｄ）に示す如く、レジスタ８の取込
み停止を遅延させる。
じである。図５では、ＣＰＵの制御により監視バッフア
１に書き込んだ状変を示す１組の並列データは、線路３
０を介して状変検出回路２ー１のレジスタ８に書き込ま
れ、レジスタ９に書き込んである状変前の並列データと
をコンパレータ１０にて比較し、図５（Ａ）の（データ
ａ）に示す如く、１個でも変化があれば、遅延回路１１
にて図５（Ａ）の（Ｄ）に示す如く、レジスタ８の取込
み停止を遅延させる。
【００２２】従って１組の並列データの各データを通す
線路３０の信号線に遅延量のばらつきがあつても、レジ
スタ８には全部がＨレベルに変化した信号を取込み、コ
ンパレータ１０にてレジスタ９に書き込んである状変前
の並列データと比較するので、１組の並列データの各デ
ータを通す信号線に遅延量のばらつきがあつても、動作
クロックの位相に関わらず正確に状変を検出出来るよう
になる。
線路３０の信号線に遅延量のばらつきがあつても、レジ
スタ８には全部がＨレベルに変化した信号を取込み、コ
ンパレータ１０にてレジスタ９に書き込んである状変前
の並列データと比較するので、１組の並列データの各デ
ータを通す信号線に遅延量のばらつきがあつても、動作
クロックの位相に関わらず正確に状変を検出出来るよう
になる。
【００２３】状変中継部４０の動作は図７の従来例と同
じである。図６では、ＣＰＵの制御により監視バッフア
１に書き込んだ状変を示す１組の並列データは、線路３
０を介して状変検出回路２ー２のレジスタ８に書き込ま
れ、レジスタ９に書き込んである状変前の並列データと
をコンパレータ１０にて比較し、１個でも変化があれ
ば、図６（Ａ）の（コンパレータ）に示す如くＨレベル
の信号を出力し、レジスタ制御部２０のＦＦ（フリップ
フロップ）１２に入力する。
じである。図６では、ＣＰＵの制御により監視バッフア
１に書き込んだ状変を示す１組の並列データは、線路３
０を介して状変検出回路２ー２のレジスタ８に書き込ま
れ、レジスタ９に書き込んである状変前の並列データと
をコンパレータ１０にて比較し、１個でも変化があれ
ば、図６（Ａ）の（コンパレータ）に示す如くＨレベル
の信号を出力し、レジスタ制御部２０のＦＦ（フリップ
フロップ）１２に入力する。
【００２４】ＦＦ１２のクロック端子には、図６（Ａ）
の（ＷＥ）に示すライトイネーブルの立ち上がりより遅
く立ち上がる図６（Ａ）の（ＣＳ）に示すチップセレク
ト信号が入力しており、立ち上がりで、レジスタ８の取
込み停止を行うので、１組の並列データの各データを通
す線路３０の信号線に遅延量のばらつきがあつても、レ
ジスタ８には全部がＨレベルに変化した信号を取込み、
コンパレータ１０にてレジスタ９に書き込んである状変
前の並列データとを比較するので、１組の並列データの
各データを通す信号線に遅延量のばらつきがあつても、
動作クロックの位相に関わらず正確に状変を検出出来る
ようになる。
の（ＷＥ）に示すライトイネーブルの立ち上がりより遅
く立ち上がる図６（Ａ）の（ＣＳ）に示すチップセレク
ト信号が入力しており、立ち上がりで、レジスタ８の取
込み停止を行うので、１組の並列データの各データを通
す線路３０の信号線に遅延量のばらつきがあつても、レ
ジスタ８には全部がＨレベルに変化した信号を取込み、
コンパレータ１０にてレジスタ９に書き込んである状変
前の並列データとを比較するので、１組の並列データの
各データを通す信号線に遅延量のばらつきがあつても、
動作クロックの位相に関わらず正確に状変を検出出来る
ようになる。
【００２５】状変中継部４０の動作は図７の従来例と同
じである。
じである。
【００２６】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、監視バッフアにＣＰＵの制御により書き込んだ並列
データの各データを、状変検出回路に送る夫々の信号線
に遅延量のばらつきがあつても、ＣＰＵとは非同期な動
作クロックで動作する状変検出回路の動作クロックの位
相に関わらず正確に状変を検出出来るようになる効果が
ある。
ば、監視バッフアにＣＰＵの制御により書き込んだ並列
データの各データを、状変検出回路に送る夫々の信号線
に遅延量のばらつきがあつても、ＣＰＵとは非同期な動
作クロックで動作する状変検出回路の動作クロックの位
相に関わらず正確に状変を検出出来るようになる効果が
ある。
【図１】は本発明の原理ブロック図（その１）、
【図２】は本発明の原理ブロック図（その２）、
【図３】は本発明の第１の実施例の状変検出システムの
ブロック図及びタイムチャート、
ブロック図及びタイムチャート、
【図４】は本発明の第２の実施例の状変検出システムの
ブロック図及びタイムチャート、
ブロック図及びタイムチャート、
【図５】は本発明の第３の実施例の状変検出システムの
ブロック図及びタイムチャート、
ブロック図及びタイムチャート、
【図６】は本発明の第４の実施例の状変検出システムの
ブロック図及びタイムチャート、
ブロック図及びタイムチャート、
【図７】は従来例の状変検出システムのブロック図及び
タイムチャートである。
タイムチャートである。
１，５は監視バッフア、 ２，２ー１，２ー２は状変検出回路、 ３は遅延制御部、 ４はセレクタ、 ６はセレクタ制御部、 ７は立上がり検出回路、 ８，９はレジスタ、 １０はコンパレータ、 １１は遅延回路、 １２はフリップフロップ、 ２０はレジスタ制御部、 ２１，２２は遅延手段、 ４０は状変中継部を示す。
Claims (4)
- 【請求項１】 状態変化検出の対象となる１組の並列デ
ータを、ＣＰＵの書込み制御により監視バッフア（１）
に書込み、書き込んだ該並列データを、夫々の遅延量が
異なる複数の信号線よりなる線路（３０）の夫々の信号
線を介して、該ＣＰＵとは非同期な動作クロックで動作
する状変検出回路（２）に送り、該状変検出回路（２）
では送られてきた１組の並列データの変化を該動作クロ
ックの立ち上がりで検出し状変を検出する状変検出シス
テムにおいて、該監視バッフア（１）に対する書込みサ
イクル中に該動作クロックの立ち上がりがあれば、該監
視バッフア（１）への書込みタイミングと動作クロック
の立ち上がりが一致しないよう書込みタイミングを遅ら
せる遅延制御部（３）を設けたことを特徴とする状変検
出システム。 - 【請求項２】 状態変化検出の対象となる１組の並列デ
ータを、ＣＰＵの書込み制御により第１の監視バッフア
（１）に書込み、書き込んだ該並列データを、夫々の遅
延量が異なる複数の信号線よりなる線路（３０）の夫々
の信号線を介して、該ＣＰＵとは非同期な動作クロック
で動作する状変検出回路（２）に送り、該状変検出回路
（２）では送られてきた１組の並列データの変化を該動
作クロックの立ち上がりで検出し状変を検出する状変検
出システムにおいて、第２の監視バッフア（５）を該線
路（３０）の後の該状変検出回路（２）側に設け、且つ
該１組の並列データを該第１の監視バッフア（１）に書
込み中は、該第１の監視バッフア（１）と該第２の監視
バッフア（５）とを切離し、動作クロックの立ち上がり
時点より少し遅れて該第２の監視バッフア（５）を接続
し該１組の並列データを該第２の監視バッフア（５）に
書き込む制御部（２０）を設け、該該第２の監視バッフ
ア（５）に書き込まれた該１組の並列データを該状変検
出回路（２）に送るようにしたことを特徴とする状変検
出システム。 - 【請求項３】 状態変化検出の対象となる１組の並列デ
ータを、ＣＰＵの書込み制御により監視バッフア（１）
に書込み、夫々の遅延量が異なる複数の信号線よりなる
線路（３０）の夫々の信号線を介して、該ＣＰＵとは非
同期な動作クロックで動作する状変検出回路（２）に送
り、該状変検出回路（２）では送られてきた１組の並列
データの変化を該動作クロックの立ち上がりで検出し状
変を検出する状変検出システムにおいて、該状変検出回
路（２）に、状変前の１組の並列データと、状変後の１
組の並列データと比較し１個のデータでも変化があれ
ば、該監視バッフア（１）より送られてきた１組の並列
データの取込み完了を遅延させる遅延手段（２１）を設
け、取込み完了後の動作クロックの立ち上がりで状変を
検出するようにしたことを特徴とする状変検出システ
ム。 - 【請求項４】 状態変化検出の対象となる１組の並列デ
ータを、ＣＰＵの書込み制御により監視バッフア（１）
に書込み、夫々の遅延量が異なる複数の信号線よりなる
線路（３０）の夫々の信号線を介して、該ＣＰＵとは非
同期な動作クロックで動作する状変検出回路（２）に送
り、該状変検出回路（２）では送られてきた１組の並列
データの変化を該動作クロックの立ち上がりで検出し状
変を検出する状変検出システムにおいて、該状変検出回
路（２）に、状変前の１組の並列データと、状変後の１
組の並列データと比較し１個のデータでも変化があれ
ば、該監視バッフア（１）より送られてきた１組の並列
データの取込み完了を、該監視バッフア（１）に対する
書込みサイクルの立ち上がり迄遅延させる遅延手段（２
２）を設け、取込み完了後の動作クロックの立ち上がり
で状変を検出するようにしたことを特徴とする状変検出
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021517A JPH07231488A (ja) | 1994-02-18 | 1994-02-18 | 状変検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021517A JPH07231488A (ja) | 1994-02-18 | 1994-02-18 | 状変検出システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231488A true JPH07231488A (ja) | 1995-08-29 |
Family
ID=12057167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021517A Withdrawn JPH07231488A (ja) | 1994-02-18 | 1994-02-18 | 状変検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07231488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017807A (ja) * | 2012-06-11 | 2014-01-30 | Denso Corp | 半導体装置 |
-
1994
- 1994-02-18 JP JP6021517A patent/JPH07231488A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017807A (ja) * | 2012-06-11 | 2014-01-30 | Denso Corp | 半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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