CN109428661A - 一种基于fpga的主备时钟相位对齐装置及方法 - Google Patents

Abstract

本发明提供的基于FPGA的主备时钟相位对齐装置及方法，延时器用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整，检测器用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器，所述控制器用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整，在FPGA内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损。

Description

一种基于FPGA的主备时钟相位对齐装置及方法

技术领域

本发明涉及通信领域，特别涉及一种基于FPGA的主备时钟相位对齐装置及方法。

背景技术

在同步通信应用中，时钟是一个非常重要的环节。一般在通信设备中，都配置两块主控单板。这两块单板互为主备。当一块单板为主用状态时，另一块为备用板。一旦主用板发生异常，或者人工强制切换，需要进行主备倒换操作，将另一块单板切换成主用主控。

主备倒换的作用主要体现在以下两个方面：

一、当主用板发生故障或被拔出时，备用板自动变成新的主用板，保证系统继续正常运行。

二、当设备升级时，先升级备用单板，再手动执行主备倒换，可大大减少升级过程业务中断的时间。

在OTN(光传送网，OpticalTransportNetwork)传输设备中，主备倒换主要应用在主控时钟单板上。在主控时钟单板进行主备倒换时，业务单板需要随之切换主备时钟选源。而OTN业务要求主备倒换时业务无损，这就对业务单板上接收到的主备时钟相位关系提出了较高的要求。

业务单板上接收到的时钟相位受PCB和背板走线延时、时钟路径上各芯片传输延时的影响。其中PCB和背板走线延时可以通过调整走线长度来控制，并且走线长度确定后延时就可以确定下来。但芯片传输延时，特别是FPGA(Field Programmable Gate Array，现场可编程门阵列)的传输延时，是会随着布线情况变化而变化的。当前的系统中通过时序约束等方法控制内部延时，但其控制的准确度和精度难以得到保证。

发明内容

基于此，有必要针对背景技术中存在的问题，提供一种基于FPGA的主备时钟相位对齐装置及方法，提高时钟相位关系检测和调整的精度，降低系统设计复杂度，满足了主备倒换业务无损的要求。

一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：

延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；

检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；

所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。

一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，包括：

延时器对所述主用板时钟和所述备用板时钟的可控精细延时调整进行可控的精细延时；

检测器检测所述主用板时钟和所述备用板时钟经过调整后的相位关系；

控制器根据检测器的检测结果进行决策，通过调整时钟延时改变主备时钟相位关系，以完成相位对齐。

上述的基于FPGA的主备时钟相位对齐装置及方法，延时器用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整，检测器用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器，所述控制器用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整，在FPGA内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损。

附图说明

图1为本发明实施例中基于FPGA的主备时钟相位对齐装置的结构示意图；

图2为本发明实施例中基于FPGA的主备时钟相位对齐装置中延时器的示意图；

图3为本发明实施例中基于FPGA的主备时钟相位对齐装置中的检测器的结构示意图；

图4A为本发明实施例中基于FPGA的主备时钟相位对齐装置中检测器的检测原理示意图；

图4B为本发明实施例中基于FPGA的主备时钟相位对齐装置中检测器的检测原理示意图；

图5为本发明实施例中基于FPGA的主备时钟相位对齐方法的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

提供一种主备时钟相位检测和调整的方法，使得业务单板上的主备时钟相位自动对齐，以满足主备倒换业务无损的要求。另外，该方法需要保证设计无需考虑时钟传输路径上的延时，从而降低系统的总体设计复杂度。

本发明实施例中主备时钟相位检测和调整的方法，包括以下步骤：对主备时钟进行可控的精细延时；检测主备时钟经过调整后的相位关系；根据检测器的检测结果进行决策，调整时钟延时，从而改变主备时钟相位关系，实现相位对齐。

本发明实施例中的装置，包括：延时器，实现对时钟的可控精细延时调整；检测器，实现延时后主备时钟相位关系的检测，并将检测结果输出给控制器；控制器，实现检测结果的决策，并发出控制命令给延时器，完成时钟相位关系的调整。

结合图1所示，一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，包括：

延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；

检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；

所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。

具体地，延时器由可调延时单元和延时管理模块组成，本发明实施例中提供了两个延时器，对应两路时钟，可调延时单元由多个FPGA底层的精细延时子单元级联扩展而成，以获得更大的延时范围，满足实际应用中补偿时钟相位差的要求。最后一级延时子单元的输出需要固定在FPGA片内的时钟缓冲上，以作为检测器路径分析的起点。两个延时器的时钟缓冲布局在一起，可以认为两路时钟经过延时器后有相同的起点，便于后续检测器的检测判断。

延时管理模块提供复位和延时调整的功能，其中延时调整包括正向调整和负向调整；这两个功能通过请求-应答接口提供给控制器。此外，延时管理模块还需要提供当前总延时的实时值给控制器；这个变量直连到控制器。

当请求是复位功能时，延时管理模块复位所有延时子单元，并载入预设的初始延时值。等待延时单元输出稳定后，给出复位应答，预设的初始延时值设置为最大可设延时值的一半。

当请求是延时调整功能时，延时管理模块根据当前延时值和调整方向，判断调整操作应作用在哪级延时子单元上。调整延时需要注意避开输入信号的跳变沿，否则可能出现毛刺，导致相位检测出现错误。因此对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时，再执行调整。考虑到短时间内时钟相位变化过大可能对当前运行时钟造成影响，一次延时调整请求只允许调整一拍延时。等待延时单元输出稳定后，给出延时调整应答。

如图3所示，所述延时器为两个，分别为第一延时器和第二延时器，所述第一延时器的时钟信号记为时钟A，所述第二延时器的时钟信号记为时钟B，检测器由采样寄存器、同步器、相位判断逻辑组成，使用时钟采样的方式来判断相位关系，采样寄存器的建立保持时间窗口和信号抖动相互结合，会产生宽度为几百皮秒的采样不确定区域。而且通常建立时间和保持时间不一样，一般建立时间小于保持时间，这样时钟沿就不在该不确定区域的中心。如果被采样时钟沿落在这个不确定区域内，是无法精确判断出位置的。另外，信号从时钟缓冲走到采样寄存器的数据端口和走到时钟端口的路径延时是不一样的，一般是到数据端口的路径延时大于到时钟端口的路径延时。这个路径延时的差别会导致采样寄存器上看到的两者相位差发生变化，给检测结果带来误差。

所述延时器包括可调延时单元，所述可调延时单元由多个所述FPGA底层的精细延时子单元级联扩展而成，最后一级延时子单元的输出固定在所述FPGA片内的时钟缓冲上以作为检测器路径分析的起点。

所述延时器还包括延时管理模块，延时管理模块用于提供复位和延时调整的功能，并通过请求-应答接口提供给所述控制器，其中延时调整包括正向调整和负向调整；

延时管理模块还用于提供当前总延时的实时值给控制器；

当请求是复位功能时，所述延时管理模块复位所有延时子单元，并载入预设的初始延时值，等待延时单元输出稳定后，给出复位应答

当请求是延时调整功能时，所述延时管理模块根据当前延时值和调整方向，对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时执行调整，等待被调整的延时子单元输出稳定后，给出延时调整应答。

所述延时器为两个，分别为第一延时器和第二延时器，所述第一延时器的时钟信号记为时钟A，所述第二延时器的时钟信号记为时钟B，所述检测器包括采样寄存器、同步器、相位判断逻辑模块，使用时钟采样的方式来判断相位关系，当时钟A采样时钟B时，时钟A到采样寄存器时钟端口路径延时记为Tclock_A，时钟B到采样寄存器数据端口路径延时记为Tdata_B，两者相差Δ＝Tdata_B-Tclock_A。

所述控制器在上电初始化完成后，在两路时钟都存在的情况下，执行复位操作以载入初始延时值，控制器分别向两路延时器发起复位请求，得到两路延时器的复位应答后，完成复位，所述控制器通过逐拍减小时钟A延时或增大时钟B延时，减小相位差A-B，直至扫描到不确定区域的左边界，记录当前延时差A-B为L，所述控制器通过逐拍增大时钟A延时或减小时钟B延时，增大相位差A-B，扫描出右边界，记录当前延时差A-B为R，所述控制器将延时差A-B调整到(L+R)/2，以完成相位对齐。

结合图4A和图4B所示，以时钟A采样时钟B为例，时钟A到采样寄存器时钟端口路径延时记为Tclock_A，时钟B到采样寄存器数据端口路径延时记为Tdata_B，两者相差Δ＝Tdata_B-Tclock_A，那么当时钟缓冲上的时钟相位差A-B为Δ时，采样寄存器输出结果才会出现0、1变化。再加入不确定区域的影响，时钟A采样时钟B的结果相对相位差A-B，就会呈现如图4A所示的图像。

为了消除不确定区域和路径延时差异引入的误差，本实施例中检测器内还提供了一路采样寄存器和对应的同步器，在这路寄存器上完成时钟B对时钟A的采样。然后把两路采样寄存器固定在相邻位置上，以使两路时钟有相同的数据路径延时和时钟路径延时，即Tclock_A＝Tclock_B，Tdata_A＝Tdata_B。由于两路采样寄存器输入信号的对称性，时钟B采样时钟A的结果相对相位差A-B的图像如图4B所示，两者采样结果刚好关于相位差A-B为0的位置对称。这样，只要检测到4A、4B中重叠后的不确定区域的边界，就可以得到准确的相位差为0的位置。

发生主备倒换事件后，由于原主用板时钟的相位可能发生变化，也需要进行相位对齐，这种情况不需要执行复位操作，而是直接扫描左右边界得到延时差。

在执行相位对齐流程时，需要遵循先备后主的基本原则，即扫描边界或最后设置延时，都优先对当前备用延时器操作，这样尽量减少对主用板时钟的变动，避免对业务造成大的影响。

本发明提出的基于FPGA的主备时钟相位对齐装置，完全在FPGA片内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损，利用了FPGA内时钟路径和数据路径的差异，使得检测器可以通过比较正负互补的采样结果，提高相位检测精度。

结合图5所示，相应地，本发明实施例中提供的一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，所述方法包括：

延时器对所述主用板时钟和所述备用板时钟的可控精细延时调整进行可控的精细延时；

检测器检测所述主用板时钟和所述备用板时钟经过调整后的相位关系；

控制器根据检测器的检测结果进行决策，通过调整时钟延时改变主备时钟相位关系，以完成相位对齐。

控制器内运行状态机控制相位对齐流程，负责上电初始化后的首次相位对齐，以及主备倒换事件后的相位对齐。

相位对齐流程具体可以是，上电初始化完成后，在两路时钟都存在的情况下，执行复位操作以载入初始延时值。控制器分别向两路延时器发起复位请求，得到两路延时器的复位应答后，完成复位。然后通过逐拍减小时钟A延时或增大时钟B延时，减小相位差A-B，直至扫描到不确定区域的左边界，记录当前延时差A-B为L。类似地，通过逐拍增大时钟A延时或减小时钟B延时，增大相位差A-B，扫描出右边界，记录当前延时差A-B为R。最后将延时差A-B调整到(L+R)/2，完成相位对齐。

发生主备倒换事件后，由于原主用板时钟的相位可能发生变化，也需要进行相位对齐。这种情况不需要执行复位操作，而是直接扫描左右边界得到延时差。

在执行相位对齐流程时，需要遵循先备后主的基本原则。即扫描边界或最后设置延时时，都优先对当前备用延时器操作，这样尽量减少对主用板时钟的变动，避免对业务造成大的影响。

本发明提供的基于FPGA的主备时钟相位对齐方法，延时器用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整，检测器用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器，所述控制器用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整，在FPGA内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述程序可存储于一计算机可读取存储介质中，如本发明实施例中，该程序可存储于计算机系统的存储介质中，并被该计算机系统中的至少一个处理器执行，以实现包括如上述各方法的实施例的流程。其中，所述存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：

延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；

检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；

所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。

2.根据权利要求1所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器包括可调延时单元，所述可调延时单元由多个所述FPGA底层的精细延时子单元级联扩展而成，最后一级延时子单元的输出固定在所述FPGA片内的时钟缓冲上以作为检测器路径分析的起点。

3.根据权利要求2所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器还包括延时管理模块，延时管理模块用于提供复位和延时调整的功能，并通过请求-应答接口提供给所述控制器，其中延时调整包括正向调整和负向调整；

延时管理模块还用于提供当前总延时的实时值给控制器；

当请求是复位功能时，所述延时管理模块复位所有延时子单元，并载入预设的初始延时值，等待延时单元输出稳定后，给出复位应答

当请求是延时调整功能时，所述延时管理模块根据当前延时值和调整方向，对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时执行调整，等待被调整的延时子单元输出稳定后，给出延时调整应答。

4.根据权利要求3所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述预设的初始延时值设置为延时子单元最大可设延时值的一半。

5.根据权利要求4所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器为两个，分别为第一延时器和第二延时器，所述第一延时器的时钟信号记为时钟A，所述第二延时器的时钟信号记为时钟B，所述检测器包括采样寄存器、同步器、相位判断逻辑模块，使用时钟采样的方式来判断相位关系，当时钟A采样时钟B时，时钟A到采样寄存器时钟端口路径延时记为Tclock_A，时钟B到采样寄存器数据端口路径延时记为Tdata_B，两者相差Δ＝Tdata_B-Tclock_A。

6.根据权利要求5所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述控制器在上电初始化完成后，在两路时钟都存在的情况下，执行复位操作以载入初始延时值，控制器分别向两路延时器发起复位请求，得到两路延时器的复位应答后，完成复位；

所述控制器通过逐拍减小时钟A延时或增大时钟B延时，减小相位差A-B，直至扫描到不确定区域的左边界，记录当前延时差A-B为L；

所述控制器通过逐拍增大时钟A延时或减小时钟B延时，增大相位差A-B，扫描出右边界，记录当前延时差A-B为R；

所述控制器将延时差A-B调整到(L+R)/2，以完成相位对齐。

7.根据权利要求6所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述控制器用于发生主备倒换事件后，直接扫描左右边界得到延时差。

8.一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：

延时器对所述主用板时钟和所述备用板时钟的可控精细延时调整进行可控的精细延时；

检测器检测所述主用板时钟和所述备用板时钟经过调整后的相位关系；

控制器根据检测器的检测结果进行决策，通过调整时钟延时改变主备时钟相位关系，以完成相位对齐。

9.根据权利要求8所述的基于FPGA的主备时钟相位对齐方法，其特征在于，在执行相位对齐流程时，优先对备用板时钟对应的延时器进行调整操作。