JPH1028037A - クロック切替回路 - Google Patents

Abstract

(57)【要約】 【課題】 少なくとも２系統のクロック信号を切り替え
る際、切替時のハザードの発生を防止するクロック切替
回路を提供すること。 【解決手段】 ２つのクロック系統におけるいずれか一
方のクロック信号を選択的に切り替えるクロック切替回
路１であって、２つのクロック信号の立ち上がりタイミ
ングを検出する立ち上がり一致時ラッチ部２と、２つの
クロック信号の立ち下がりタイミングを検出する立ち下
がり一致時ラッチ部３と、２つのクロック信号の論理の
一致タイミングを検出する論理一致時ラッチ部４と、所
望のクロック系統に切り替えるタイミングに、立ち上が
り一致時ラッチ部２と立ち下がり一致時ラッチ部３と論
理一致時ラッチ部４との中で２以上一致するラッチ部の
検出タイミングを、選択する多数決選択部５と、多数決
選択部５によって選択された検出タイミングに基づいて
いずれか一方のクロック信号を選択する選択部６とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、信頼性を
向上させるために０系及び１系の２系統のクロック系を
備えた冗長構成を有する通信システムにおいて、使用す
るクロック信号を切り替えるクロック切替回路の分野に
関する。

【０００２】

【従来の技術】通信システムにおいて、装置内で使用す
るためのクロック信号は重要な意味を持ち、クロック信
号の安定供給は重要な問題である。もし、クロック源に
障害が発生すると、装置の動作は、停止もしくは異常状
態となる。

【０００３】したがって、高い信頼性の要求される装置
やシステムでは、２つのクロック源を用意し、クロック
切替回路を用いて各クロック源からのクロック信号の供
給を必要に応じて選択的に切り替えることにより、動作
の安全性を高めている。

【０００４】図６は、従来のクロック切替回路の機能ブ
ロック図である。このクロック切替回路１０は、単純な
２ｔｏ１セレクタから構成され、入力端子Ａには、マス
タクロック源からのクロック信号Ａｃｋを入力し、入力
端子Ｂには、スレーブクロック源からのクロック信号Ｂ
ｃｋを入力する。そして、制御端子Ｃには、入力された
クロック信号のいずれを出力するかを選択するための選
択制御信号Ｃｃｋを入力する。

【０００５】これによって、例えば、選択制御信号が
“Ｈ”ならば、入力端子Ａから入力されたクロック信号
Ａｃｋを出力端子Ｑから出力し、選択制御信号が“Ｌ”
ならば、入力端子Ｂから入力されたクロック信号Ｂｃｋ
を出力端子Ｑから出力する。したがって、通常動作時に
はメインのクロック源としてマスタクロック源を用い、
状況によっては、選択制御信号によるクロック源の切り
替えを行うことで、メインのクロック源としてスレーブ
クロック源を用いるように切り替えていた。

【０００６】以上の構成により、例えば、マスタクロッ
ク源において故障等が発生したときにも、装置内部には
スレーブクロック源より正常なクロック信号が出力され
るため、信頼性の高い装置またはシステムを構築するこ
とができる。ところで、前記クロック切替回路１０によ
って実際に切替が行われる場合としては、以下に示す２
つの場合が考えられる。

【０００７】すなわち、（１）保守・点検のために現在
メインのクロック源として運用しているクロック系を取
り出す場合と、（２）マスタクロック源の故障によって
正常なスレーブクロック源にメインのクロック源を切り
替える場合とである。そして、このように２系統のクロ
ック源の切替を行う場合には、各クロック源から出力さ
れるクロック信号の位相は完全に揃っていることが望ま
れる。

【０００８】

【発明が解決しようとする課題】しかしながら、一般
に、装置内の２系統のクロックの位相はほぼ揃ってはい
るものの完全に揃っている訳ではなく、実際には、予め
定められた規定値の範囲内でわずかながらずれている。
このため、クロック切替回路１０によって任意のタイミ
ングでクロック信号の切替を行うと、選択したクロック
信号にハザードが発生することがあるという問題があっ
た。

【０００９】以下、ハザードの発生を図７に基づいて説
明する。図７は、従来のクロック切替回路の動作を説明
するためのタイミングチャートであり、入力端子Ａから
入力されるクロック信号Ａｃｋと、入力端子Ｂから入力
されるクロック信号Ｂｃｋとの位相は許容範囲内でわず
かながらずれている。

【００１０】上記状態において、図７に示すようなタイ
ミングで選択制御信号Ｃｃｋを入力すると、図中、白抜
き矢印Ｈで示す部分において、クロック信号Ａｃｋは立
上がっているが、クロック信号Ｂｃｋはまだ立上がって
いない状態で切り替えることになるため、ハザードが発
生することになる。この場合、ハザードの幅が一定幅を
こえると、当該選択クロック信号を使用している後段の
モジュールでは、１クロック余計にクロック信号を入力
されたものとして誤動作するおそれがある。

【００１１】本発明の課題は、上記問題点を解決するた
めになされたものであり、２系統のクロック信号を切り
替えて使用する装置またはシステムにおいて、クロック
切替時のハザードの発生を防止するクロック切替回路を
提供することにある。

【００１２】

【課題を解決するための手段】本発明のクロック切替回
路は、複数のクロック系統を有する装置またはシステム
において、これらクロック系統中から所望のクロック系
統のクロック信号を選択的に切り替えるクロック切替回
路であって、前記各クロック系統のすべてのクロック信
号の立ち上がりタイミングを検出する立ち上がり検出部
と、前記各クロック系統のすべてのクロック信号の立ち
下がりタイミングを検出する立ち下がり検出部と、前記
各クロック系統のすべてのクロック信号の論理の一致タ
イミングを検出する論理一致検出部と、所望のクロック
系統に切り替えるタイミングに、前記立ち上がり検出部
と前記立ち下がり検出部と前記論理一致検出部との中で
２以上一致する検出部の検出タイミングを、正しい切替
タイミングとして選択する多数決選択部と、前記多数決
選択部によって選択された検出タイミングに基づいて前
記各クロック系統から所望のクロック系統のクロック信
号を選択する選択部と、を備えるように構成している。

【００１３】また、本発明のクロック切替回路は、第１
クロック系統と第２クロック系統との２つのクロック系
統を有する装置またはシステムにおいて、これらクロッ
ク系統中のいずれか一方のクロック系統のクロック信号
を選択的に切り替えるクロック切替回路であって、前記
各クロック系統の２つのクロック信号の立ち上がりタイ
ミングを検出する立ち上がり検出部と、前記各クロック
系統の２つのクロック信号の立ち下がりタイミングを検
出する立ち下がり検出部と、前記各クロック系統の２つ
のクロック信号の論理の一致タイミングを検出する論理
一致検出部と、所望のクロック系統に切り替えるタイミ
ングに、前記立ち上がり検出部と前記立ち下がり検出部
と前記論理一致検出部との中で２以上一致する検出部の
検出タイミングを、正しい切替タイミングとして選択す
る多数決選択部と、前記多数決選択部によって選択され
た検出タイミングに基づいて前記２つのクロック系統か
らいずれか一方のクロック系統のクロック信号を選択す
る選択部と、を備えるように構成している。

【００１４】この場合、前記立ち上がり検出部は、前記
第１クロック系統及び前記第２クロック系統から出力さ
れる各クロック信号の論理積をとることで立ち上がりタ
イミングを検出し、前記立ち下がり検出部は、前記第１
クロック系統及び前記第２クロック系統から出力される
各クロック信号の論理和の否定をとることで立ち下がり
タイミングを検出し、前記論理一致検出部は、前記第１
クロック系統及び前記第２クロック系統から出力される
各クロック信号の排他的論理和の否定をとることで論理
の一致タイミングを検出してなることが好ましい。

【００１５】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本実施形態にお
けるクロック切替回路の要部構成を示す概略ブロック図
である。図１に示すように、クロック切替回路１は、立
ち上がり検出部となる立ち上がり一致時ラッチ部２と、
立ち下がり検出部となる立ち下がり一致時ラッチ部３
と、論理一致検出部となる論理一致時ラッチ部４と、多
数決選択部５と、選択部６と、から構成されている。

【００１６】本実施形態におけるクロック切替回路１
は、クロック信号Ａｃｋを生成する第１クロック系統と
クロック信号Ｂｃｋを生成する第２クロック系統との２
つのクロック系統を有する装置またはシステムに適用さ
れるものであり、これらのクロック系統中からいずれか
一方のクロック系統のクロック信号を選択的に切り替え
るものである。

【００１７】立ち上がり一致時ラッチ部２は、各クロッ
ク系統の２つのクロック信号の立ち上がり一致タイミン
グでラッチするものであり、立ち下がり一致時ラッチ部
３は、各クロック系統の２つのクロック信号の立ち下が
り一致タイミングでラッチするものである。論理一致時
ラッチ部４は、各クロック系統の２つのクロック信号の
論理の一致タイミングをラッチするものである。

【００１８】多数決選択部５は、選択制御信号Ｃｃｋの
切替タイミングに合わせて、立ち上がり一致時ラッチ部
２と立ち下がり一致時ラッチ部３と論理一致時ラッチ部
４との中で２以上一致するラッチ部からの出力タイミン
グを選択部６に対する選択信号として選択するものであ
る。選択部６は、多数決選択部５によって選択された検
出タイミングに基づいてクロック信号Ａｃｋまたはクロ
ック信号Ｂｃｋのいずれか一方のクロック信号を選択ク
ロック信号として選択するものである。

【００１９】図２は、本実施形態におけるクロック切替
回路の具体的な回路構成を示す図である。立ち上がり一
致時ラッチ部２は、クロック信号Ａｃｋ及びクロック信
号Ｂｃｋを入力とするアンドゲート２ａと、選択制御信
号Ｃｃｋをデータ端子に入力するとともに、アンドゲー
ト２ａからの出力信号をクロック端子に入力するＤラッ
チ回路２ｂとから構成されている。

【００２０】立ち下がり一致時ラッチ部３は、クロック
信号Ａｃｋを所定時間遅延させるディレイ回路３ａと、
ディレイ回路３ａの出力信号及びクロック信号Ｂｃｋを
入力とするノアゲート３ｂと、選択制御信号Ｃｃｋをデ
ータ端子に入力するとともに、ノアゲート３ｂからの出
力信号をクロック端子に入力するＤラッチ回路３ｃとか
ら構成されている。

【００２１】論理一致時ラッチ部４は、クロック信号Ｂ
ｃｋを所定時間遅延させるディレイ回路４ａと、クロッ
ク信号Ａｃｋ及びディレイ回路４ａの出力信号を入力と
するエクスクルーシブノアゲート４ｂと、選択制御信号
Ｃｃｋをデータ端子に入力するとともに、エクスクルー
シブノアゲート４ｂからの出力信号をクロック端子に入
力するＤラッチ回路４ｃとから構成されている。

【００２２】多数決選択部５は単純な組み合わせ回路か
らなる多数決回路から構成され、その論理は図３に示す
ようなものとなっている。図３は、多数決選択部を構成
する多数決回路の論理の真理値を示す。６また、選択部
６は、多数決選択部５から“Ｈ”が出力された場合にク
ロック信号Ａｃｋを、また、多数決選択部５から“Ｌ”
が出力された場合にクロック信号Ｂｃｋを出力すべきク
ロック信号として選択するセレクタにより構成されてい
る。

【００２３】次に、上述の実施形態におけるクロック切
替回路１の動作例を図４及び図５に基づいて説明する。
図４は、通常時における切替動作を説明するための図で
あり、図５は、クロック断時における切替動作を説明す
るための図である。なお、以下の説明では、図７に示す
従来例と同様に、クロック信号Ａｃｋ及びクロック信号
Ｂｃｋにはわずかに位相ズレがあり、選択制御信号Ｃｃ
ｋによるクロック切替タイミングも同一であるものとす
る。

【００２４】選択制御信号Ｃｃｋが切り替わると、その
切替タイミングに合わせて各Ｄラッチ回路２ｂ，３ｃ，
４ｃは選択制御信号Ｃｃｋをラッチする。このとき、選
択制御信号Ｃｃｋがどのようなタイミングで切り替わっ
ても、Ｄラッチ回路２ｂ，３ｃ，４ｃが選択制御信号Ｃ
ｃｋをラッチするのは、両クロック系統のクロック信号
が変化した直後である。すなわち、選択部６に入力され
る選択信号の入力タイミングは、両クロック系統のクロ
ック信号の論理変化直後に限定されることになり、原理
的に選択クロック信号にはハザードは発生しない。

【００２５】ここで、論理一致時ラッチ部４が必要な理
由は、片クロック系統のクロック信号が断となった場
合、立ち上がり一致時ラッチ部２または立ち下がり一致
時ラッチ部３のどちらかが駆動不能となって切り替えが
できなくなるからである。また、多数決選択部５が必要
な理由は、立ち上がり一致時ラッチ部２、立ち下がり一
致時ラッチ部３、論理一致時ラッチ部４の中で、確実に
動作する保証があるのは２つだけであるためである。

【００２６】したがって、多数決選択部５によって多数
決一致をとることにより、クロック信号の選択を、両ク
ロック系統共に断となるとき以外は確実に行うことがで
きる。また、両クロック系統が共に断となるときには、
選択すべきクロック信号がないため、選択部６によって
切り替え動作を行なわなくても問題なく、クロック信号
が再入力されるとすぐに切り替わる。

【００２７】さらに、回路中に挿入されたディレイ回路
３ａ，４ａは、両クロック系統のクロック信号の位相が
１８０度反転した場合にも正しく動作させるための対策
である。

【００２８】このように、通常時は、選択部６への選択
信号の変化点を、必ず論理の一致した直後にしているた
め、切替時のハザードの発生を防止することができる。
また、片クロック系統のクロック信号が断となったとき
でも、立ち上がり一致時ラッチ部２、立ち下がり一致時
ラッチ部３、論理一致時ラッチ部４の中の２つは必ず動
作しているため、問題なく切替動作を行うことができ
る。

【００２９】以上説明したように、本実施形態では、任
意のタイミングで変化する選択制御信号に対しても、選
択されるクロック信号にハザードの発生を防ぎ、クロッ
ク切替回路１を内蔵する装置またはシステムでの誤動作
を防止することができる。

【００３０】なお、前述の実施形態では、２つのクロッ
ク系統を有する場合について説明しているが、より高度
な安全性を追求するために、クロック系統を３以上とし
ても構わない。但し、この場合、各ラッチ部２，３，４
はクロック系統数に合わせた入力端子数と論理とを有す
ることが要求されることはいうまでもない。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、少なくとも２系統のクロック信号を切り替え
る際に、各クロック信号の位相ズレに基づく切替時のハ
ザードの発生を防止することができる。

【図面の簡単な説明】

【図１】本実施形態におけるクロック切替回路の要部構
成を示す概略ブロック図。

【図２】本実施形態におけるクロック切替回路の具体的
な回路構成を示す図。

【図３】多数決選択部を構成する多数決回路の論理の真
理値を示す図。

【図４】通常時における切替動作を説明するための図。

【図５】クロック断時における切替動作を説明するため
の図。

【図６】従来のクロック切替回路の機能ブロック図。

【図７】従来のクロック選切替路の動作を説明するため
のタイミングチャート。

【符号の説明】 １ クロック切替回路 ２ 立ち上がり一致時ラッチ部（立ち上がり検出部） ２ａ アンドゲート ２ｂ Ｄラッチ回路 ３ 立ち下がり一致時ラッチ部（立ち下がり検出部） ３ａ ディレイ回路 ３ｂ ノアゲート ３ｃ Ｄラッチ回路 ４ 論理一致時ラッチ部（論理一致検出部） ４ａ ディレイ回路 ４ｂ エクスクルーシブノアゲート ４ｃ Ｄラッチ回路 ５ 多数決選択部 ６ 選択部 １０ クロック切替回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のクロック系統を有する装置またはシ
   ステムにおいて、これらクロック系統中から所望のクロ
   ック系統のクロック信号を選択的に切り替えるクロック
   切替回路であって、 前記各クロック系統のすべてのクロック信号の立ち上が
   りタイミングを検出する立ち上がり検出部と、 前記各クロック系統のすべてのクロック信号の立ち下が
   りタイミングを検出する立ち下がり検出部と、 前記各クロック系統のすべてのクロック信号の論理の一
   致タイミングを検出する論理一致検出部と、 所望のクロック系統に切り替えるタイミングに、前記立
   ち上がり検出部と前記立ち下がり検出部と前記論理一致
   検出部との中で２以上一致する検出部の検出タイミング
   を、正しい切替タイミングとして選択する多数決選択部
   と、 前記多数決選択部によって選択された検出タイミングに
   基づいて前記各クロック系統から所望のクロック系統の
   クロック信号を選択する選択部と、 を備えることを特徴とするクロック切替回路。
2. 【請求項２】第１クロック系統と第２クロック系統との
   ２つのクロック系統を有する装置またはシステムにおい
   て、これらクロック系統中のいずれか一方のクロック系
   統のクロック信号を選択的に切り替えるクロック切替回
   路であって、 前記各クロック系統の２つのクロック信号の立ち上がり
   タイミングを検出する立ち上がり検出部と、 前記各クロック系統の２つのクロック信号の立ち下がり
   タイミングを検出する立ち下がり検出部と、 前記各クロック系統の２つのクロック信号の論理の一致
   タイミングを検出する論理一致検出部と、 所望のクロック系統に切り替えるタイミングに、前記立
   ち上がり検出部と前記立ち下がり検出部と前記論理一致
   検出部との中で２以上一致する検出部の検出タイミング
   を、正しい切替タイミングとして選択する多数決選択部
   と、 前記多数決選択部によって選択された検出タイミングに
   基づいて前記２つのクロック系統からいずれか一方のク
   ロック系統のクロック信号を選択する選択部と、 を備えることを特徴とするクロック切替回路。
3. 【請求項３】前記立ち上がり検出部は、前記第１クロッ
   ク系統及び前記第２クロック系統から出力される各クロ
   ック信号の論理積をとることで立ち上がりタイミングを
   検出し、 前記立ち下がり検出部は、前記第１クロック系統及び前
   記第２クロック系統から出力される各クロック信号の論
   理和の否定をとることで立ち下がりタイミングを検出
   し、 前記論理一致検出部は、前記第１クロック系統及び前記
   第２クロック系統から出力される各クロック信号の排他
   的論理和の否定をとることで論理の一致タイミングを検
   出してなることを特徴とする請求項２記載のクロック切
   替回路。