CN103713591B - 通过时钟信号速率调整的信号流控制 - Google Patents

Abstract

本发明提供控制电路和可调整时钟信号发生电路来控制电子器件和电子器件系统的信号发送速率。该控制电路可以接收状态信号，所述状态信号指示信号发送和接收电路的当前时钟速率以及信号接收电路的当前处理能力。然后该控制电路生成控制该可调整时钟信号发生电路的控制信号。该可调整时钟信号发生电路可被用来调整为信号发送和接收电路所生成的时钟信号的速率，其能够增加或减少这些电路之间的信号发送速率。

Description

通过时钟信号速率调整的信号流控制

本申请要求于2012年10月9日提交的美国专利申请NO.13／648,146的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及电子器件，并且更特别地涉及具有信号发送电路和信号接收电路的电子器件。

背景技术

信号发送和接收是电子器件内的电路之间以及不同电子器件内的电路之间进行通信的基础。例如，涉及线路协议的系统如Ethernet或Interlaken可以被用于从一个电子器件向另一电子器件发送信息，而由电子器件执行的算法操作可能涉及电子器件上的各种处理级之间的信息流。在这两种情形下，频繁发生如下情况，即信号接收电路一时没有准备好接受附加数据并且需要将该信息传送给信号发送电路，以使其临时暂停新数据的发送。

常规体系架构已经通过向信号发送电路广播保持指令来解决这一问题。然后信号发送电路将信号发送每次保持多个离散时钟周期。例如，可以通过中断时钟信号而完全禁能信号发送。通过将未使用的数据周期引入所发送的信号中，其他体系架构可以选择继续发送数据并处理来自接收电路的暂停请求。由于多种原因，这是有问题的。例如，在正确的时间发送电路失效而导致停止发送数据是错误行为的共同起源。如果信号发送中断发生太迟，则接收电路可能在其并未准备好时接收数据，实际上导致数据损失。作为替代，如果信号发送中断发生太早，则接收电路可能接收并处理无效数据，实际上导致接收电路中的错误行为。

也可能发生这样的情况，即信号接收电路处理进入的数据快于发送电路发送数据。然后信号接收电路将会空闲直至新数据被信号发送电路发送。

发明内容

一种电子器件可以包括基于时钟信号生成信号的第一电路。该电子器件可以包括从该第一电路接收信号并生成指示其当前处理能力的状态信号的第二电路。该电子器件可以包括从该第二电路接收状态信号并且基于所接收的状态信号调整该第一电路的时钟信号的控制电路。可以使用可编程的或专用的互连资源来分配该时钟信号。

应当理解本发明能通过多种方式实施，例如作为处理方法、装置、系统、器件、计算机可读介质上的指令或上述各项的任何期望组合。本发明的若干创造性实施例在下文描述。

如果需要，上述电子器件可以包括从控制电路接收控制信号并生成经调整的时钟信号的可调整时钟信号发生电路。

该可调整时钟信号发生电路可以使用可编程锁相环(PLL)电路或可编程延迟锁相环(DLL)电路(作为示例)。如果需要，可以使用多个固定速率时钟信号和用于选择合适的时钟信号的多路复用器或者选择性地禁能时钟信号的使能电路。

本发明的进一步特征、其特性和各种优点将从附图和优选实施例的以下详细说明体现得更明显。

附图说明

图1是根据本发明实施例的互连器件的说明性系统的示意图。

图2是根据本发明实施例的互连集成电路的说明性示意图。

图3是根据本发明实施例的说明性可编程集成电路如可编程逻辑器件的示意图。

图4是根据本发明实施例的具有多个处理级和可调整时钟发生电路的说明性系统的示意图。

图5是根据本发明实施例的具有可配置为使能和禁能时钟信号的使能电路的说明性可调整时钟发生电路的示意图。

图6是根据本发明实施例的具有可配置为选择期望的时钟信号的多路复用电路的说明性可调整时钟发生电路的示意图。

图7是根据本发明实施例的具有可配置为生成可调整时钟信号的可编程锁相环电路的说明性可调整时钟发生电路的示意图。

图8是根据本发明实施例的具有用于根据控制电路的引导来调整它们的时钟信号的可调整时钟发生电路的说明性数据发送和数据接收电路的示意图。

图9是根据本发明实施例的用于解释响应于接收的状态信号而调整时钟信号的简化流程图。

具体实施方式

电子器件或系统可以包括信号发送电路和信号接收电路。当信号接收电路接近或超出其处理能力的上限或下限时，可能期望信号接收电路能够将关于当前状态的信息传回到信号发送电路，从而信号发送电路可以相应地调整信号发送速率。例如，信号发送电路可以以增加的或减少的数据发送速率发送新数据。

响应于接收到这样的信息，可能期望信号发送电路加速、减速或中断信号发送。例如，数据发送速率可以被增加或减少至适应信号接收电路的当前处理能力。类似地，可能期望信号接收电路加速、减速或中断其信号处理操作。

信号发送和接收电路可以使用各自的时钟信号进行操作。时钟信号具有相应的时钟频率(时钟速率)，所述时钟频率可以被调整以确定电路处理信号的速率。控制电路可以被用来基于来自信号接收电路的状态信息控制时钟信号的时钟频率。通过使用控制电路调整发送电路、接收电路或同时调整两者的时钟速率，与常规信号发送和接收电路相比，性能会有所改进。

可以在不显著增加电子器件的尺寸的情况下获得例如降低损失的数据信号或提高数据信号流量的性能改进。调整发送和接收电路的时钟信号也可以较好地扩展至更大的发送和接收电路尺寸，并且相对于常规的向信号发送电路广播保持指令的方法可能是更加区域有效的。

对本领域技术人员来说显而易见的是，当前的示例性实施例可以在不需要这些具体细节的某些或全部的情况下被实施。在其它实例中，众所周知的操作未被详细描述，以避免对当前实施例的不必要的混淆。

互连电子器件的说明性系统100在图1中示出。

互连电子器件的系统具有一个或更多个电子器件如器件A110和器件B130以及互连资源160。电子器件可以是与其它电子器件进行通信的任何适合类型的电子器件。这种电子器件的示例包括基本电子组件和电路，如模拟电路、数字电路、混合信号电路以及在印刷电路板(PCB)上互连的集成电路。这种电子器件的示例也包括复杂电子系统，如网络路由器和手机基站或者其中的经由有线或无线网络彼此通信的多个部分。互连资源160如导线和总线、光学互连基础设施或者具有可选的中间开关的有线和无线网络可以被用于从一个电子器件向另一个电子器件发送信号或者从一个电子器件向多个其它电子器件广播信息。

图2示出电子器件290的系统200的说明性实施例。在图2的示例中，电子器件290是集成电路。然而，该示例仅是说明性的。电子器件290可以是任何期望的电子器件，例如图1中的电子器件110。

集成电路290可以包括：处理和存储组件210，例如随机访问存储器(RAM)、先进先出(FIFO)电路、堆栈或后进先出(LIFO)电路、只读存储器(ROM)或其它存储元件、嵌入式微处理器、数字信号处理器(DSP)、微控制器或其它处理电路；控制可调整时钟发生块250的控制电路240；以及互连资源260例如导线和总线。互连资源260可以被用于从一个组件向另一个组件发送信号，或者从一个组件向一个或更多个其它组件广播信号。例如，互连资源260可以被用于将来自可调整时钟发生块250的时钟信号分配给集成电路中的某些或全部组件。集成电路可以包括输入/输出电路270，该输入／输出电路270可以包括并行输入／输出电路、差分输入/输出电路、串行数据收发器电路或任何其它期望的输入／输出电路。输入／输出电路270可以被用于在与其它器件通信时经由互连资源280发送和接收信号。

例如，集成电路290可以使用输入/输出电路270经由互连资源280以给定的发送速率发送串行化的数据信号给另一个集成电路。如果需要，可以使用输入／输出电路270发送并行数据信号。信号接收集成电路可以被配置为将其处理能力以状态信号的形式传回到信号发送集成电路。发送集成电路290可以使用输入／输出电路270接收状态信号。状态信号可以经由互连资源260从输入/输出电路270被传送至控制电路240。控制电路240可以基于状态信号经由互连资源260向可调整时钟发生电路250提供控制信号。

可调整时钟发生电路250可以包括锁相环(PLL)电路、延迟锁定环(DLL)电路或者与时钟速率调整电路组合在一起的其它合适的时钟信号发生电路。可调整时钟发生电路250可以基于其从控制电路240接收的信号改变其生成的时钟信号的速率。然后修改后的时钟信号可以经由互连资源260向集成电路中的其它组件广播。基于时钟信号的不同速率，可以相应地调整出自集成电路290的数据信号发送速率。

集成电路290可以是可编程集成电路，例如图3所示的可编程逻辑器件300。

可编程逻辑器件300具有输入／输出电路320，该输入／输出电路320用于经由输入／输出管脚340将信号从器件300发出并从其它器件接收信号。互连资源360例如全局和局部的垂直和水平的导线和总线可以被用于在器件300上路由信号。

输入／输出电路320包括并行输入／输出电路、串行数据收发器电路、差分接收器和发送器电路或用于将一个集成电路连接至另一集成电路的其它电路。

互连资源360包括导线和在各导线之间的可编程连接，因此有时也被称为可编程互连360。

可编程逻辑区域380可以包括可编程组件，例如数字信号处理电路、存储电路、算法电路、可编程锁相环电路，可编程延迟锁定环电路或者其它组合和时序逻辑电路。可编程逻辑区域380可以进一步包括与掩模可编程电路一样可配置的固化知识产权块以及其它类型的固化电路。可编程逻辑区域380可以被配置为执行定制的逻辑功能。可编程互连360可以被视为是一种类型的可编程逻辑区域380。

可编程逻辑器件300包含可编程存储器元件350。存储器元件350可以使用管脚(前面是“管脚”)340和输入/输出电路320加载配置数据(也被称为编程数据)。一旦被加载，每个存储器元件提供相应的静态控制信号来控制可编程逻辑区域380中的相关逻辑组件的操作。在典型的情景中，加载后的存储器元件350的输出被施加于可编程逻辑区域380中的金属-氧化物-半导体晶体管的栅极以打开或关闭某些晶体管，从而配置可编程逻辑区域380中的逻辑和路由路径。能被以这种方式控制的可编程逻辑电路元件包括多路复用器(例如用于形成可编程互连360中的路由路径的多路复用器)、查找表、逻辑阵列、AND／OR／NAND／NOR逻辑门、传输门(pass gate)等等中的一些部分。

存储器元件350可以使用任何合适的易失性和／或非易失性存储器结构，例如随机访问存储器(RAM)单元、熔丝、反熔丝、可编程只读存储器存储单元、掩模编程和激光编程的结构、这些结构的组合等等。因为存储器元件350在编程期间用配置数据加载，所以存储器元件350有时被称为配置存储器、配置RAM或可编程存储器元件。

器件300的电路可以使用任何合适的体系架构来组织。作为示例，可编程逻辑器件300的逻辑可以被组织在更大可编程逻辑区域的一系列行和列中，每个更大可编程逻辑区域包含多个更小的逻辑区域。更小的逻辑区域可以是例如有时被称为逻辑元件(LE)的逻辑区域，每个逻辑元件包含查找表、一个或更多个寄存器以及可编程多路复用器电路。更小的逻辑区域也可以是例如有时被称为自适应逻辑模块(ALM)的逻辑区域。每个自适应逻辑模块可以包括一对加法器、一对关联的寄存器以及查找表或其它共享组合逻辑块(即来自一对LE的资源——在该背景下有时被称为自适应逻辑元件或ALE)。更大的区域可以是例如包含多个逻辑元件或多个ALM的逻辑阵列块(LAB)。

在器件编程过程中，配置数据被加载到器件300中，器件300配置可编程区域380以使得它们的逻辑资源对其输入执行期望的逻辑功能并产生期望的输出信号。

器件300的资源例如可编程逻辑区域380可以通过可编程互连360而被互连。互连360可以包括垂直和水平的导体。这些导体可以包括横跨基本整个器件300的全局导线、横跨器件300的一部分的部分线例如二分之一线或四分之一线、特定长度的交错线(例如足以互连若干个逻辑阵列块或其它此类逻辑区域)、更小的局部线或任何其他合适的互连资源布置。一些导体可以允许将信号以最小的相位差(如果有的话)分配至器件300的所有可编程逻辑区域380。那些导体被优选用于分配时钟信号或全局复位信号。

如果需要，器件300的逻辑可以被布置为更多的级或层，其中多个大区域被互连以形成更大的逻辑部分。其它器件布置可以使用不是按行和列布置的逻辑。

除了图3中示出的相对较大的可编程逻辑块，器件300一般也包括与器件300上的可编程互连、存储器和输入输出电路相关的一些可编程逻辑。例如，输入输出电路320可以包含可编程输入和输出缓冲器。互连360可以被编程以将信号路由到期望的目的地。

例如，可编程逻辑器件300能够以给定的发送速率经由输入／输出电路320和管脚340向另一电子器件发送由可编程逻辑区域380生成的串行化的数据信号。也可以使用并行输入／输出电路320以给定的发送速率向另一电子器件发送并行数据信号。信号接收电子器件可以被配置为将其处理能力以状态信号的方式送回到可编程逻辑器件300。可编程逻辑器件300可以在其输入输出电路320中接收该状态信号，从这里该状态信号可以经由互连资源360被发送到可以由可编程逻辑区域380中的可编程组件实现的控制电路。根据该状态信号，控制电路可以经由互连资源360发送信号到也可以由可编程逻辑区域380中的可编程组件实现的可调整时钟发生电路。

可调整时钟发生电路可以基于其从控制电路240接收的信号改变其生成的时钟信号的速率。然后修改后的时钟信号可以经由互连资源360向可编程逻辑器件300中的其它组件进行广播。基于时钟信号的不同速率，可以相应地调整出自可编程逻辑器件的数据信号发送速率。

上述示例是结合位于另一电子器件中的接收电路进行说明的。该另一电子器件可以是任何类型的电子器件如基本电子组件和电路，例如模拟电路、数字电路、混合信号电路、在印刷电路板(PCB)上互连的集成电路。可替代的实施例可以包括在同一可编程逻辑区域380内或者在同一可编程逻辑器件300上的不同可编程逻辑区域380中设置发送和接收电路。

系统和电子器件可以包括用于处理信号的多个处理级。图4是根据本发明进一步方面的具有多个处理级的电子器件例如可编程逻辑器件300的配置400的示意图。

处理级1410可以表示由可编程逻辑区域380实现并且根据经由互连资源450接收的第一时钟信号进行操作的处理级。它可以进一步经由互连资源470向处理级2490发送数据信号。处理级2可以是另一可编程逻辑区域380中的第二处理级，在该情况下可以使用可编程逻辑器件300中的输入／输出电路320来发送数据信号。处理级2也可以存在于同一可编程逻辑区域380中，在该情况下将经由该可编程逻辑区域内的互连资源470发送数据信号。处理级2490可以根据经由互连资源460接收的第二时钟信号进行操作。

处理级2490可以进一步经由互连资源480向控制电路420发送带有识别其当前处理能力的信息的状态信号。该状态信号可以指示处理级2490接近于使用其全部处理能力或其已经达到其处理能力极限。作为示例，处理级2490可具有经由互连资源470从处理级1410接收输入信号的缓冲器。在该示例中，处理能力可以指示缓冲器有多满。

处理级1410也可以经由互连资源480向控制电路420发送带有关于其当前时钟速率的信息的状态信号。

基于状态信号，控制电路420可以经由互连资源430发送控制信号至可调整时钟发生电路440。控制信号可以引导可调整时钟发生电路440来改变经由互连资源450发送的时钟信号的速率(例如时钟频率)。例如，如果处理级2490的当前处理能力接近其上限，则控制信号可以引导可调整时钟发生电路440降低第一时钟信号的时钟速率。作为替代，如果当前处理能力接近其下限，则控制信号可以引导可调整时钟发生电路440提高经由互连资源450发送的第一时钟信号的时钟速率。如果处理级2490的处理能力已经超过其上限，则控制信号也可已引导可调整时钟发生电路440完全暂停第一时钟信号的发送。

作为替代，如果经由互连资源450发送的第一时钟信号的速率已经以处理级1410的最大可允许时钟速率进行操作并且处理级2490接近或达到了其处理能力下限，则经由互连资源430发送的控制信号可以引导可调整时钟发生电路440提高经由互连资源460发送的第二时钟信号的时钟速率。

可调整时钟发生电路440可以具有可编程锁相环电路、可编程延迟锁相环电路或其它允许生成并动态调整时钟信号速率的电路，如图5、图6和图7所示。基于其经由互连资源430接收的控制信号，它可以改变其经由互连资源450和460发送的时钟信号的时钟速率。

配置400也可以具有若干个可根据相同原理进行操作的在前或在后处理级。

图5示出了通过选择性地开启和关闭时钟信号发送来调整时钟速率的说明性实施例。可调整时钟发生电路440可以具有以给定速率生成时钟信号的固定速率时钟信号发生电路540。该时钟信号经由互连资源550被发送给使能电路520。该使能电路可以包括用于异步使能和禁能时钟信号的简单与门(AND gate)，与其中选择位由时钟信号控制以允许同步使能或禁能时钟信号的多路复用器电路耦合的与门，或允许暂停和恢复经由互连资源450和460发送时钟信号的其它合适的使能电路。使能电路520可以由控制电路420所控制。例如，该控制电路可以发送控制信号至使能电路420，这可以使其暂停经由互连资源450发送时钟信号。

图6示出了通过根据阶梯函数选择性地提高和降低时钟速率来调整时钟速率400的另一说明性实施例。这里，可调整时钟发生电路440可以具有生成均处于不同固定速率的多个时钟信号的固定速率时钟信号发生电路540。这些时钟信号经由互连资源650被发送至电路620，电路620可以选择输入信号中的一个用于经由互连资源450进行发送并且选择输入信号中的另一个用于经由互连资源460进行发送。电路620可以被实现为具有传输门的多路复用器、或门平面跟随其后的与门平面或者允许选择其输入之一并将它传送至其输出的其它电路。控制电路420可以通过控制信号430控制选择由电路620经由互连资源650接收的信号。当控制信号引导多路复用器在其经由互连资源650接收的信号和其经由互连资源450和460发送的信号之间进行切换时，多路复用器可能产生毛刺例如短脉冲。例如，如果当前选择的时钟信号正好在切换之前具有上升沿且在切换之后跟随着新选择的时钟信号的下降沿，则这样的毛刺可能发生。可选的毛刺过滤电路630可以被用于阻止毛刺经由互连资源450和460发送，从而使得固定速率时钟信号之间的过渡平缓。可以使用阻止毛刺经由互连资源450和460发送的任何毛刺过滤电路。例如，毛刺过滤电路可以具有锁存器，当多路复用器在输入信号之间进行切换时锁存器关闭，并且当多路复用器不切换时锁存器透明使用。作为替代，毛刺过滤电路可以使用寄存器链，或者它可以使用无论何时控制信号430引导多路复用器选择不同的时钟信号来经由互连电路450和460发送都禁能经由互连资源450和460发送时钟信号的使能电路，仅举几例。

例如，电路620可以经由互连资源650接收N个固定速率时钟信号，其按照时钟速率分类，其中1是接收经由互连电路450发送的时钟信号的电路可以操作的最慢时钟速率，N是该电路可以操作的最快时钟速率。控制电路420最初可以经由互连资源430发送信号，其效果是时钟信号n=N被选择来经由互连资源450进行发送。然后控制电路可以接收指示处理级2490的当前处理能力正在接近其上限的状态信号。然后控制电路可以发送控制信号来选择时钟信号n=N-1经由互连资源450进行发送，以降低图4中的处理级1410的信号发送速度。它也可以根据状态信号发送控制信号来选择另一个信号n经由互连资源450进行发送，其中1≤n＜N-1。如果状态信号进一步指示处理级2的处理能力的当前使用继续增加，则控制电路可以选择另一时钟信号m(m＜n)经由互连资源450进行发送以进一步降低处理级1的信号发送速率。这些步骤可以被重复直到图4中的处理级2490的当前处理能力稳定。类似地，如果经由互连资源450发送的当前时钟速率是n＜N并且图4中的处理级2490经由互连资源480发送指示处理级2接近其处理能力下限的状态信号至控制电路，则控制电路可以发送控制信号至可调整时钟发生电路440以选择不同的时钟信号N≥m＞n，该时钟信号具有更快的时钟速率以加速处理级1410的信号发送。该步骤可以被重复直到图4中的处理级2490的当前处理能力稳定。如果处理级2490的当前处理能力继续降低并且处理级1410已经以其最大时钟速率n=N进行操作，则控制电路420可以产生控制信号来选择比当前已选择的经由互连资源460发送的时钟信号具有更低时钟速率的时钟信号以降低处理级2490的处理速率。

图7示出了用于调整时钟速率400的另一说明性实施例。在该实施例中，可调整时钟发生电路440使用可编程锁相环(PLL)电路740，该可编程锁相环(PLL)电路经由互连资源430从控制电路420接收控制信号。

可编程PLL电路740可以使用鉴频鉴相器电路将基准时钟的上升沿与反馈时钟对齐。它可以使用占空比规范来确定下降沿，该占空比规范是时钟信号的高电平和低电平之间的比率。鉴频鉴相器电路可以产生控制信号，该控制信号可以引导可变频率振荡器以更高或更低的频率操作。可编程PLL电路740也可以具有在反馈回路中的分频计数器或在反馈回路中修改基准频率的其它合适的电路。可编程PLL电路740还可以进一步包括多个后端缩放(post-scale)计数器，其允许由可编程PLL电路740产生多个互为谐波关系的频率。经由互连资源430从控制电路420发送到可编程PLL电路740的控制信号能够以若干方式修改和精细调谐经由互连资源450和460发送的频率。例如，控制信号可以引导可编程PLL电路740通过改变反馈回路中的信号来修改当前频率。控制信号也可以作用于反馈回路中的后端缩放计数器或分频计数器。它也可以选择这些方案的组合或任何其它合适的方案来引导可编程PLL电路740改变经由互连资源450和460发送的时钟信号的频率。

可调整时钟发生电路可以被用于调节连续处理级之间的信号流。图8示出了如图4所示的连续处理级800的说明性实施例，其中处理级1410和处理级2490具有各自的第一和第二时钟域。

处理级1410可以具有多个并行流水线处理步骤860，这些步骤经由互连资源820接收输入信号，处理这些信号，并且经由互连资源870发送处理后的信号。处理级2490可以具有缓冲器810，该缓冲器具有时钟域交叉功能，即该缓冲器在第一时钟域接收信号并且在第二时钟域发送那些信号以便在存储和处理电路830中进一步处理。缓冲器810可以具有移位寄存器、FIFO、堆栈或者能够存储输入信号的其它存储元件。缓冲器810可以进一步具有基于缓冲器810有多满而生成状态信号的电路。可以经由互连资源480将该状态信号从缓冲器810发送到控制电路420。该状态信号被控制电路420使用来生成经由互连资源430发送给可调整时钟发生电路440的控制信号。然后可调整时钟发生电路440可以通过提高或降低时钟速率来修改第一时钟域的时钟速率。它也可以通过提高或降低时钟速率来修改第二时钟域的时钟速率。

例如，提高第一时钟域的时钟速率将提高在处理级1410内处理经由互连资源820接收的输入信号并将其经由互连资源870发送给缓冲器810的速率。如果处理级1410向缓冲器810发送信号的速率快于那些信号被存储和处理电路830处理的速率，则缓冲器810充满。存储和处理电路830的处理速率依赖于第二时钟域的时钟速率。缓冲器充满的事实可以作为状态信号被传回到控制电路。结果，控制电路可以引导可调整时钟发生电路来提高第二时钟域的速率。如果第二时钟域已经以其最大速率工作并且缓冲器810继续充满，则控制电路420可以引导可调整时钟发生电路440来降低第一时钟域的速率。

类似地，第二时钟域能够以一定时钟速率进行操作，以使得存储和处理电路830处理来自缓冲器810的信号要快于缓冲器经由互连资源870接收新信号。在这种情况下，缓冲器810可能变空并且该状态可以被传回到控制电路420。结果，控制电路420可以引导可调整时钟发生电路440增加第一时钟域的速率，这能够增加处理级1410的处理速率，从而也增加由缓冲器810经由互连资源870接收新信号的速率。作为替换，如果第一时钟域已经以其最大速率工作，则控制电路420可以引导可调整时钟发生电路440降低第二时钟域的速率。

图9被提供来进一步阐释导致第一和第二时钟域的时钟速率调整的信息流。同样，由控制电路420从第一和第二时钟域910接收状态信号。控制电路基于所接收的状态信号以及第一和第二时钟域920的当前时钟速率来确定第一和第二时钟域的新速率。然后控制电路向可调整时钟发生电路提供控制信号。那些控制信号引导可调整时钟发生电路来调整第一和第二信号域930的时钟速率。

本文描述的方法和装置可以被合并到任何适合的电子器件或电子器件系统中。例如，该方法和器件可以被合并到多种类型的器件如微处理器或其它IC中。示例性的IC包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、专用集成电路(ASIC)，仅举几例。

本文描述的可编程逻辑器件可以是包括一个或更多个如下组件的数据处理系统的一部分：处理器、存储器、I/O电路和外围器件。该数据处理系统可以被用于多种应用，例如计算机网络、数据网络、测试器件、视频处理、数字信号处理或期望使用可编程或可重编程逻辑的优势的任何其它适合的应用。可编程逻辑器件可以被用于执行多种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件也可以被用作在数据处理系统中对共享资源的访问进行仲裁的仲裁器。在另一个示例中，可编程逻辑器件可以被配置为处理器和系统中的其它组件之一之间的接口。在一个实施例中，可编程逻辑器件可以是由受让人拥有的一组器件中的一个。

尽管以特定顺序描述了方法操作，但应当理解可以在所描述的操作之间执行其它操作，所描述的操作可以被调整以使得它们在略微不同的时间发生，或者所描述的操作可以分布在允许这些处理操作以与处理相关的各种时间间隔发生的系统中，只要以所期望的方式执行相互交叠的操作即可。

附加实施例1。一种电子器件，其包括：第一电路，其可操作以基于时钟信号产生信号；第二电路，其可操作以从所述第一电路接收所述信号并处理所接收的信号，其中所述第二电路可操作以产生指示所述第二电路的当前处理能力的状态信号；以及控制电路，其可操作以从所述第二电路接收所述状态信号并基于所述状态信号调整所述时钟信号。

附加实施例2。如附加实施例1所限定的电子器件，其进一步包括可操作以产生时钟信号的可调整时钟信号发生电路，其中所述控制电路可操作以通过向所述可调整时钟发生电路提供控制信号而调整所述时钟信号。

附加实施例3。如附加实施例2所限定的电子器件，其中所述可调整时钟信号发生电路包括可编程锁相环(PLL)电路。

附加实施例4。如附加实施例2所限定的电子器件，其中所述可调整时钟信号发生电路包括可编程延迟锁相环(DLL)电路。

附加实施例5。如附加实施例2所限定的电子器件，其中所述可调整时钟信号发生电路包括：时钟电路，其可操作以产生多个固定速率时钟信号；以及多路复用器，其可操作以通过基于由所述控制电路提供的所述控制信号选择所述多个固定速率时钟信号中的一个时钟信号来生成时钟信号。

附加实施例6。如附加实施例5所限定的电子器件，其进一步包括：过滤电路，其可操作以从所述多路复用器接收所生成的时钟信号，其中所述过滤电路进一步可操作以从所生成的时钟信号中去除毛刺。

附加实施例7。如附加实施例2所限定的电子器件，其中所述可调整时钟信号发生电路包括使能电路，所述使能电路可操作以基于由所述控制电路提供的所述控制信号选择性地禁能时钟信号。

附加实施例8。如附加实施例2所限定的电子器件，其进一步包括：互连电路，其可操作以将第一时钟信号从所述可调整时钟发生电路路由至所述第一电路，并且将第二时钟信号从所述可调整时钟信号发生电路路由至所述第二电路。

附加实施例9。如附加实施例1所限定的电子器件，其中该电子器件包括具有被配置为形成所述第一和第二电路的可编程逻辑区域的可编程集成电路。

附加实施例10。如附加实施例1所限定的电子器件，其中所述第二电路包括：缓冲器，其可操作以从所述第一电路接收所述信号，其中所述状态信号指示该缓冲器有多满。

附加实施例11。一种系统，其包括：第一电子器件，其可操作以基于由第一器件上的可调整时钟发生电路产生的时钟信号而产生信号；第二电子器件，其可操作以从第一器件接收所述信号并处理所述信号，其中所述第二电子器件可操作以产生识别第二器件的当前处理能力的状态信号；以及控制电路，其可操作以提供控制信号给该可调整时钟信号发生电路，该可调整时钟信号发生电路基于该第二电子器件的状态信号调整该第一电子器件的时钟信号。

附加实施例12。如附加实施例11所限定的系统，其中所述第二电子器件包括可操作以接收所述信号并产生所述状态信号的缓冲器。

附加实施例13。如附加实施例11所限定的系统，其中所述第二电子器件具有可操作以测量所述第二器件的温度的相关联的传感器，并且其中所述状态信号是基于所测量的温度而产生的。

附加实施例14。如附加实施例11所限定的系统，其进一步包括具有被配置为形成所述控制电路的可编程逻辑的可编程器件。

附加实施例15。如附加实施例11所限定的系统，其中所述第二器件通过高速串行接口从所述第一器件接收所述信号。

附加实施例16。如附加实施例15所限定的系统，其中所述高速串行接口包括低电压差分信令(LVDS)收发器。

附加实施例17。如附加实施例15所限定的系统，其中所述高速串行接口包括串行器／去串行器(SerDes)收发器。

根据一个实施例，一种用于操作包括第一电路和第二电路的电子器件的方法，其中所述第一电路使用第一时钟信号进行操作，其中所述第二电路使用第二时钟信号进行操作，并且其中所述第一时钟信号和所述第二时钟信号具有各自的时钟速率，该方法包括：产生与所述第二电路的操作相关的状态信息；基于所述状态信息确定是否需要调整所述第一时钟信号的时钟速率；基于所述状态信息确定是否需要调整所述第二时钟信号的时钟速率；以及如果需要调整，则调整所述第一时钟信号的时钟速率和所述第二时钟信号的时钟速率。

根据另一实施例，所述电子器件包括可操作以产生所述第一时钟信号和所述第二时钟信号的可调整时钟发生电路，并且其中基于所述状态信息调整所述第一时钟信号和所述第二时钟信号的时钟速率包括基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号和所述第二时钟信号的时钟速率。

根据另一实施例，该方法进一步包括使用所述第一时钟信号产生输出信号，在所述第二电路中接收所述输出信号，生成所述状态信息，其中所述状态信息指示所述第二电路的当前处理能力。

根据另一实施例，在该方法中，所述可调整时钟发生电路可操作以生成多个固定速率时钟信号并且从所述多个固定速率时钟信号中选择所述第一时钟信号和所述第二时钟信号，并且其中基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括控制所述多个固定速率时钟信号中的哪个固定速率时钟信号被所述可调整时钟发生电路选择为所述第一时钟信号。

根据另一实施例，所述第一时钟信号包括时钟脉冲，并且其中基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括控制所述可调整时钟发生电路选择性地使能和选择性地禁能所述第一时钟信号的时钟脉冲。

根据另一实施例，基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括控制所述可调整时钟发生电路来调整所述第一时钟信号和所述第二时钟信号的频率。

根据另一实施例，基于所述状态信息调整所述第一时钟信号和所述第二时钟信号的时钟速率包括基于所述状态信息以及所述第一时钟信号和所述第二时钟信号的时钟速率调整所述第一电路的时钟速率和所述第二电路的时钟速率。

根据另一实施例，提供一种电子器件，其包括：可操作以基于时钟信号产生信号的电路；以及控制电路，其可操作以接收状态信号并基于所述状态信号调整所述时钟信号。

根据另一实施例，所述电子器件进一步包括可操作以产生所述时钟信号的可调整时钟信号发生电路，其中所述控制电路可操作以通过向所述可调整时钟发生电路提供控制信号而调整所述时钟信号。

根据另一实施例，所述可调整时钟信号发生电路包括可编程锁相环(PLL)电路。

根据另一实施例，所述可调整时钟信号发生电路包括可编程延迟锁相环(DLL)电路。

根据另一实施例，所述可调整时钟信号发生电路包括：时钟电路，其可操作以产生多个固定速率时钟信号；以及多路复用器，其可操作以通过基于由所述控制电路提供的所述控制信号选择所述多个固定速率时钟信号中的一个时钟信号来生成时钟信号。

根据另一实施例，所述电子器件进一步包括过滤电路，该过滤电路可操作以从所述多路复用器接收所生成的时钟信号，其中所述过滤电路进一步可操作以从所生成的时钟信号中去除毛刺。

根据另一实施例，所述可调整时钟信号发生电路包括使能电路，该使能电路可操作以基于由所述控制电路提供的所述控制信号选择性地禁能时钟信号。

根据另一实施例，所述电子器件包括具有被配置为形成所述电路的可编程逻辑区域的可编程集成电路。

根据另一实施例，一种电子器件包括可操作以接收信号并基于时钟信号处理所接收的信号的电路，其中所述电路可操作以产生指示所述电路的当前处理能力的状态信号。

根据另一实施例，所述电子器件具有相关联的传感器，所述传感器可操作以测量所述电子器件的温度，并且其中所述状态信号是基于所测量的温度而产生的。

根据另一实施例，所述电子器件进一步包括可操作以接收所述状态信号并基于所述状态信号调整所述时钟信号的控制电路。

根据另一实施例，所述电子器件进一步包括可操作以产生所述时钟信号的可调整时钟信号发生电路，其中所述控制电路可操作以通过向所述可调整时钟发生电路提供控制信号而调整所述时钟信号。

根据另一实施例，所述可调整时钟信号发生电路包括可编程锁相环(PLL)电路。

根据另一实施例，所述可调整时钟信号发生电路包括可编程延迟锁相环(DLL)电路。

根据另一实施例，所述可调整时钟信号发生电路包括：时钟电路，其可操作以产生多个固定速率时钟信号；以及多路复用器，其可操作以通过基于由所述控制电路提供的所述控制信号选择所述多个固定速率时钟信号中的一个时钟信号来生成时钟信号。

根据另一实施例，所述电子器件进一步包括过滤电路，该过滤电路可操作以从所述多路复用器接收所生成的时钟信号，其中所述过滤电路进一步可操作以从所生成的时钟信号中去除毛刺。

根据另一实施例，所述可调整时钟信号发生电路包括使能电路，该使能电路可操作以基于由所述控制电路提供的所述控制信号选择性地禁能时钟信号。

根据另一实施例，所述电子器件进一步包括互连电路，该互连电路可操作以将第二时钟信号从所述可调整时钟发生电路路由至所述电子器件的输出端。

根据另一实施例，所述电子器件包括具有被配置为形成所述电路的可编程逻辑区域的可编程集成电路。

根据另一实施例，该电路包括可操作以接收所述信号的缓冲器，其中所述状态信号指示该缓冲器有多满。

前述内容仅阐释了本发明的原理，并且在不偏离本发明的精神和范围的情况下，本领域技术人员能够做出多种修改。前述实施例可以被单独实施或以任何组合的形式实施。

Claims (20)

1.一种用于操作包括第一电路和第二电路的电子器件的方法，其中所述第一电路使用第一时钟信号进行操作，所述第二电路使用第二时钟信号进行操作，并且其中所述第一时钟信号和所述第二时钟信号具有各自的时钟速率，该方法包括：

产生与所述第二电路的操作相关的状态信息；

基于所述状态信息确定是否需要调整所述第一时钟信号的时钟速率；

基于所述状态信息确定是否需要调整所述第二时钟信号的时钟速率；以及

如果需要调整，则调整所述第一时钟信号的时钟速率和所述第二时钟信号的时钟速率；

在所述第一电路处使用所述第一时钟信号产生输出信号；以及

在所述第二电路的输入端处接收所述输出信号。

2.如权利要求1所述的方法，其中所述电子器件包括可操作以产生所述第一时钟信号和所述第二时钟信号的可调整时钟发生电路，并且其中基于所述状态信息调整所述第一时钟信号和所述第二时钟信号的时钟速率包括：

基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号和所述第二时钟信号的时钟速率。

3.如权利要求2所述的方法，其进一步包括：

生成所述状态信息，其中所述状态信息指示所述第二电路的当前处理能力。

4.如权利要求2所述的方法，其中所述可调整时钟发生电路可操作以生成多个固定速率时钟信号并且从所述多个固定速率时钟信号中选择所述第一时钟信号和所述第二时钟信号，并且其中基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括：

控制所述多个固定速率时钟信号中的哪个固定速率时钟信号被所述可调整时钟发生电路选择为所述第一时钟信号。

5.如权利要求2所述的方法，其中所述第一时钟信号包括时钟脉冲，并且其中基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括：

控制所述可调整时钟发生电路选择性地使能和选择性地禁能所述第一时钟信号的时钟脉冲。

6.如权利要求2所述的方法，其中基于所述状态信息引导所述可调整时钟发生电路来调整所述第一时钟信号的时钟速率包括：

控制所述可调整时钟发生电路来调整所述第一时钟信号和所述第二时钟信号的频率。

7.如权利要求1所述的方法，其中基于所述状态信息调整所述第一时钟信号和所述第二时钟信号的时钟速率包括：

基于所述状态信息以及所述第一时钟信号和所述第二时钟信号的时钟速率调整所述第一电路的时钟速率和所述第二电路的时钟速率。

8.一种电子器件，其包括：

第一电路，其基于第一时钟信号产生第一信号；

第二电路，其接收所述第一信号，并且基于第二时钟信号和所述第一信号产生第二信号；以及

控制电路，其接收状态信号并基于所述状态信号调整所述第一时钟信号。

9.如权利要求8所述的电子器件，其进一步包括：

可调整时钟信号发生电路，其可操作以产生所述第一时钟信号和第二时钟信号，其中所述控制电路可操作以通过向所述可调整时钟发生电路提供控制信号而调整所述第一时钟信号和第二时钟信号。

10.如权利要求9所述的电子器件，其中所述可调整时钟信号发生电路包括选自由以下电路构成的群组的时钟信号发生电路：可编程锁相环PLL电路和可编程延迟锁相环DLL电路。

11.如权利要求9所述的电子器件，其中所述可调整时钟信号发生电路包括：

时钟电路，其可操作以产生多个固定速率时钟信号；

多路复用器，其可操作以基于由所述控制电路提供的所述控制信号通过选择所述多个固定速率时钟信号中的一个时钟信号来生成时钟信号；以及

过滤电路，其可操作以从所述多路复用器接收所生成的时钟信号，其中所述过滤电路进一步可操作以从所生成的时钟信号中去除毛刺。

12.如权利要求9所述的电子器件，其中所述可调整时钟信号发生电路包括使能电路，所述使能电路可操作以基于由所述控制电路提供的所述控制信号选择性地禁能时钟信号。

13.如权利要求8所述的电子器件，其中所述电子器件包括具有被配置为形成所述电路的可编程逻辑区域的可编程集成电路。

14.一种电子器件，其包括：

第一电路，其可操作以基于第一时钟信号产生信号；以及

第二电路，其可操作以基于第二时钟信号接收由所述第一电路产生的所述信号并处理所接收的信号，其中所述第二电路可操作以产生指示所述电路的当前处理能力的状态信号；以及

控制电路，其可操作以接收所述状态信号并基于所述状态信号调整所述第一时钟信号和第二时钟信号。

15.如权利要求14所述的电子器件，其中所述电子器件具有相关联的传感器，所述传感器可操作以测量所述电子器件的温度，并且其中所述状态信号是基于所测量的温度而产生的。

16.如权利要求14所述的电子器件，其进一步包括：

可调整时钟信号发生电路，其可操作以产生所述第一时钟信号和第二时钟信号，其中所述控制电路可操作以通过向所述可调整时钟发生电路提供控制信号而调整所述第一时钟信号和第二时钟信号。

17.如权利要求16所述的电子器件，其中所述可调整时钟信号发生电路包括选自由以下电路构成的群组的时钟信号发生电路：可编程锁相环PLL电路和可编程延迟锁相环DLL电路。

18.如权利要求16所述的电子器件，其中所述可调整时钟信号发生电路包括：

时钟电路，其可操作以产生多个固定速率时钟信号；以及

多路复用器，其可操作以基于由所述控制电路提供的所述控制信号通过选择所述多个固定速率时钟信号中的一个时钟信号来生成时钟信号；以及

过滤电路，其可操作以从所述多路复用器接收所生成的时钟信号，其中所述过滤电路进一步可操作以从所生成的时钟信号中去除毛刺。

19.如权利要求16所述的电子器件，其中所述电子器件包括具有被配置为形成所述电路的可编程逻辑区域的可编程集成电路，其中所述可调整时钟信号发生电路包括使能电路，所述使能电路可操作以基于由所述控制电路提供的所述控制信号选择性地禁能时钟信号，并且其中所述电子器件进一步包括：

互连电路，其可操作以将第二时钟信号从所述可调整时钟发生电路路由至所述电子器件的输出端。

20.如权利要求14所述的电子器件，其中所述第二电路包括：

缓冲器，其可操作以接收由所述第一电路产生的所述信号，其中所述状态信号指示所述缓冲器有多满。