JP2004153637A - クロック生成装置 - Google Patents
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Abstract
【課題】スペクトル拡散クロックをシステム内の各回路部の動作に用いる際にデータ転送インタフェースにおいてバッファメモリ（従来必要とした）を不要にし、容易にシステム内の動作クロックとして適用でき、システムの高パフォーマンス化を可能にする。
【解決手段】発振器１で発生した基準クロックの位相を可変遅延回路２により制御する。可変遅延回路２は遅延設定回路１１によりクロック周期毎に制御電圧の設定を変更可能とし、基準クロックの位相変調を行う。出力変調クロックの周期を変動させる設定によりスペクトル拡散を行う。又遅延設定回路１１は可変遅延回路２の遅延素子の出力状態（クロック縁）を検知し、基準クロックと変調クロックの位相差を所定の範囲（例えば基準クロック周期の１／２）に制限することにより、拡散クロックにおいて一定の同期性の保証をする。
【選択図】 図１
【解決手段】発振器１で発生した基準クロックの位相を可変遅延回路２により制御する。可変遅延回路２は遅延設定回路１１によりクロック周期毎に制御電圧の設定を変更可能とし、基準クロックの位相変調を行う。出力変調クロックの周期を変動させる設定によりスペクトル拡散を行う。又遅延設定回路１１は可変遅延回路２の遅延素子の出力状態（クロック縁）を検知し、基準クロックと変調クロックの位相差を所定の範囲（例えば基準クロック周期の１／２）に制限することにより、拡散クロックにおいて一定の同期性の保証をする。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、電子デバイスやマイクロプロセッサが動作クロックとして用いるクロック生成装置に関し、より特定すると、高い周波数の動作クロックが原因で発生する不要輻射ノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の低減化をクロック周期を変調する（スペクトルを拡散させる）ことにより実現するようにしたクロック生成装置に関する。
【０００２】
【従来の技術】
今日、多くの電子デバイスは、マイクロプロセッサやデジタル回路を使用しているが、これらの回路は内部にクロック発生器を持ち、発生するクロックにより回路を動作させる。近年、動作の高速化に伴い、必要な動作クロックの周波数も高くなり、高速のマイクロプロセッサから発生する不要輻射ノイズ（ＥＭＩ）が問題視されている。こうしたＥＭＩに対し、行政機関による規制の動きもあり、例えば、アメリカのＦＣＣ（Ｆｅｄｅｒａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｍｍｉｓｓｉｏｎ）では高周波を発する機器に対する規制の一環として、機器から発生するＥＭＩを測定するための試験手順、最大許容放出量を定めている。このようなＥＭＩに対する行政機関の規制を遵守するためにも、従来から様々なＥＭＩ対策が行われてきている。例えば、高周波抑止素子の開発、或いはＥＭＩを発生する機器のシールド（周辺を金属で遮蔽）、或いはＥＭＩの放出を抑制可能な回路等が検討されてきた。しかしながら、これらの方法は、特にシールド法による場合には大型回路ボードが必要であるといったことを含め、何れもＥＭＩ放出を抑制するために多くの技術上の困難とそれを克服するために多大な労力とコストを要するといった問題がある。
【０００３】
そこで、ＥＭＩを減少させる他のアプローチとして、クロック信号自身を変化させるという観点からの検討がなされている。クロック信号自身を変化させる方法によるものとして、スペクトル拡散させるようにクロック周波数を変調する方法を用いたものが知られており、例えば下記特許文献１を示すことができる。
【０００４】
【特許文献１】
特開平９−９８１５２号公報
【０００５】
しかしながら、上記特許文献１の特開平９−９８１５２号公報（拡散スペクトル・クロック生成装置）に開示されている方法では、周波数変調プロファイルに従って生成した制御電圧によってＶＣＯ（電圧制御式発振器）の発振周波数を制御することを前提とし、制御電圧を生成する過程で、基準クロックに対して分周器を使用するので、位相比較周波数が低下し、雑音などの外乱に影響されやすかった。このため、基準クロックと、基準クロックをベースに生成されるスペクトル拡散クロックの位相を正確に所望の周期プロファイルを持つものとして実現することが困難であった。
また、複数にわたる装置又は回路系から１つのシステムを構成する場合にシステム内の装置又は回路の各部の動作にスペクトル拡散クロックを適用する場合を考えると、一つのシステム内に相互に位相の保証されない複数のクロックが存在することになってしまう。上記特許文献１に示すような動作クロックを用いたシステムにおいて、動作を適正に動作を保つためには、装置間のデータ転送インターフェースを非同期化に対応させることが必要であり、このために、バッファメモリを追加する必要がある。
【０００６】
図１０は、従来のバッファメモリを組み込んだスペクトル拡散クロックを用いるデータ処理回路の一例を示す回路ブロックである。
図１０に示すように、この回路ブロック２０は、入力されるデータを基準クロック生成回路２２で生成される基準クロックＲｃｌｋによってフリップフロップ２４で取込み、ＲＡＭ２６に記憶する。
ＲＡＭ２６に記憶されたデータはスペクトル拡散変調クロック生成回路２３で生成されるスペクトル拡散変調クロックによって読み出され、フリップフロップ２５に供給される。フリップフロップ２５はスペクトル拡散変調クロックＭｃｌｋに従ってデータを利用側の回路ブロック２１に転送する。
【０００７】
このように従来、スペクトル拡散変調クロックで装置を動作させるときは、一時的にデータを保持するバッファメモリ（図１０の例におけるＲＡＭ２６）を用いることにより、個々の動作クロックが非同期となったために生じる誤動作を回避するようにしている。このために、コストが上昇し、このバッファメモリを設けるための回路スペースも必要となっていた。また、バッファメモリを駆動するためのクロック速度等の制約条件により、煩わされて設計をさらに困難にしている。
【０００８】
【発明が解決しようとする課題】
本発明は、上述の従来技術における問題点に鑑みてなされたもので、その目的は、不要輻射エネルギーのレベルが低減可能なスペクトル拡散変調クロックを生成する装置において、従来技術のＶＣＯを用いて生成したスペクトル拡散変調クロック（上記特許文献１、参照）をシステム内のデバイスや回路の各部の動作クロックとして用いる場合のように、データ転送インターフェースに付加しなければならなかったバッファメモリを不要にして、容易にシステム内のデバイスや回路の各部の動作クロックとして適用することができるようにし、適用したシステムのパフォーマンスの向上を図ることを可能にする前記クロック生成装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明は、基準クロックの発振器と、該発振器から発生する基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするクロック生成装置である。
請求項２の発明は、入力された基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするものである。
請求項３の発明は、請求項１又は２に記載されたクロック生成装置において、前記位相制御手段は、基準クロックを前記設定条件に応じた制御入力に従って遅延させる可変遅延回路と、該可変遅延回路における遅延状態を検出し、遅延により位相制御されたクロックの基準クロックに対する位相差がクロック周期を単位として定めた所定の限界値を越えないように、可変遅延回路への制御入力を調整する回路とを有することを特徴とするものである。
請求項４の発明は、請求項１乃至３のいずれかに記載されたクロック生成装置において、前記位相制御手段は、位相制御されたクロックの基準クロックに対する位相差を、クロック周期を単位として定めた所定の前記限界値内の上限及び下限の間を漸増・漸減させるようなプロファイルに従って制御入力を調整することを特徴とするものである。
請求項５の発明は、請求項３又は４に記載されたクロック生成装置において、前記可変遅延回路を回路要素として有するＤＬＬ回路を備え、可変遅延回路の制御入力をＤＬＬ回路と前記位相制御手段とで合成することを特徴とするものである。
請求項６の発明は、請求項５に記載されたクロック生成装置において、前記可変遅延回路を制御電圧に従い基準クロックを遅延させる回路とし、前記ＤＬＬ回路は、該可変遅延回路からの遅延出力クロックと基準クロックの位相を比較する比較器と、該比較器の位相差出力に応じて前記可変遅延回路の制御電圧を生成する第１のチャージポンプを備え、前記位相制御手段は、制御入力を調整する回路に第１のチャージポンプに比べ容量のより大きい第２のチャージポンプを用い、制御条件として設定された位相差に応じて制御電圧を生成することを特徴とするものである。
【００１０】
【発明の実施の形態】
本発明のクロック生成装置を添付する図面とともに示す以下の実施形態に基づき説明する。
本発明のクロック生成装置は、生成するクロックのスペクトルを拡散させるための手段として、基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相変調方式を用い、この制御方式により、生成するクロックの周期を変動させることによりスペクトル拡散を行い、しかも基準クロックと制御結果として生成する変調（スペクトル拡散）クロックとの位相差を所定の範囲に制限することにより、変調（スペクトル拡散）クロックにおいて一定の同期性の保証を可能にする。
図１は、上記のような本発明の構成要件を備えたクロック生成装置の実施形態としてのスペクトル拡散変調クロック生成回路の回路ブロック図である。
図１に示すスペクトル拡散変調クロック生成回路は、基準クロックを入力として動作する遅延同期（ＤＬＬ）回路１０を基本回路とする。なお、実施形態としては、基準クロックを発生するクロック発振器１と遅延同期（ＤＬＬ）回路１０を一体に有する回路構成により実施可能であり、さらに、外付けのクロック発振器１を単体の遅延同期（ＤＬＬ）回路１０に接続する回路構成により実施することも可能である。
ＤＬＬ回路１０は、クロック発振器１からの基準クロックを遅延させる複数の遅延素子からなる可変遅延回路２、クロック発振器１からの基準クロックと可変遅延回路からの出力される遅延クロックとの位相を比較する位相比較器３、位相比較器３からの出力に従い流入電流、流出電流を制御し、可変遅延回路２の制御電圧Ｖｃｔｒｌを生成するために働く第１のチャージポンプ４、このチャージポンプ４からの電流が供給されるフィルタ５から構成されており、フィルタ５の出力が遅延制御電圧Ｖｃｔｒｌとして可変遅延回路２にフィードバックされるものである。なお、ＤＬＬ回路１０は、上記した各回路要素をＩＣ化し、単体回路の構成にすることが可能であるが、フィルタ５を外付けとした回路構成をとるようにしても良い。
ここに、遅延同期回路１０の出力端子１３から変調を受けたクロックＭｃｌｋが、出力クロックとして利用側の回路ブロック（図示せず）に供給される。なお、遅延設定回路１１は、設定された遅延量（遅延時間）に対応した遅延制御電圧Ｖｃｔｒｌを生成するための電流を調整するために付加した第２のチャージポンプ１２を操作する回路である。第２のチャージポンプ１２は、第１のチャージポンプ４より容量が大きく、両チャージポンプの電流を共通の端子６を通して可変遅延回路２への制御入力として合成する。
【００１１】
図２は、図１に回路要素として用いたチャージポンプの一例を示す回路図である。図２に示すように、チャージポンプは、第１の電流源７、第２の電流源８、第１のスイッチＳＷ１、第２のスイッチＳＷ２、コンデンサ９及び出力端Ｖｏｕｔからなる。このチャージポンプは、前段の位相比較器３の出力信号或いは遅延設定回路１１により設定された遅延時間を受け、スイッチＳＷ１，ＳＷ２いずれかのスイッチをΔｔの期間オンすることにより、第１の電流源１から第１のスイッチＳＷ１を介して電流Ｉをコンデンサ９に流す（このときの充電量ΔＱ＝ＩΔｔ）又は、第２のスイッチＳＷ２を介して第２の電流源２からコンデンサ９の電荷を引き抜く（このときの除電量ΔＱ＝―Ｉ’Δｔ）ことにより、出力電圧ＶｏｕｔをΔＶ（＝ΔＱ／Ｃ）変化させる。
このΔＶの変化は、遅延同期回路１１においてフィルタを経て可変遅延回路２への制御電圧Ｖｃｔｒｌとなって、出力クロックパルスの位相（遅延）の制御を行う。
図３は、基準クロックＲｃｌｋと可変遅延回路２の出力クロックである位相変調クロックＭｃｌｋとの関係を示すタイムチャートである。同図中の（ａ）は基準クロックの波形である。ＤＬＬ回路１０では、可変遅延回路２の遅延時間が基準クロックＲｃｌｋの周期と等しくなるように制御される。その結果、位相変調クロックＭｃｌｋは基準クロックＲｃｌｋに比して１周期遅れになって、基準クロックＲｃｌｋと同位相の時は、図３（ｂ）に示すように１周期遅れた波形で表される。
これに対し、遅延制御電圧ＶｃｔｒｌがΔＶ高くなったとき、図３（ｃ）に示される通り、基準クロックに対し進み位相になる。逆に遅延制御電圧ＶｃｔｒｌがΔＶ低くなった時は、図３（ｄ）に示されるように、遅れた位相になる。
【００１２】
ここで、図１を参照してＤＬＬ回路１０の動作を説明すると、この回路の位相比較器３において、入力される基準クロックＲｃｌｋと出力クロックＭｃｌｋとの位相差が検出され、この位相差に応じて第１のチャージポンプ４の充・放電を制御し、その結果としてフィルタ５を介して生成される遅延制御電圧Ｖｃｔｒｌが可変遅延回路２に負帰還され、位相差を無くす方向に遅延が調整され、入力クロックと同相に収束するような制御動作を行う。
つまり、可変遅延回路２の出力信号の位相が基準クロックＲｃｌｋより進んでいると、位相比較器３は第１のチャージポンプ４のスイッチＳＷ２を進みに相当する期間オンさせる信号を生成する。これにより、第１のチャージポンプ４は、電荷ΔＱをコンデンサ９から引き抜き、出力電圧である遅延制御電圧ＶｃｔｒｌをΔＶだけ下げ、可変遅延回路２のクロックパルスの位相を遅らせる動作を行う。
逆に可変遅延回路２の出力信号の位相が基準クロックＲｃｌｋより遅れていると、位相比較器３は第１のチャージポンプ４のスイッチＳＷ１を遅れに相当する期間オンさせる信号を生成する。これにより、第１のチャージポンプ４は出力電圧である遅延制御電圧ＶｃｔｒｌをΔＶ上げるように制御し、結果として出力クロックＭｃｌｋの位相を進ませる。このようにして出力クロックＭｃｌｋの位相をクロック発振器１の位相と同期させる動作を行う。
【００１３】
上記のように、ＤＬＬ回路１０の動作そのものは、出力クロックＭｃｌｋの位相を基準クロックＲｃｌｋの位相と同期させるフィードバック制御動作を行う。ところで、本発明では、後記で詳述するように、基準クロックＲｃｌｋを位相変調することにより、出力クロックＭｃｌｋのスペクトルを拡散させるが、このための手段として、本実施形態では上記したＤＬＬ回路１０の要素として示した可変遅延回路２を利用し、可変遅延回路２を制御することによりスペクトルを拡散させる機能を実現する。
具体的には、第１のチャージポンプ４より容量の大きな第２のチャージポンプ１２を共通の入力端子に接続して、両チャージポンプの電流を可変遅延回路２への制御入力とする。この場合に、第２のチャージポンプ１２の出力信号は第１のチャージポンプ４の出力信号に比較して大きく設定されているため、第２のチャージポンプの出力信号を操作し制御入力を変化させることにより、意図的に周期が変化するクロック信号を生成することができる。
こうした方式に従って行う本実施形態のスペクトル拡散変調クロックの生成プロセスについて、以下に詳細に説明する。
【００１４】
本発明は、発振器からの基準クロックの周期を位相変調方式により変動させることによりスペクトル拡散を行うが、その際に基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差を所定の範囲に制限し、変調（スペクトル拡散された）クロックにおいて一定の同期性の保証をする。
基準クロックＲｃｌｋ、変調クロックＭｃｌｋそれぞれを基準とする２つのシステム間におけるデータの受け渡しの際、この一定の同期性の保証がされない場合は、このシステム間を非同期なインターフェースとみなして、２つのシステム間でデータの受け渡しを正しく行うための手段を付設する必要がある。つまり、互いに非同期なシステムのインターフェースでデータを正しく送受信するためには、上記［従来の技術］で図１０を参照して述べたように、バッファメモリなどを使用した、所謂非同期インターフェース回路を設ける必要がある。
一定の同期性を保証するということは、上述の異なるクロックを基準とする２つのシステム間でのインターフェースのタイミング制約を定義することになり、この一定のタイミング制約のもとでデータの受け渡しが可能なシステムのタイミング設計を行うことで、上述の非同期インターフェース回路を不要とすることが可能になる。
例えば、基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差の限界を例えば基準クロックＲｃｌｋの１／２周期として、このタイミング制約を定義した場合に、基準クロックＲｃｌｋに対する変調クロックＭｃｌｋの位相差がこの限界値を越える（図３（ｅ）に示す状態となる）と、次の周期でのデータを取込む（データの取込みはクロックパルスの立ち上がりのタイミングで行われる）ことになり、誤ったデータになってしまう。
従って、本例では変調クロックパルスのエッジは、図３（ｆ）に示すように、−１／２Ｔｒｃｌｋと１／２Ｔｒｃｌｋの間（Ｔ）に存在させる、つまり基準クロックと変調クロックとの位相差を常に基準クロックの周期Ｔｒｃｌｋの１／２以内に抑え、一定の同期性の保証をするようにすれば、スペクトル拡散されたクロックを用いても、上記［従来の技術］で図１０を参照して述べたような、データ転送インターフェースに使用しなければならなかったバッファメモリを不要にすることが可能になる。なお、本例では基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差の限界値として基準クロックＲｃｌｋの１／２周期としているが、この値は、タイミング制約の設計条件として適宜選択し得る値の一例を示したにすぎない。
【００１５】
ここで、発振器からの基準クロックの位相を変調するための手段として用いる可変遅延回路２の仕組みを説明する。可変遅延回路２は、ｎ個（ここでは、８個の例を示す）の遅延素子からなり、遅延制御電圧Ｖｃｔｒｌに応じて、各遅延素子は入力されるクロック信号をそれぞれ所定量だけ遅延させ、最終段の素子を通して変調クロックＭｃｌｋを出力するような構成である。
このような構成を有する可変遅延回路２において、上述のように、基準クロックＲｃｌｋに対する位相差が限界値（基準クロックＲｃｌｋの１／２周期）を越えないように、遅延出力（変調）クロックＭｃｌｋを制御する必要がある。このような制御動作を行うために、本実施形態では、各遅延素子の出力端Ｐ１〜Ｐ８からは、図４に示すように各素子により遅延されて一定間隔づつずれた遅延クロックｐ１〜ｐ８（なお、図４において、出力端Ｐ５〜Ｐ８の波形図は記載を省略している）を生成し、後述する基準クロックＲｃｌｋに対する位相関係から可変遅延回路２の動作状態を検出するために利用される。
【００１６】
次に、遅延制御電圧Ｖｃｔｒｌに応じて制御される可変遅延回路２の動作状態を検出する手段について説明する。可変遅延回路２の動作状態は、上述の各遅延素子の出力端に発生する遅延クロックｐ１〜ｐ８の出力状態から検出することが可能で、各クロックサイクル毎にその時点の可変遅延回路２の遅延クロックｐ１〜ｐ８の出力状態により、基準クロックに対する変調クロックの位相差を得、得られた位相差により、変調クロックが先に述べた基準クロックの周期Ｔｒｃｌｋの１／２を越えないように制御する。
よって、この位相差検出手段は、検出結果に従って可変遅延回路２への制御入力を設定する遅延設定回路１１に設けられ、各遅延素子の端子Ｐ１〜Ｐ８から出力される位相の異なる遅延クロックは遅延設定回路１１の位相差検出手段へ入力される。
ここで、可変遅延回路２の各遅延素子の出力端Ｐ１〜Ｐ８の出力状態から基準クロックに対する変調クロックの位相差検出方法を詳細に説明する。
図５は、基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋの関係を示し、位相差の検出原理を説明するタイムチャートである。
図５中の（１）は、基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋとの位相が一致している場合を表し、点Ａは１周期遅延したスペクトル拡散変調クロックＭｃｌｋの立ち上がりを表わす。図５中の（１）の下に示されるタイムチャート（１）’は、（１）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。なお、ここでは、基準クロックＲｃｌｋにおける、Ｈｉｇｈ／ＬｏｗのＤＵＴＹ比は５０％としている。また、各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がりに注目しているが、立ち下がりでも良い。
図５中の（２）は、スペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が基準クロックＲｃｌｋより遅れたケースで、同じく図５中の（２）’は、（２）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（３）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が最大値１／２Ｔｒｃｌｋまで遅れたケースを示す。同じく図５中の（３）’は、（３）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（４）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が基準クロックＲｃｌｋより進んだケースで、同じく図５中の（４）’は、（４）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（５）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が最大値１／２Ｔｒｃｌｋまで進んだケースを示す。同じく図５中の（５）’は、（５）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
【００１７】
遅延設定回路１１の位相差検出手段は、ロジック回路又はマイコンにより構成し、図５の（１）’〜（５）’に示す各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり（立ち下がりでも良い、以下の記述においても同様）時における基準クロックＲｃｌｋのレベルがＨｉｇｈ／Ｌｏｗいずれかを判定することにより、可変遅延回路２の動作状態、即ち遅延により生じる基準クロックに対する変調クロックの位相差を検出する。また、遅延設定回路１１は、位相差の検出結果によってスペクトル拡散変調クロックを生成する可変遅延回路２への入力制御電圧を生成するための設定を変更する。
位相差検出の実施手順としては、各遅延素子のクロックパルス出力の立ち上がり時点で基準クロックＲｃｌｋがＨｉｇｈの場合はＨ信号を、Ｌｏｗの場合はＬ信号を生成し、このＨ，Ｌ信号の組み合わせがそのときの可変遅延回路２の動作状態を表す。
前記図５中の（１）の場合、遅延素子出力ｐ１〜ｐ４の立ち上がり時点で基準クロックＲｃｌｋがＨｉｇｈであるから、Ｈ信号が生成され、遅延素子出力ｐ５〜ｐ８の立ち上がり時点で基準クロックがＬｏｗであるからＬ信号を生成する。
次の図５中の（２）の場合、ｐ１〜ｐ３、ｐ７，ｐ８の立ち上がり時点で基準クロックＲｃｌｋもＨｉｇｈであるから、Ｈ信号が生成され、ｐ４〜ｐ６の立ち上がり時点で基準クロックはＬｏｗであるからＬ信号を生成する。同様に図５中の（３）の場合、ｐ１、ｐ２、ｐ６〜ｐ８の立ち上がり時点で基準クロックＲｃｌｋもＨｉｇｈであるから、Ｈ信号が生成され、ｐ３〜ｐ５の立ち上がり時点で基準クロックはＬｏｗであるからＬ信号を生成する。
以上、基準クロックＲｃｌｋに対し、遅延素子の出力が遅れる場合を説明したが、基準クロックＲｃｌｋに対し遅延素子の出力が進む場合についても、同様の判定をすると、下記［表１］に示される（４）、（５）のようになる。なお、［表１］は、図５中に（１）〜（５）として示した動作状態における遅延素子出力ｐ１〜ｐ８の判定結果をまとめて表している。
【００１８】
【表１】
【００１９】
遅延設定回路１１は、上記のようにして得た各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８のの立ち上がり時における基準クロックＲｃｌｋのレベルがＨｉｇｈ／Ｌｏｗいずれかを判定し、得たＨ，Ｌ信号の組み合わせ（［表１］参照）から、可変遅延回路２の動作状態、即ち基準クロックに対する変調クロックの位相差が検出できるので、位相差を周期Ｔｒｃｌｋの１／２の範囲内に制限するような遅延量（位相）に可変遅延回路２の設定を変更しながら位相変調をかけることが可能になる。
【００２０】
次に、上記のようにして位相差を周期Ｔｒｃｌｋの１／２の範囲内に抑えるという制限を加えながら変調クロックの周期を変動（スペクトルを拡散させる）させる基準クロックの位相変調動作について説明する。
遅延設定回路１１は、変調クロックを生成する際に、上記したように、位相差を周期Ｔｒｃｌｋの１／２の範囲内に制限するので、位相差がこの制限値の上限又は下限に達した（図５及び［表１］の（３），（５）の状態）ことを検出したときに、それぞれこれまでの制御条件の設定を変更する。即ち、位相を遅らせる設定で制限値を越える場合には、位相を進める方向に、又位相を進ませる設定で制限値を越える場合には、位相を遅らせる方向に変更する。ただし、この位相の遅進を変更する場合に、同時に変調クロックのスペクトルを拡散させるために、各サイクル毎の位相変調の結果として変調クロックの周期を変えるような条件で設定を変更する。
先ず、設定の変更に従う基本的な位相制御動作を説明すると、設定の変更は、進み、遅れいずれかの方向で周期をΔｔ変化させるという設定条件の変更が指示され、実際に可変遅延回路２においては、周期をΔｔ変化させるために必要な位相差が生じるように、その位相差に見合う制御電圧ΔＶを入力することになる。位相の遅進により制御電圧ΔＶを下げるように制御する場合とΔＶ上げるように制御する場合があるが、一例としてΔＶを下げ、位相を遅らせる場合を説明する。
遅延設定回路１１は、位相を遅らせクロック周期をΔｔ変化させるために必要な制御電圧ΔＶを可変遅延回路２の制御入力として与えるように、Δｔに対応する電荷ΔＱを第２のチャージポンプ１２が取りだすように指示し、遅延制御電圧ＶｃｔｒｌをΔＶ下げるよう制御する。
図６は、この制御による位相変調されたクロックのタイムチャートを示す。図６は、基準クロックＲｃｌｋの各サイクル毎に一定の遅延制御電圧ΔＶ下げるよう制御する例を示している。
図６に示すように、この例においては、変調クロックＭｃｌｋの第１クロックについて、遅延制御電圧ＶｃｔｒｌをＶｒｅｆ−ΔＶとする。なお、Ｖｒｅｆは基準クロックＲｃｌｋと出力クロックが調相時の遅延制御電圧である。この遅延制御電圧Ｖｃｔｒｌにより変調クロックＭｃｌｋの位相は基準クロックＲｃｌｋからΔｔだけ位相が遅れる。同じく第２クロックについては、遅延設定回路１１は遅延制御電圧ＶｃｔｒｌをＶｒｅｆ−２ΔＶとする。この遅延制御電圧Ｖｃｔｒｌにより変調クロックの位相は基準クロックから２Δｔだけ位相が遅れる。以下同様に、第ｎクロックについては、基準クロックからｎΔｔだけ位相が遅れた変調クロックが生成される。従って、この間の変調クロックの周期Ｔｍｃｌｋは、基準クロックの周期Ｔｒｃｌｋ＋Δｔとなり、周期をΔｔ変化させる。
以上、ΔＶを下げて、位相を遅らせて制御する場合について説明したが、ΔＶを上げて、位相を進ませて制御する場合も同様に制御される。
【００２１】
上記では、基準クロックと変調クロックの位相差が制限値の上限又は下限に達したときに、これまでの制御条件の設定を変更する際に、位相の遅進と同時に、変調クロックの周期の変更行うことを可能にする基本的な位相制御動作（図６参照）について示したが、変調クロックのスペクトルを拡散させるためには、変調クロックの周期にバラツキを与えるような設定条件の変更を行う必要がある。
次に示す実施形態は、上記した基本的な位相制御動作に基づいて、スペクトルを拡散させた変調クロックを生成するための変調動作を伴う好適な実施形態を示す。
本実施形態では、基準クロックと変調クロックの位相差が制限値（基準クロック周期Ｔｒｃｌｋの１／２）の上限又は下限に達したときに、これまでの制御条件の設定を変更する際に、位相の遅進の変更に加えて、変調クロックの周期の変更を行うが、周期にバラツキを与えてスペクトルを拡散させるような変調プロファイルを用いる。この変調プロファイルは、上記制限値の上限又は下限の間を上記制限値の上限又は下限の間を位相差（基準クロックと変調クロックの位相差）が漸増・漸減するようなプロファイルに従うようにする。
【００２２】
図７は、本実施形態によるスペクトル拡散変調クロック生成時の動作特性を示すチャートである。図７の（Ａ）は、クロックサイクルＮに対する変調クロックの周期Ｔｍｃｌｋを示し、この周期は基準クロックの周期Ｔｒｃｌｋに対する変化量（Δｔ）で表され、クロック群ｎ（１），ｎ（２）・・・毎に周期を変動させている。図７の（Ｂ）は、同図（Ａ）に対応させたクロックサイクルＮに対する基準クロックと変調クロックの位相差φ（Ｎ）を示す。図７の（Ｂ）に示す位相差φ（Ｎ）は１サイクル当たりの位相差で、＋φｍａｘ（Ｎ）は上記制限値（上記実施形態では基準クロック周期Ｔｒｃｌｋの１／２とした）の上限値、−φｍａｘ（Ｎ）は下限値を表す。
この動作特性は、図７（Ｂ）に示すように、上記制限値の上限値＋φｍａｘ（Ｎ）と下限値−φｍａｘ（Ｎ）の間で位相差φ（Ｎ）が漸増・漸減を交互に繰り返し、上下限値を結ぶ各位相差特性線（図７（Ａ）のクロック群ｎ（１），ｎ（２）・・・に対応）はその間の変調クロック周期Ｔｍｃｌｋの設定を一定としているので、直線で示されているが、各クロック群ではそれぞれ異なる値の変調クロック周期Ｔｍｃｌｋ（図示の例では、Δｔ，−２Δｔ，３Δｔ・・・）を設定し、変調クロックの周期にバラツキを与える。なお、図７の例では、変調クロックの変動周期Ｎｃｔｍの半周期の変調プロファイルを折り返す形で一周期分のプロファイルを形成している。
このように、変調クロックの周期にバラツキを与えて変動させることにより、スペクトル拡散効果を高めることができる。
【００２３】
図９は、本実施形態により生成されるスペクトル拡散変調クロックによるＥＭＩ低減効果を示す実験結果を表したものである。
図９の（ａ）は、２０ＭＨｚから６０ＭＨｚの変調無しのクロックについて、その電力スペクトラムを解析した結果を示し、同図の（ｂ）は、本実施形態のスペクトル拡散変調クロックの電力スペクトラムの解析結果を示す。図９に示すように、スペクトル拡散変調クロックの場合、変調無しのクロックに比して、中心周波数（４０ＭＨｚ）に現れるピーク値が低減されており、又帯域が広くなっていることがわかる。
【００２４】
本発明に係わるスペクトル拡散変調クロック生成回路を適応したデータ処理回路ブロックの概略図を図８に示す。
図８において、スペクトル拡散変調クロック生成回路２３を用いるデータ処理回路２０は、処理したデータを利用側の回路ブロック２１に送る場合、スペクトル拡散変調クロックが一定の同期性を保証され（即ち、基準クロックに対する変調クロックの位相差を例えば基準クロックの１／２周期に制限している）、周期越えを起こすことがないので、データ処理回路２０側には基準クロック生成回路２２、スペクトル拡散変調クロック生成回路２３、基準クロック生成回路２２から供給される基準クロックに基づいてデータを取込み、次段フリップフロップ２５に転送するフリップフロップ２４、データをスペクトル拡散変調クロックで取込み、次段の表示装置に転送するフリップフロップ２５を備えるだけでよく、従来例（図１０参照）に示したようなバッファメモリを用いることなく正常な動作が可能である。このように、本実施形態のスペクトル拡散変調クロック生成回路によれば、データ転送インターフェースにバッファメモリを不要にしたデータ転送インターフェースを要素として、簡単な構成で高パフォーマンスのデータ処理回路を提供することができる。
【００２５】
【発明の効果】
本発明のクロック生成回路によると、発生した基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相変調方式を用いて、変調クロックの周期を変動させることによりスペクトル拡散を行い、しかも基準クロックと変調後の拡散クロックとの位相差を所定の範囲に（基準クロック周期を単位として定めた所定の限界値を越えないように）制限することにより、拡散クロックにおいて一定の同期性の保証を可能にしたので、本発明のスペクトル拡散されたクロックをシステム内のデバイスや回路の各部の動作クロックとして用いても、従来技術におけるようにデータ転送インターフェースに付加しなければならなかったバッファメモリを不要にして、容易にシステム内の動作クロックとして適用することができ、適用したシステムのパフォーマンスの向上を図ることが可能になる。
また、基準クロックの位相を制御する回路をＤＬＬ回路としたことにより、基準クロックと変調クロックの位相関係を一定に保つことができるので、動作の安定性を向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるスペクトル拡散変調クロック生成回路の回路ブロック図である。
【図２】図１に回路要素として用いたチャージポンプの一例を示す回路図である。
【図３】基準クロックＲｃｌｋと遅延設定回路の出力である位相変調クロックＭｃｌｋとの関係を示すタイムチャートである。
【図４】可変遅延回路の遅延素子からの出力ｐ１、ｐ２、…ｐ８を示すタイムチャートである。
【図５】基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋの関係を示し、位相差の検出原理を説明するタイムチャートである。
【図６】可変遅延回路の制御入力をサイクル毎にΔＶ増やす制御による位相変調されたクロックのタイムチャートを示す。
【図７】スペクトル拡散変調クロック生成時の動作特性を示すチャートである。
【図８】本発明のスペクトル拡散変調クロック生成回路を適用したデータ処理回路の一例を示す回路ブロックである。
【図９】スペクトル拡散変調しないクロックと本発明のスペクトル拡散変調クロックの電力スペクトラムを示す図である。
【図１０】従来のバッファメモリを組み込んだスペクトル拡散クロックを用いるデータ処理回路の一例を示す回路ブロックである。
【符号の説明】
１…基準クロック発振器、 ２…可変遅延回路、
３…位相比較器、 ４…第１のチャージポンプ、
５…フィルタ、 １０…ＤＬＬ（遅延同期）回路、
１１…遅延設定回路、 １２…第２のチャージポンプ。
【発明が属する技術分野】
本発明は、電子デバイスやマイクロプロセッサが動作クロックとして用いるクロック生成装置に関し、より特定すると、高い周波数の動作クロックが原因で発生する不要輻射ノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の低減化をクロック周期を変調する（スペクトルを拡散させる）ことにより実現するようにしたクロック生成装置に関する。
【０００２】
【従来の技術】
今日、多くの電子デバイスは、マイクロプロセッサやデジタル回路を使用しているが、これらの回路は内部にクロック発生器を持ち、発生するクロックにより回路を動作させる。近年、動作の高速化に伴い、必要な動作クロックの周波数も高くなり、高速のマイクロプロセッサから発生する不要輻射ノイズ（ＥＭＩ）が問題視されている。こうしたＥＭＩに対し、行政機関による規制の動きもあり、例えば、アメリカのＦＣＣ（Ｆｅｄｅｒａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｍｍｉｓｓｉｏｎ）では高周波を発する機器に対する規制の一環として、機器から発生するＥＭＩを測定するための試験手順、最大許容放出量を定めている。このようなＥＭＩに対する行政機関の規制を遵守するためにも、従来から様々なＥＭＩ対策が行われてきている。例えば、高周波抑止素子の開発、或いはＥＭＩを発生する機器のシールド（周辺を金属で遮蔽）、或いはＥＭＩの放出を抑制可能な回路等が検討されてきた。しかしながら、これらの方法は、特にシールド法による場合には大型回路ボードが必要であるといったことを含め、何れもＥＭＩ放出を抑制するために多くの技術上の困難とそれを克服するために多大な労力とコストを要するといった問題がある。
【０００３】
そこで、ＥＭＩを減少させる他のアプローチとして、クロック信号自身を変化させるという観点からの検討がなされている。クロック信号自身を変化させる方法によるものとして、スペクトル拡散させるようにクロック周波数を変調する方法を用いたものが知られており、例えば下記特許文献１を示すことができる。
【０００４】
【特許文献１】
特開平９−９８１５２号公報
【０００５】
しかしながら、上記特許文献１の特開平９−９８１５２号公報（拡散スペクトル・クロック生成装置）に開示されている方法では、周波数変調プロファイルに従って生成した制御電圧によってＶＣＯ（電圧制御式発振器）の発振周波数を制御することを前提とし、制御電圧を生成する過程で、基準クロックに対して分周器を使用するので、位相比較周波数が低下し、雑音などの外乱に影響されやすかった。このため、基準クロックと、基準クロックをベースに生成されるスペクトル拡散クロックの位相を正確に所望の周期プロファイルを持つものとして実現することが困難であった。
また、複数にわたる装置又は回路系から１つのシステムを構成する場合にシステム内の装置又は回路の各部の動作にスペクトル拡散クロックを適用する場合を考えると、一つのシステム内に相互に位相の保証されない複数のクロックが存在することになってしまう。上記特許文献１に示すような動作クロックを用いたシステムにおいて、動作を適正に動作を保つためには、装置間のデータ転送インターフェースを非同期化に対応させることが必要であり、このために、バッファメモリを追加する必要がある。
【０００６】
図１０は、従来のバッファメモリを組み込んだスペクトル拡散クロックを用いるデータ処理回路の一例を示す回路ブロックである。
図１０に示すように、この回路ブロック２０は、入力されるデータを基準クロック生成回路２２で生成される基準クロックＲｃｌｋによってフリップフロップ２４で取込み、ＲＡＭ２６に記憶する。
ＲＡＭ２６に記憶されたデータはスペクトル拡散変調クロック生成回路２３で生成されるスペクトル拡散変調クロックによって読み出され、フリップフロップ２５に供給される。フリップフロップ２５はスペクトル拡散変調クロックＭｃｌｋに従ってデータを利用側の回路ブロック２１に転送する。
【０００７】
このように従来、スペクトル拡散変調クロックで装置を動作させるときは、一時的にデータを保持するバッファメモリ（図１０の例におけるＲＡＭ２６）を用いることにより、個々の動作クロックが非同期となったために生じる誤動作を回避するようにしている。このために、コストが上昇し、このバッファメモリを設けるための回路スペースも必要となっていた。また、バッファメモリを駆動するためのクロック速度等の制約条件により、煩わされて設計をさらに困難にしている。
【０００８】
【発明が解決しようとする課題】
本発明は、上述の従来技術における問題点に鑑みてなされたもので、その目的は、不要輻射エネルギーのレベルが低減可能なスペクトル拡散変調クロックを生成する装置において、従来技術のＶＣＯを用いて生成したスペクトル拡散変調クロック（上記特許文献１、参照）をシステム内のデバイスや回路の各部の動作クロックとして用いる場合のように、データ転送インターフェースに付加しなければならなかったバッファメモリを不要にして、容易にシステム内のデバイスや回路の各部の動作クロックとして適用することができるようにし、適用したシステムのパフォーマンスの向上を図ることを可能にする前記クロック生成装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明は、基準クロックの発振器と、該発振器から発生する基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするクロック生成装置である。
請求項２の発明は、入力された基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするものである。
請求項３の発明は、請求項１又は２に記載されたクロック生成装置において、前記位相制御手段は、基準クロックを前記設定条件に応じた制御入力に従って遅延させる可変遅延回路と、該可変遅延回路における遅延状態を検出し、遅延により位相制御されたクロックの基準クロックに対する位相差がクロック周期を単位として定めた所定の限界値を越えないように、可変遅延回路への制御入力を調整する回路とを有することを特徴とするものである。
請求項４の発明は、請求項１乃至３のいずれかに記載されたクロック生成装置において、前記位相制御手段は、位相制御されたクロックの基準クロックに対する位相差を、クロック周期を単位として定めた所定の前記限界値内の上限及び下限の間を漸増・漸減させるようなプロファイルに従って制御入力を調整することを特徴とするものである。
請求項５の発明は、請求項３又は４に記載されたクロック生成装置において、前記可変遅延回路を回路要素として有するＤＬＬ回路を備え、可変遅延回路の制御入力をＤＬＬ回路と前記位相制御手段とで合成することを特徴とするものである。
請求項６の発明は、請求項５に記載されたクロック生成装置において、前記可変遅延回路を制御電圧に従い基準クロックを遅延させる回路とし、前記ＤＬＬ回路は、該可変遅延回路からの遅延出力クロックと基準クロックの位相を比較する比較器と、該比較器の位相差出力に応じて前記可変遅延回路の制御電圧を生成する第１のチャージポンプを備え、前記位相制御手段は、制御入力を調整する回路に第１のチャージポンプに比べ容量のより大きい第２のチャージポンプを用い、制御条件として設定された位相差に応じて制御電圧を生成することを特徴とするものである。
【００１０】
【発明の実施の形態】
本発明のクロック生成装置を添付する図面とともに示す以下の実施形態に基づき説明する。
本発明のクロック生成装置は、生成するクロックのスペクトルを拡散させるための手段として、基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相変調方式を用い、この制御方式により、生成するクロックの周期を変動させることによりスペクトル拡散を行い、しかも基準クロックと制御結果として生成する変調（スペクトル拡散）クロックとの位相差を所定の範囲に制限することにより、変調（スペクトル拡散）クロックにおいて一定の同期性の保証を可能にする。
図１は、上記のような本発明の構成要件を備えたクロック生成装置の実施形態としてのスペクトル拡散変調クロック生成回路の回路ブロック図である。
図１に示すスペクトル拡散変調クロック生成回路は、基準クロックを入力として動作する遅延同期（ＤＬＬ）回路１０を基本回路とする。なお、実施形態としては、基準クロックを発生するクロック発振器１と遅延同期（ＤＬＬ）回路１０を一体に有する回路構成により実施可能であり、さらに、外付けのクロック発振器１を単体の遅延同期（ＤＬＬ）回路１０に接続する回路構成により実施することも可能である。
ＤＬＬ回路１０は、クロック発振器１からの基準クロックを遅延させる複数の遅延素子からなる可変遅延回路２、クロック発振器１からの基準クロックと可変遅延回路からの出力される遅延クロックとの位相を比較する位相比較器３、位相比較器３からの出力に従い流入電流、流出電流を制御し、可変遅延回路２の制御電圧Ｖｃｔｒｌを生成するために働く第１のチャージポンプ４、このチャージポンプ４からの電流が供給されるフィルタ５から構成されており、フィルタ５の出力が遅延制御電圧Ｖｃｔｒｌとして可変遅延回路２にフィードバックされるものである。なお、ＤＬＬ回路１０は、上記した各回路要素をＩＣ化し、単体回路の構成にすることが可能であるが、フィルタ５を外付けとした回路構成をとるようにしても良い。
ここに、遅延同期回路１０の出力端子１３から変調を受けたクロックＭｃｌｋが、出力クロックとして利用側の回路ブロック（図示せず）に供給される。なお、遅延設定回路１１は、設定された遅延量（遅延時間）に対応した遅延制御電圧Ｖｃｔｒｌを生成するための電流を調整するために付加した第２のチャージポンプ１２を操作する回路である。第２のチャージポンプ１２は、第１のチャージポンプ４より容量が大きく、両チャージポンプの電流を共通の端子６を通して可変遅延回路２への制御入力として合成する。
【００１１】
図２は、図１に回路要素として用いたチャージポンプの一例を示す回路図である。図２に示すように、チャージポンプは、第１の電流源７、第２の電流源８、第１のスイッチＳＷ１、第２のスイッチＳＷ２、コンデンサ９及び出力端Ｖｏｕｔからなる。このチャージポンプは、前段の位相比較器３の出力信号或いは遅延設定回路１１により設定された遅延時間を受け、スイッチＳＷ１，ＳＷ２いずれかのスイッチをΔｔの期間オンすることにより、第１の電流源１から第１のスイッチＳＷ１を介して電流Ｉをコンデンサ９に流す（このときの充電量ΔＱ＝ＩΔｔ）又は、第２のスイッチＳＷ２を介して第２の電流源２からコンデンサ９の電荷を引き抜く（このときの除電量ΔＱ＝―Ｉ’Δｔ）ことにより、出力電圧ＶｏｕｔをΔＶ（＝ΔＱ／Ｃ）変化させる。
このΔＶの変化は、遅延同期回路１１においてフィルタを経て可変遅延回路２への制御電圧Ｖｃｔｒｌとなって、出力クロックパルスの位相（遅延）の制御を行う。
図３は、基準クロックＲｃｌｋと可変遅延回路２の出力クロックである位相変調クロックＭｃｌｋとの関係を示すタイムチャートである。同図中の（ａ）は基準クロックの波形である。ＤＬＬ回路１０では、可変遅延回路２の遅延時間が基準クロックＲｃｌｋの周期と等しくなるように制御される。その結果、位相変調クロックＭｃｌｋは基準クロックＲｃｌｋに比して１周期遅れになって、基準クロックＲｃｌｋと同位相の時は、図３（ｂ）に示すように１周期遅れた波形で表される。
これに対し、遅延制御電圧ＶｃｔｒｌがΔＶ高くなったとき、図３（ｃ）に示される通り、基準クロックに対し進み位相になる。逆に遅延制御電圧ＶｃｔｒｌがΔＶ低くなった時は、図３（ｄ）に示されるように、遅れた位相になる。
【００１２】
ここで、図１を参照してＤＬＬ回路１０の動作を説明すると、この回路の位相比較器３において、入力される基準クロックＲｃｌｋと出力クロックＭｃｌｋとの位相差が検出され、この位相差に応じて第１のチャージポンプ４の充・放電を制御し、その結果としてフィルタ５を介して生成される遅延制御電圧Ｖｃｔｒｌが可変遅延回路２に負帰還され、位相差を無くす方向に遅延が調整され、入力クロックと同相に収束するような制御動作を行う。
つまり、可変遅延回路２の出力信号の位相が基準クロックＲｃｌｋより進んでいると、位相比較器３は第１のチャージポンプ４のスイッチＳＷ２を進みに相当する期間オンさせる信号を生成する。これにより、第１のチャージポンプ４は、電荷ΔＱをコンデンサ９から引き抜き、出力電圧である遅延制御電圧ＶｃｔｒｌをΔＶだけ下げ、可変遅延回路２のクロックパルスの位相を遅らせる動作を行う。
逆に可変遅延回路２の出力信号の位相が基準クロックＲｃｌｋより遅れていると、位相比較器３は第１のチャージポンプ４のスイッチＳＷ１を遅れに相当する期間オンさせる信号を生成する。これにより、第１のチャージポンプ４は出力電圧である遅延制御電圧ＶｃｔｒｌをΔＶ上げるように制御し、結果として出力クロックＭｃｌｋの位相を進ませる。このようにして出力クロックＭｃｌｋの位相をクロック発振器１の位相と同期させる動作を行う。
【００１３】
上記のように、ＤＬＬ回路１０の動作そのものは、出力クロックＭｃｌｋの位相を基準クロックＲｃｌｋの位相と同期させるフィードバック制御動作を行う。ところで、本発明では、後記で詳述するように、基準クロックＲｃｌｋを位相変調することにより、出力クロックＭｃｌｋのスペクトルを拡散させるが、このための手段として、本実施形態では上記したＤＬＬ回路１０の要素として示した可変遅延回路２を利用し、可変遅延回路２を制御することによりスペクトルを拡散させる機能を実現する。
具体的には、第１のチャージポンプ４より容量の大きな第２のチャージポンプ１２を共通の入力端子に接続して、両チャージポンプの電流を可変遅延回路２への制御入力とする。この場合に、第２のチャージポンプ１２の出力信号は第１のチャージポンプ４の出力信号に比較して大きく設定されているため、第２のチャージポンプの出力信号を操作し制御入力を変化させることにより、意図的に周期が変化するクロック信号を生成することができる。
こうした方式に従って行う本実施形態のスペクトル拡散変調クロックの生成プロセスについて、以下に詳細に説明する。
【００１４】
本発明は、発振器からの基準クロックの周期を位相変調方式により変動させることによりスペクトル拡散を行うが、その際に基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差を所定の範囲に制限し、変調（スペクトル拡散された）クロックにおいて一定の同期性の保証をする。
基準クロックＲｃｌｋ、変調クロックＭｃｌｋそれぞれを基準とする２つのシステム間におけるデータの受け渡しの際、この一定の同期性の保証がされない場合は、このシステム間を非同期なインターフェースとみなして、２つのシステム間でデータの受け渡しを正しく行うための手段を付設する必要がある。つまり、互いに非同期なシステムのインターフェースでデータを正しく送受信するためには、上記［従来の技術］で図１０を参照して述べたように、バッファメモリなどを使用した、所謂非同期インターフェース回路を設ける必要がある。
一定の同期性を保証するということは、上述の異なるクロックを基準とする２つのシステム間でのインターフェースのタイミング制約を定義することになり、この一定のタイミング制約のもとでデータの受け渡しが可能なシステムのタイミング設計を行うことで、上述の非同期インターフェース回路を不要とすることが可能になる。
例えば、基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差の限界を例えば基準クロックＲｃｌｋの１／２周期として、このタイミング制約を定義した場合に、基準クロックＲｃｌｋに対する変調クロックＭｃｌｋの位相差がこの限界値を越える（図３（ｅ）に示す状態となる）と、次の周期でのデータを取込む（データの取込みはクロックパルスの立ち上がりのタイミングで行われる）ことになり、誤ったデータになってしまう。
従って、本例では変調クロックパルスのエッジは、図３（ｆ）に示すように、−１／２Ｔｒｃｌｋと１／２Ｔｒｃｌｋの間（Ｔ）に存在させる、つまり基準クロックと変調クロックとの位相差を常に基準クロックの周期Ｔｒｃｌｋの１／２以内に抑え、一定の同期性の保証をするようにすれば、スペクトル拡散されたクロックを用いても、上記［従来の技術］で図１０を参照して述べたような、データ転送インターフェースに使用しなければならなかったバッファメモリを不要にすることが可能になる。なお、本例では基準クロックＲｃｌｋと変調クロックＭｃｌｋとの位相差の限界値として基準クロックＲｃｌｋの１／２周期としているが、この値は、タイミング制約の設計条件として適宜選択し得る値の一例を示したにすぎない。
【００１５】
ここで、発振器からの基準クロックの位相を変調するための手段として用いる可変遅延回路２の仕組みを説明する。可変遅延回路２は、ｎ個（ここでは、８個の例を示す）の遅延素子からなり、遅延制御電圧Ｖｃｔｒｌに応じて、各遅延素子は入力されるクロック信号をそれぞれ所定量だけ遅延させ、最終段の素子を通して変調クロックＭｃｌｋを出力するような構成である。
このような構成を有する可変遅延回路２において、上述のように、基準クロックＲｃｌｋに対する位相差が限界値（基準クロックＲｃｌｋの１／２周期）を越えないように、遅延出力（変調）クロックＭｃｌｋを制御する必要がある。このような制御動作を行うために、本実施形態では、各遅延素子の出力端Ｐ１〜Ｐ８からは、図４に示すように各素子により遅延されて一定間隔づつずれた遅延クロックｐ１〜ｐ８（なお、図４において、出力端Ｐ５〜Ｐ８の波形図は記載を省略している）を生成し、後述する基準クロックＲｃｌｋに対する位相関係から可変遅延回路２の動作状態を検出するために利用される。
【００１６】
次に、遅延制御電圧Ｖｃｔｒｌに応じて制御される可変遅延回路２の動作状態を検出する手段について説明する。可変遅延回路２の動作状態は、上述の各遅延素子の出力端に発生する遅延クロックｐ１〜ｐ８の出力状態から検出することが可能で、各クロックサイクル毎にその時点の可変遅延回路２の遅延クロックｐ１〜ｐ８の出力状態により、基準クロックに対する変調クロックの位相差を得、得られた位相差により、変調クロックが先に述べた基準クロックの周期Ｔｒｃｌｋの１／２を越えないように制御する。
よって、この位相差検出手段は、検出結果に従って可変遅延回路２への制御入力を設定する遅延設定回路１１に設けられ、各遅延素子の端子Ｐ１〜Ｐ８から出力される位相の異なる遅延クロックは遅延設定回路１１の位相差検出手段へ入力される。
ここで、可変遅延回路２の各遅延素子の出力端Ｐ１〜Ｐ８の出力状態から基準クロックに対する変調クロックの位相差検出方法を詳細に説明する。
図５は、基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋの関係を示し、位相差の検出原理を説明するタイムチャートである。
図５中の（１）は、基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋとの位相が一致している場合を表し、点Ａは１周期遅延したスペクトル拡散変調クロックＭｃｌｋの立ち上がりを表わす。図５中の（１）の下に示されるタイムチャート（１）’は、（１）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。なお、ここでは、基準クロックＲｃｌｋにおける、Ｈｉｇｈ／ＬｏｗのＤＵＴＹ比は５０％としている。また、各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がりに注目しているが、立ち下がりでも良い。
図５中の（２）は、スペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が基準クロックＲｃｌｋより遅れたケースで、同じく図５中の（２）’は、（２）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（３）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が最大値１／２Ｔｒｃｌｋまで遅れたケースを示す。同じく図５中の（３）’は、（３）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（４）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が基準クロックＲｃｌｋより進んだケースで、同じく図５中の（４）’は、（４）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
図５中の（５）はスペクトル拡散変調クロックパルスＭｃｌｋの立ち上がり時点が最大値１／２Ｔｒｃｌｋまで進んだケースを示す。同じく図５中の（５）’は、（５）の動作状態における可変遅延回路２の各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり時点を示す。
【００１７】
遅延設定回路１１の位相差検出手段は、ロジック回路又はマイコンにより構成し、図５の（１）’〜（５）’に示す各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８の立ち上がり（立ち下がりでも良い、以下の記述においても同様）時における基準クロックＲｃｌｋのレベルがＨｉｇｈ／Ｌｏｗいずれかを判定することにより、可変遅延回路２の動作状態、即ち遅延により生じる基準クロックに対する変調クロックの位相差を検出する。また、遅延設定回路１１は、位相差の検出結果によってスペクトル拡散変調クロックを生成する可変遅延回路２への入力制御電圧を生成するための設定を変更する。
位相差検出の実施手順としては、各遅延素子のクロックパルス出力の立ち上がり時点で基準クロックＲｃｌｋがＨｉｇｈの場合はＨ信号を、Ｌｏｗの場合はＬ信号を生成し、このＨ，Ｌ信号の組み合わせがそのときの可変遅延回路２の動作状態を表す。
前記図５中の（１）の場合、遅延素子出力ｐ１〜ｐ４の立ち上がり時点で基準クロックＲｃｌｋがＨｉｇｈであるから、Ｈ信号が生成され、遅延素子出力ｐ５〜ｐ８の立ち上がり時点で基準クロックがＬｏｗであるからＬ信号を生成する。
次の図５中の（２）の場合、ｐ１〜ｐ３、ｐ７，ｐ８の立ち上がり時点で基準クロックＲｃｌｋもＨｉｇｈであるから、Ｈ信号が生成され、ｐ４〜ｐ６の立ち上がり時点で基準クロックはＬｏｗであるからＬ信号を生成する。同様に図５中の（３）の場合、ｐ１、ｐ２、ｐ６〜ｐ８の立ち上がり時点で基準クロックＲｃｌｋもＨｉｇｈであるから、Ｈ信号が生成され、ｐ３〜ｐ５の立ち上がり時点で基準クロックはＬｏｗであるからＬ信号を生成する。
以上、基準クロックＲｃｌｋに対し、遅延素子の出力が遅れる場合を説明したが、基準クロックＲｃｌｋに対し遅延素子の出力が進む場合についても、同様の判定をすると、下記［表１］に示される（４）、（５）のようになる。なお、［表１］は、図５中に（１）〜（５）として示した動作状態における遅延素子出力ｐ１〜ｐ８の判定結果をまとめて表している。
【００１８】
【表１】
遅延設定回路１１は、上記のようにして得た各遅延素子のクロックパルス出力ｐ１、ｐ２、…ｐ８のの立ち上がり時における基準クロックＲｃｌｋのレベルがＨｉｇｈ／Ｌｏｗいずれかを判定し、得たＨ，Ｌ信号の組み合わせ（［表１］参照）から、可変遅延回路２の動作状態、即ち基準クロックに対する変調クロックの位相差が検出できるので、位相差を周期Ｔｒｃｌｋの１／２の範囲内に制限するような遅延量（位相）に可変遅延回路２の設定を変更しながら位相変調をかけることが可能になる。
【００２０】
次に、上記のようにして位相差を周期Ｔｒｃｌｋの１／２の範囲内に抑えるという制限を加えながら変調クロックの周期を変動（スペクトルを拡散させる）させる基準クロックの位相変調動作について説明する。
遅延設定回路１１は、変調クロックを生成する際に、上記したように、位相差を周期Ｔｒｃｌｋの１／２の範囲内に制限するので、位相差がこの制限値の上限又は下限に達した（図５及び［表１］の（３），（５）の状態）ことを検出したときに、それぞれこれまでの制御条件の設定を変更する。即ち、位相を遅らせる設定で制限値を越える場合には、位相を進める方向に、又位相を進ませる設定で制限値を越える場合には、位相を遅らせる方向に変更する。ただし、この位相の遅進を変更する場合に、同時に変調クロックのスペクトルを拡散させるために、各サイクル毎の位相変調の結果として変調クロックの周期を変えるような条件で設定を変更する。
先ず、設定の変更に従う基本的な位相制御動作を説明すると、設定の変更は、進み、遅れいずれかの方向で周期をΔｔ変化させるという設定条件の変更が指示され、実際に可変遅延回路２においては、周期をΔｔ変化させるために必要な位相差が生じるように、その位相差に見合う制御電圧ΔＶを入力することになる。位相の遅進により制御電圧ΔＶを下げるように制御する場合とΔＶ上げるように制御する場合があるが、一例としてΔＶを下げ、位相を遅らせる場合を説明する。
遅延設定回路１１は、位相を遅らせクロック周期をΔｔ変化させるために必要な制御電圧ΔＶを可変遅延回路２の制御入力として与えるように、Δｔに対応する電荷ΔＱを第２のチャージポンプ１２が取りだすように指示し、遅延制御電圧ＶｃｔｒｌをΔＶ下げるよう制御する。
図６は、この制御による位相変調されたクロックのタイムチャートを示す。図６は、基準クロックＲｃｌｋの各サイクル毎に一定の遅延制御電圧ΔＶ下げるよう制御する例を示している。
図６に示すように、この例においては、変調クロックＭｃｌｋの第１クロックについて、遅延制御電圧ＶｃｔｒｌをＶｒｅｆ−ΔＶとする。なお、Ｖｒｅｆは基準クロックＲｃｌｋと出力クロックが調相時の遅延制御電圧である。この遅延制御電圧Ｖｃｔｒｌにより変調クロックＭｃｌｋの位相は基準クロックＲｃｌｋからΔｔだけ位相が遅れる。同じく第２クロックについては、遅延設定回路１１は遅延制御電圧ＶｃｔｒｌをＶｒｅｆ−２ΔＶとする。この遅延制御電圧Ｖｃｔｒｌにより変調クロックの位相は基準クロックから２Δｔだけ位相が遅れる。以下同様に、第ｎクロックについては、基準クロックからｎΔｔだけ位相が遅れた変調クロックが生成される。従って、この間の変調クロックの周期Ｔｍｃｌｋは、基準クロックの周期Ｔｒｃｌｋ＋Δｔとなり、周期をΔｔ変化させる。
以上、ΔＶを下げて、位相を遅らせて制御する場合について説明したが、ΔＶを上げて、位相を進ませて制御する場合も同様に制御される。
【００２１】
上記では、基準クロックと変調クロックの位相差が制限値の上限又は下限に達したときに、これまでの制御条件の設定を変更する際に、位相の遅進と同時に、変調クロックの周期の変更行うことを可能にする基本的な位相制御動作（図６参照）について示したが、変調クロックのスペクトルを拡散させるためには、変調クロックの周期にバラツキを与えるような設定条件の変更を行う必要がある。
次に示す実施形態は、上記した基本的な位相制御動作に基づいて、スペクトルを拡散させた変調クロックを生成するための変調動作を伴う好適な実施形態を示す。
本実施形態では、基準クロックと変調クロックの位相差が制限値（基準クロック周期Ｔｒｃｌｋの１／２）の上限又は下限に達したときに、これまでの制御条件の設定を変更する際に、位相の遅進の変更に加えて、変調クロックの周期の変更を行うが、周期にバラツキを与えてスペクトルを拡散させるような変調プロファイルを用いる。この変調プロファイルは、上記制限値の上限又は下限の間を上記制限値の上限又は下限の間を位相差（基準クロックと変調クロックの位相差）が漸増・漸減するようなプロファイルに従うようにする。
【００２２】
図７は、本実施形態によるスペクトル拡散変調クロック生成時の動作特性を示すチャートである。図７の（Ａ）は、クロックサイクルＮに対する変調クロックの周期Ｔｍｃｌｋを示し、この周期は基準クロックの周期Ｔｒｃｌｋに対する変化量（Δｔ）で表され、クロック群ｎ（１），ｎ（２）・・・毎に周期を変動させている。図７の（Ｂ）は、同図（Ａ）に対応させたクロックサイクルＮに対する基準クロックと変調クロックの位相差φ（Ｎ）を示す。図７の（Ｂ）に示す位相差φ（Ｎ）は１サイクル当たりの位相差で、＋φｍａｘ（Ｎ）は上記制限値（上記実施形態では基準クロック周期Ｔｒｃｌｋの１／２とした）の上限値、−φｍａｘ（Ｎ）は下限値を表す。
この動作特性は、図７（Ｂ）に示すように、上記制限値の上限値＋φｍａｘ（Ｎ）と下限値−φｍａｘ（Ｎ）の間で位相差φ（Ｎ）が漸増・漸減を交互に繰り返し、上下限値を結ぶ各位相差特性線（図７（Ａ）のクロック群ｎ（１），ｎ（２）・・・に対応）はその間の変調クロック周期Ｔｍｃｌｋの設定を一定としているので、直線で示されているが、各クロック群ではそれぞれ異なる値の変調クロック周期Ｔｍｃｌｋ（図示の例では、Δｔ，−２Δｔ，３Δｔ・・・）を設定し、変調クロックの周期にバラツキを与える。なお、図７の例では、変調クロックの変動周期Ｎｃｔｍの半周期の変調プロファイルを折り返す形で一周期分のプロファイルを形成している。
このように、変調クロックの周期にバラツキを与えて変動させることにより、スペクトル拡散効果を高めることができる。
【００２３】
図９は、本実施形態により生成されるスペクトル拡散変調クロックによるＥＭＩ低減効果を示す実験結果を表したものである。
図９の（ａ）は、２０ＭＨｚから６０ＭＨｚの変調無しのクロックについて、その電力スペクトラムを解析した結果を示し、同図の（ｂ）は、本実施形態のスペクトル拡散変調クロックの電力スペクトラムの解析結果を示す。図９に示すように、スペクトル拡散変調クロックの場合、変調無しのクロックに比して、中心周波数（４０ＭＨｚ）に現れるピーク値が低減されており、又帯域が広くなっていることがわかる。
【００２４】
本発明に係わるスペクトル拡散変調クロック生成回路を適応したデータ処理回路ブロックの概略図を図８に示す。
図８において、スペクトル拡散変調クロック生成回路２３を用いるデータ処理回路２０は、処理したデータを利用側の回路ブロック２１に送る場合、スペクトル拡散変調クロックが一定の同期性を保証され（即ち、基準クロックに対する変調クロックの位相差を例えば基準クロックの１／２周期に制限している）、周期越えを起こすことがないので、データ処理回路２０側には基準クロック生成回路２２、スペクトル拡散変調クロック生成回路２３、基準クロック生成回路２２から供給される基準クロックに基づいてデータを取込み、次段フリップフロップ２５に転送するフリップフロップ２４、データをスペクトル拡散変調クロックで取込み、次段の表示装置に転送するフリップフロップ２５を備えるだけでよく、従来例（図１０参照）に示したようなバッファメモリを用いることなく正常な動作が可能である。このように、本実施形態のスペクトル拡散変調クロック生成回路によれば、データ転送インターフェースにバッファメモリを不要にしたデータ転送インターフェースを要素として、簡単な構成で高パフォーマンスのデータ処理回路を提供することができる。
【００２５】
【発明の効果】
本発明のクロック生成回路によると、発生した基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相変調方式を用いて、変調クロックの周期を変動させることによりスペクトル拡散を行い、しかも基準クロックと変調後の拡散クロックとの位相差を所定の範囲に（基準クロック周期を単位として定めた所定の限界値を越えないように）制限することにより、拡散クロックにおいて一定の同期性の保証を可能にしたので、本発明のスペクトル拡散されたクロックをシステム内のデバイスや回路の各部の動作クロックとして用いても、従来技術におけるようにデータ転送インターフェースに付加しなければならなかったバッファメモリを不要にして、容易にシステム内の動作クロックとして適用することができ、適用したシステムのパフォーマンスの向上を図ることが可能になる。
また、基準クロックの位相を制御する回路をＤＬＬ回路としたことにより、基準クロックと変調クロックの位相関係を一定に保つことができるので、動作の安定性を向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるスペクトル拡散変調クロック生成回路の回路ブロック図である。
【図２】図１に回路要素として用いたチャージポンプの一例を示す回路図である。
【図３】基準クロックＲｃｌｋと遅延設定回路の出力である位相変調クロックＭｃｌｋとの関係を示すタイムチャートである。
【図４】可変遅延回路の遅延素子からの出力ｐ１、ｐ２、…ｐ８を示すタイムチャートである。
【図５】基準クロックＲｃｌｋとスペクトル拡散変調クロックＭｃｌｋの関係を示し、位相差の検出原理を説明するタイムチャートである。
【図６】可変遅延回路の制御入力をサイクル毎にΔＶ増やす制御による位相変調されたクロックのタイムチャートを示す。
【図７】スペクトル拡散変調クロック生成時の動作特性を示すチャートである。
【図８】本発明のスペクトル拡散変調クロック生成回路を適用したデータ処理回路の一例を示す回路ブロックである。
【図９】スペクトル拡散変調しないクロックと本発明のスペクトル拡散変調クロックの電力スペクトラムを示す図である。
【図１０】従来のバッファメモリを組み込んだスペクトル拡散クロックを用いるデータ処理回路の一例を示す回路ブロックである。
【符号の説明】
１…基準クロック発振器、 ２…可変遅延回路、
３…位相比較器、 ４…第１のチャージポンプ、
５…フィルタ、 １０…ＤＬＬ（遅延同期）回路、
１１…遅延設定回路、 １２…第２のチャージポンプ。
Claims (6)
- 基準クロックの発振器と、該発振器から発生する基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするクロック生成装置。
- 入力された基準クロックの位相をクロック周期毎に変更可能な設定条件に従って制御する位相制御手段を有し、該位相制御手段で位相制御されたクロックを出力とするクロック生成装置であり、前記位相制御手段は、前記設定条件を出力クロックのスペクトルを拡散させるように変更することを特徴とするクロック生成装置。
- 請求項１又は２に記載されたクロック生成装置において、前記位相制御手段は、基準クロックを前記設定条件に応じた制御入力に従って遅延させる可変遅延回路と、該可変遅延回路における遅延状態を検出し、遅延により位相制御されたクロックの基準クロックに対する位相差がクロック周期を単位として定めた所定の限界値を越えないように、可変遅延回路への制御入力を調整する回路とを有することを特徴とするクロック生成装置。
- 請求項１乃至３のいずれかに記載されたクロック生成装置において、前記位相制御手段は、位相制御されたクロックの基準クロックに対する位相差を、クロック周期を単位として定めた所定の前記限界値内の上限及び下限の間を漸増・漸減させるようなプロファイルに従って制御入力を調整することを特徴とするクロック生成装置。
- 請求項３又は４に記載されたクロック生成装置において、前記可変遅延回路を回路要素として有するＤＬＬ回路を備え、可変遅延回路の制御入力をＤＬＬ回路と前記位相制御手段とで合成することを特徴とするクロック生成装置。
- 請求項５に記載されたクロック生成装置において、前記可変遅延回路を制御電圧に従い基準クロックを遅延させる回路とし、前記ＤＬＬ回路は、該可変遅延回路からの遅延出力クロックと基準クロックの位相を比較する比較器と、該比較器の位相差出力に応じて前記可変遅延回路の制御電圧を生成する第１のチャージポンプを備え、前記位相制御手段は、制御入力を調整する回路に第１のチャージポンプに比べ容量のより大きい第２のチャージポンプを用い、制御条件として設定された位相差に応じて制御電圧を生成することを特徴とするクロック生成装置。
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