KR100621809B1 - 확산 스펙트럼 클럭 발생기 - Google Patents

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Abstract

본 발명은 확산 스펙트럼 클럭 발생기에 관한 것으로, 아날로그 PLL이나 DLL을 사용하지 않음으로써, 공정변화 및 입력에 대한 안정적인 출력을 얻을 수 있으며, 회로 설계 및 테스트 공정을 용이하게 할 수 있는 이점이 있다.
본 발명에 의한 확산 스펙트럼 클럭 발생기는, 입력클럭의 주기를 일정 시간 지연시키는 딜레이 셀을 포함하며, 상기 입력 클럭의 주기를 딜레이 셀의 수로 환산하는 입력클럭 환산부; 외부로부터 변조 속도 및 변조 주파수 데이터가 인가되고, 상기 입력클럭 환산부로부터 환산된 딜레이 셀의 수가 인가되며, 상기 인가된 변조 속도와 변조 주파수 데이터 및 상기 환산된 딜레이 셀의 수를 이용하여 변조된 입력클럭의 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수를 연산하는 지터 딜레이 연산부; 외부로부터 변조 주파수 데이터가 인가되고, 상기 인가된 변조 주파수에 의해 변조된 입력클럭수를 연산하는 변조클럭수 연산부; 상기 지터 딜레이 연산부로부터 인가된 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수와 상기 변조 클럭수 연산부로부터 인가된 변조 입력클럭수를 이용하여 인접한 변조 입력클럭간의 지터 변화폭을 연산하고, 이를 누적시키는 변조클럭 지터 누적부; 상기 변조클럭 지터 누적부에서 누적된 변조 입력클럭간의 지터 변화폭에 해당되는 딜레이 수를 비교하여 출력클럭의 에지를 연산하는 출력클럭 에지 연산부; 및 상기 출력클럭 에지 연산부로부터 연산된 에지를 인가받아 상기 에지를 가지는 출력클럭을 발생시키는 출력단;을 포함한다.
확산 스펙트럼 클럭 발생기, 딜레이 셀, 지터 주기, 지터 변화폭

Description

확산 스펙트럼 클럭 발생기{SPREAD SPECTRUM CLOCK GENERATOR}
도 1a는 종래 기술에 의한 확산 스펙트럼 클럭 발생기의 블록도
도 1b는 종래 기술에 의한 확산 스펙트럼 클럭 발생기에서 발생되는 출력클럭을 나타낸 그래프
도 2a는 본 발명에 의한 확산 스펙트럼 클럭 발생기의 블록도
도 2b 및 도 2c는 본 발명에 의한 확산 스펙트럼 클럭 발생기에서 발생되는 출력클럭을 나타낸 그래프
<도면의 주요 부호에 대한 설명>
201 : 입력클럭 환산부 201a: 딜레이 셀
202 : 지터 딜레이 연산부 203 : 변조클럭수 연산부
204 : 변조클럭 지터 누적부 205 : 출력클럭 에지 연산부
206 : 출력단
본 발명은 확산 스펙트럼 클럭 발생기에 관한 것으로, 아날로그 PLL이나 DLL을 사용하지 않음으로써, 공정변화 및 입력에 대한 안정적인 출력을 얻을 수 있으며, 회로 설계 및 테스트 공정을 용이하게 할 수 있는 확산 스펙트럼 클럭 발생기에 관한 것이다.
최근 반도체 장치의 집적 속도와 집적도가 증가됨에 따라, 전자기파 방사로 인한 EMI(전자기 방해) 문제가 대두되고 있다
그 이유는, 동작 주파수가 증가됨으로써 파장이 점점 짧아지고 있을 뿐 아니라, 접속회로 또는 기판 내부의 배선길이 또한 고주파 신호의 파장 길이 정도로 짧아지게 되어 배선과 같은 접속 부분도 안테나로 사용될 수 있게 되었으며, 이에 따라, 전자기파 방사 또한 증가하였기 때문이다.
이러한 전자기파 방사는 많은 전자 장치 또는 통신 장치들의 오동작을 야기하고 있으므로, 이러한 문제를 해결하기 위하여 전자 장치 또는 통신 장치를 먼저 테스트하고, 테스트 결과, 전자기파가 방사된다고 판단되는 전자 장치 또는 통신 장치에 대해서는 회로배열 등을 개선하거나 전자기파를 차폐하는 조치 등을 취하고 있다.
그러나, 소형화 및 경량화가 요구되는 휴대 장치 등은 전자기파를 감소하기 위한 충분한 차폐 달성이 매우 어려우므로, 반도체 장치의 입력클럭 주파수를 약간 변화시키거나 입력클럭에 지터(jitter)를 가산하여 잡음 피크(peak)를 분산시키는 조치 등이 취해지는데, 이러한 조치 중에 하나가 바로 확산 스펙트럼 클럭 발생기 (Spread Spectrum Clock Generator ; 'SSCG')를 이용해 클럭을 발생시키는 것이다.
확산 스펙트럼 클럭 발생기는 일정한 주파수 영역에서 변조(modulation)하는 클럭을 발생시키는 장치로써, 확산 스펙트럼 클럭 발생기를 통해 출력된 클럭은 중심주파수를 기준으로 양쪽으로 퍼진 형태의 스펙트럼을 가지게 되어 임의의 주파수 성분에서의 잡음 피크가 감소된다.
도 1a는 종래 기술에 의한 확산 스펙트럼 클럭 발생기의 블록도를 나타내며, 도 1b는 종래 기술에 의한 확산 스펙트럼 클럭 발생기에서 발생되는 출력클럭을 나타낸 그래프이다.
도 1a에서 도시한 바와 같이, 종래 기술에 의한 확산 스펙트럼 클럭 발생기는, 클럭 자체를 발생하는 PLL(Phase Locked Loop ; 110)과 동기된 상기 PLL(110)을 미세 조정하여 주파수를 변화시키는 변조기(Modulator ; 120)로 구성된다.
여기서, 상기 PLL(110)은, 분주기(111), PFD(Phase Frequency Detector ; 112), 전하 펌프(113), 전압 제어 발진기(114), 전압 가산회로(115)로 구성되어 있다.
이때, 상기 PFD(112)는, 소정 팩터에 의해 분주되는 입력클럭과 상기 전압 제어 발진기(114)로부터 출력되는 출력클럭의 위상 및 주파수 차이를 검출하고, 위상 차이에 따라 상기 전하 펌프(113)를 제어하기 위한 신호를 출력한다.
또한, 상기 전하 펌프(113)는, 위상 차이에 따른 차전압을 출력하며, 이때, 변조기(120)는 작은 진폭을 가지는 스펙트럼 변조 신호(A)를 출력하여, 도 1b에서 도시한 바와 같이, 소정의 스펙트럼 확산 변조 주기(이하 '지터 주기') 및 스펙트럼 확산 변조 주파수 변화폭(이하 '지터 변화폭')을 가지는 출력클럭을 발생시킨다.
그리고, 상기 전압 가산회로(115)는 차전압에 상기 스펙트럼 변조 신호(A)를 가산시켜 상기 전압 제어 발진기(114)에 인가한다.
한편, 상기 지터 주기 및 상기 지터 변화폭은 상기 변조기(120)에 의해 생성된 스펙트럼 변조 신호(A)에 결정된다.
그러나, 종래 기술에 의한 확산 스펙트럼 클럭 발생기는, 아날로그 PLL이나 DLL(Delayed Lock Loop)을 사용하여 구성됨으로써, 공정변화 및 입력에 민감한 전압 제어 발진기 등이 사용되며, 이에 따라, 공정변화 및 입력에 불안정한 출력을 얻게 되는 문제점이 있었다.
또한, 아날로그 PLL이나 DLL을 사용함에 따라, 안정적인 출력을 위해 전압 제어 발진기의 이득을 작게 설계하여야 하므로, 회로 설계 및 테스트 공정이 어려워지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 아날로그 PLL이나 DLL을 사용하지 않음으로써, 공정변화 및 입력에 대한 안정적인 출력을 얻을 수 있으며, 회로 설계 및 테스트 공정을 용이하게 할 수 있는 확산 스펙트럼 클럭 발생기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 확산 스펙트럼 클럭 발생기는, 입력클럭의 주기를 일정 시간 지연시키는 딜레이 셀을 포함하며, 상기 입력 클럭의 주기를 딜레이 셀의 수로 환산하는 입력클럭 환산부; 외부로부터 변조 속도 및 변조 주파수 데이터가 인가되고, 상기 입력클럭 환산부로부터 환산된 딜레이 셀의 수가 인가되며, 상기 인가된 변조 속도와 변조 주파수 데이터 및 상기 환산된 딜레이 셀의 수를 이용하여 변조된 입력클럭의 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수를 연산하는 지터 딜레이 연산부; 외부로부터 변조 주파수 데이터가 인가되고, 상기 인가된 변조 주파수에 의해 변조된 변조 입력클럭수를 연산하는 변조 클럭수 연산부; 상기 지터 딜레이 연산부로부터 인가된 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수와 상기 변조 클럭수 연산부로부터 인가된 변조 입력클럭수를 이용하여 인접한 변조 입력클럭간의 지터 변화폭을 연산하고, 이를 누적시키는 변조클럭 지터 누적부; 상기 변조 클럭 지터 누적부에서 누적된 변조 입력클럭간의 지터 변화폭과 상기 지터 변화폭에 해당되는 딜레이 수를 비교하여 출력클럭의 에지를 연산하는 출력클럭 에지 연산부; 및 상기 출력클럭 에지 연산부로부터 연산된 에지를 인가받아 상기 에지를 가지는 출력클럭을 발생시키는 출력단;을 포함한다.
이때, 상기 입력클럭의 주기에 해당되는 딜레이 셀의 수는, 상기 입력클럭 변환부에서 지연된 입력클럭의 에지와 상기 출력단으로부터 발생된 출력클럭의 에지가 일치하는 때에 딜레이 수와 동일한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 바람직한 실시예에 대하여 보다 상세히 설명하기로 한다.
도 2a는 본 발명에 의한 확산 스펙트럼 클럭 발생기의 블록도를 나타내고, 도 2b 및 도 2c는 본 발명에 의한 확산 스펙트럼 클럭 발생기에서 발생되는 출력클럭을 나타낸 그래프이다.
도 2a에서 도시한 바와 같이, 본 발명에 의한 확산 스펙트럼 클럭 발생기는, 입력클럭 환산부(201), 지터 딜레이 연산부(202), 변조클럭수 연산부(203), 변조클럭 지터 누적부(204), 출력클럭 에지 연산부(205), 출력단(206)을 포함하고 있다.
이하, 본 실시예에서는 입력클럭의 주기를 10㎱, 하나의 딜레이 셀(delay cell ; 201a)이 지연시키는 주기를 10㎰, 변조 속도(Modulation Rate ; 이하 'MR')를 +/- 2%, 변조 주파수(Modulation Frequency ; 이하 'MF')를 200㎑, 상기 MF에 따라 변조된 입력클럭수를 500개라 가정하고, 상기 가정 하에서 본 발명에 의한 확산 스펙트럼 클럭 발생기를 설명하기로 한다.
먼저, 상기 입력클럭 확산부(201)는, 입력클럭의 주기를 일정 시간 지연시키는 딜레이 셀(201a)을 포함하며, 상기 입력클럭의 주기를 딜레이 셀(201a)의 수로 환산한다.
따라서, 본 실시에에서는 상기 입력클럭의 주기가 10㎱이고, 하나의 딜레이 셀(201a)이 지연시키는 주기는 10㎰이므로, 상기 입력클럭의 주기는 딜레이 셀 1000개로 환산할 수 있다.
이때, 상기 환산된 딜레이 셀의 수(예 : 1000개)는, 상기 입력클럭 환산부(201)에서 지연된 입력클럭의 에지와 상기 출력단(206)으로부터 발생된 출력클럭의 에지가 일치하는 시점의 딜레이 수와 동일하다.
한편, 상기 지터 딜레이 연산부(202)는 외부로부터 MR 및 MF가 인가되고, 상기 입력클럭 환산부로부터 환산된 딜레이 셀의 수가 인가되며, 상기 인가된 MR 과 MF 및 환산된 딜레이 셀의 수를 이용하여 변조된 입력클럭의 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수를 연산한다.
따라서, 본 실시예에서는, 상기 입력클럭 환산부(201)에서 딜레이 셀 1,000개로 환산된 입력클럭에 +/- 2%의 MR과 200㎑의 MF를 인가하게 되면, 상기 변조된 입력클럭의 총 지터 주기는 5㎲로 500,000개의 딜레이 수로 환산되며, 총 지터 변화폭은 +/-200㎰로 20개의 딜레이 수로 환산된다.
또한, 상기 변조클럭 연산부(203)는, 외부로부터 MF가 인가되고, 상기 인가된 MF에 의해 변조된 입력클럭수를 연산한다.
본 실시예에서는 상기 MF에 따른 변조된 입력클럭수를 500개로 가정하였으므로, 상기 변조클럭 연산부(203)에서는 500개로 연산된다.
한편, 상기 변조클럭 지터 누적부(204)는, 상기 지터 딜레이 연산부(202)에서 인가된 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수와 상기 변조 클 럭수 연산부(203)로부터 인가된 변조 입력클럭수를 이용하여 인접한 변조 입력클럭간의 지터 변화폭을 연산하고, 이를 누적시킨다.
따라서, 본 실시예에서는, 상기 변조된 입력클럭의 총 지터 주기가 5㎲이고, 총 지터 변화폭이 +/-200㎰이며, 변조된 입력클럭수가 500개이므로, 인접한 변조 입력클럭간의 지터 변화폭은 4ps이 되며, 인접한 변조 입력클럭간에서 각각 구한 지터 변화폭을 하나하나 누적시킨다.
또한, 상기 출력클럭 에지 연산부(205)는, 상기 변조클럭 지터 누적부(204)에서 누적된 변조 입력클럭간의 지터 변화폭과 상기 지터 변화폭에 해당되는 딜레이 수를 비교하여 출력클럭의 에지를 연산한다.
따라서, 본 실시예에서는, 딜레이 셀 하나가 지연시키는 주기는 10ps이므로,상기 변조클럭 지터 누적부(204)에서 누적된 변조 입력클럭간의 지터 변화폭과 상기 지터 변화폭에 해당되는 딜레이 수는 다음의 표 1을 사용하여 비교할 수 있다.
Figure 112005075414842-pat00001
이때, 누적된 지터 변화폭에 해당되는 딜레이 수는 반올림 연산을 적용하였는 바, 예를 들어, 누적된 변조 입력클럭간의 지터 변화폭이 8ps라면, 딜레이 셀 하나가 지연시키는 주기가 10ps이라 할지라도 상기 8ps의 지터 변화폭에 해당되는 딜레이 수는 1개가 된다.
한편, 상기 출력단(206)은, 상기 표 1을 토대로 연산된 에지를 가지는 출력클럭을 발생시키며, 상기 출력단(206)에서 발생된 출력클럭을 시간에 따른 주파수의 형태로 나타낸 것이 바로 도 2b이며, 상기 출력단(206)에서 발생된 출력클럭을 시간에 따른 딜레이 수의 형태로 나타낸 것이 바로 도 2c이다.
도 2b에서 도시된 인접한 클럭간의 지터 변화폭(W)는, 본 실시예의 경우 4ps이 되며, 상기 지터 딜레이 연산부(202)에서 연산된 총 지터 변화폭이 20개의 딜레이 셀로 환산되므로, 도 2c에서 도시된 바와 같이, 본 실시예에서는 20개의 딜레이 셀이 사용되며, 이에 따라, 1번째 딜레이 셀부터 20번째 딜레이 셀이 사용되게 되어 최종 출력은 입력클럭보다 200ps 지연된 클럭이 출력된다.
또한, 본 실시예의 변조된 입력클럭수는 500개이므로, 상기 출력클럭의 최소 주파수를 가지는 시간과 최대 주파수를 가지는 시간(T1, T2) 사이에는 250개의 클럭수를 가지게 된다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 의한 확산 스펙트럼 클럭 발생기는, 아날로그 PLL이나 DLL을 사용하지 않음으로써, 공정변화 및 입력에 민감한 전압 제어 발진기등을 사용할 필요가 없고, 이에 따라, 공정변화 및 입력에 안정적인 출력을 얻을 수 있는 효과가 있다.
또한, 아날로그 PLL이나 DLL을 사용하지 않음에 따라, 안정적인 출력을 위해 전압 제어 발진기의 이득을 작게 설계할 필요가 없으므로, 회로 설계 및 테스트 공정을 용이하게 할 수 있는 효과가 있다.

Claims (2)

  1. 입력클럭의 주기를 일정 시간 지연시키는 딜레이 셀을 포함하며, 상기 입력 클럭의 주기를 딜레이 셀의 수로 환산하는 입력클럭 환산부;
    외부로부터 변조 속도 및 변조 주파수 데이터가 인가되고, 상기 입력클럭 환산부로부터 환산된 딜레이 셀의 수가 인가되며, 상기 인가된 변조 속도와 변조 주파수 데이터 및 상기 환산된 딜레이 셀의 수를 이용하여 변조된 입력클럭의 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수를 연산하는 지터 딜레이 연산부;
    외부로부터 변조 주파수 데이터가 인가되고, 상기 인가된 변조 주파수에 의해 변조된 입력클럭수를 연산하는 변조 클럭수 연산부;
    상기 지터 딜레이 연산부로부터 인가된 총 지터 주기 및 총 지터 변화폭에 대한 딜레이 셀의 수와 상기 변조 클럭수 연산부로부터 인가된 변조 입력클럭수를 이용하여 인접한 변조 입력클럭간의 지터 변화폭을 연산하고, 이를 누적시키는 변조클럭 지터 누적부;
    상기 변조클럭 지터 누적부에서 누적된 변조 입력클럭간의 지터 변화폭과 상기 상기 지터 변화폭에 해당되는 딜레이 수를 비교하여 출력클럭의 에지를 연산하는 출력클럭 에지 연산부; 및
    상기 출력클럭 에지 연산부로부터 연산된 에지를 인가받아 상기 에지를 가지는 출력클럭을 발생시키는 출력단;을 포함하는 확산 스펙트럼 클럭 발생기.
  2. 제 1항에 있어서,
    상기 입력클럭의 주기에 해당되는 딜레이 셀의 수는, 상기 입력클럭 환산부에서 지연된 입력클럭의 에지와 상기 출력단으로부터 발생된 출력클럭의 에지가 일치하는 시점의 딜레이 수와 동일한 것을 특징으로 하는 확산 스펙트럼 클럭 발생기.
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