JP3853268B2

JP3853268B2 - 多相出力クロック発生回路

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Publication number: JP3853268B2
Application number: JP2002221024A
Authority: JP
Inventors: 広宣林田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2006-12-06
Anticipated expiration: 2022-07-30
Also published as: JP2004062578A

Description

【０００１】
【発明の属する技術分野】
本発明はＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）または、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）の分野に関するものであり、特に多相出力逓倍ＰＬＬの生成クロックを入力とするインターポレータを用い、高解像度の任意の位相クロック出力が可能なＰＬＬ・ＤＬＬ回路を実現すべく、その回路内部において帰還クロックの分周回路にシフトレジスタを用いる構成に関する。
【０００２】
【従来の技術】
従来、ＰＬＬ・ＤＬＬ回路は、クロックによるチップ、マクロ間のデータの受け渡しが発生するあらゆる場面で使われている。しかし、近年クロック周波数の高速化によるクロックスキューに関する問題、転送モードの多様化により、データ送信側のクロックと、データ受信側のクロックとで異なる位相関係を要求する装置等が増えている。しかし、図１８に示すような一般的な従来回路では、出力位相を任意に選択するような機構を有さず、出力位相が固定になってしまっているため、シリコン化後には微調性すらできず、出力位相をずらさなければならなくなった場合は、再度設計が必要となる。また、異なる位相を出力させようと望む場合、そのターゲットとなる位相にあわせた新たなマクロの再設計が必要となる。図１８に示すような従来の回路においては、基準クロック１００を入力し、同一の構成からなる遅延回路を４段有しており、全遅延回路出力後の位相を、元の基準クロックの位相とあわせる動作をすることで、全遅延値は基準クロック1周期となる。これにより、遅延回路１段通過後の位相は基準クロック１に対して、９０度遅れた位相をもち、この９０度位相に対して帰還クロック１１０の位相が合うように、制御回路Ｂ１７ｂにて、遅延回路１８ｂの遅延値を制御する。このとき、位相が合った状態で、遅延回路１８ｂの制御値をスレーブＤＬＬ側に渡せば、複数個のスレーブＤＬＬにて、おなじ９０度の位相を出力することができる。
【０００３】
【発明が解決しようとする課題】
上述した従来のＰＬＬ・ＤＬＬ回路においては、ただし、９０度ではなく、１８０度が必要な場合は、あらかじめ外部端子にて、１８０度を選択できるような機構を設けるか、もしくは、１８０度のみ対応するように、遅延回路２段目を通過後の位相を用いるようにする。さらに、たとえば４５度が必要な場合には、遅延回路の構成を８×ｎ段（nは整数）にする必要があり、さらに細かな位相が必要だとすると、遅延回路１８ｂを増やす必要がある。全遅延回路の段数をＮ段とすると、遅延回路１８ｂの一段あたりの遅延は、１／Ｎ×３６０°となり、Ｎを増やせば、増やすほど、１段あたりの遅延値は小さくなり、クロック周波数が高いほど、設計が困難になることは明白である。このような構成では、数度刻みで任意の出力位相を得ることは困難である。また、微細な位相分割を担うインターポレータを用いる場合は、入力周波数が低い範囲では内部で必要とする負荷容量が大きくなるとともに、その特性も悪化し、電源変動に弱いことは周知の事実である。
したがって本発明においては、インターポレータに高周波数の入力を与えるため、その前段に多相出力発振器を用い任意の位相出力を可能とした、また、その内部構成において、位相シフト器を用いることで、設計の容易さを可能にした点も大きな特徴である。
【０００４】
【課題を解決するための手段】
本発明の多相出力クロック発生回路は、出力クロックを、インターポレータに供給する多相出力発振回路と、
基準となる０位相出力および、外部端子によって設定制御可能な、任意のＸ位相出力を出力できる機構を有する前記インターポレータと、
基準クロックに対する任意のＹ位相の設定外部端子を有し、インターポレータへの逓倍クロックに対する前記任意のＸ位相出力を設定するための制御信号を出力し、同時に位相シフト器の位相シフト回数および、位相シフトデータの入力を選択するためのセレクト信号を出力する第１の制御回路と、
前記インターポレータからの前記基準となる０位相出力を分周して、かつ分周比を設定できる機構をもつ分周器と、
前記分周器からの２つの異なる位相の分周クロックを、前記位相シフト器の前記位相シフトデータ入力に入力し、位相シフトクロック入力に前記インターポレータより、前記任意のＸ位相出力クロックを入力し、前記位相シフトクロックに対してシフト回数を選択する仕組みを有する位相シフト器と、
前記基準クロックと前記分周器の分周出力の位相を比較し前記多相出力発信回路に対し発信周波数を制御する第１の位相比較器と、
前記Ｘ位相を、前記位相シフト器を介して、出力を遅延回路の基準遅延とする、第２の位相比較器と、
前記基準クロックの遅延回路の遅延値を合わせこむ第２の制御回路と、
を含み前記基準クロックに対して、Ｘ位相が異なる帰還クロックを生成することを特徴とする。
また、前記第２の制御回路より、遅延回路制御設定値を外部出力させることを特徴とする。
また、マスターＤＬＬに対するスレーブＤＬＬの個数を複数個マスタースレーブと接続することを特徴とする請求項１記載の多相出力クロック発生回路。
また、位相シフト回路からの出力を一回早いシフト回数で取り出したクロックを新たに設けた位相比較器にて、新たに設けた遅延回路の遅延値が基準クロックに対して位相が合うように、第３の制御回路にて位相あわせを行うことで、逓倍クロックに対して１周期分位相が異なる出力の設定できることを特徴とする。
また、遅延回路を省略し、任意相出力可能な周波数シンセサイザとして使用することを特徴とする。
また、Ｘ位相出力を外部端子より出力することを特徴とする。
また、インターポレータより、０位相、Ｘ位相とは独立して制御可能な位相である新たなＸ２位相を出力できるような機構をもちセレクタ回路にて、帰還クロックをＸ２位相出力もしくは、遅延回路出力にするか選択することができることを特徴とする。
【０００５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。図１に、本発明の一実施形態としてのＤＬＬ構成例を示す。本ＤＬＬは、多相出力発振回路１０、インターポレータ１１、分周器１２、位相シフト器１５、位相比較器１３、１６、制御回路Ａ１４，制御回路Ｂ１７を有する。多相出力発振回路１０からの出力クロック１２０は、インターポレータ１１に供給される。インターポレータ１１においては、基準となる０位相出力１３０および、外部端子によって設定制御可能な、任意のＸ位相出力１４０を出力できる機構を有する。制御回路Ａ１４では、基準クロック１００に対するＹ位相の設定外部端子を有し、インターポレータへの逓倍クロックに対するＸ位相出力を設定するための制御信号１９０を出力する。また、制御回路Ａ１４は同時に、位相シフト器の位相シフト回数および、位相シフトデータの入力を選択するためのセレクト信号２５０を出力する。インターポレータ１１からの０位相出力１３０は、分周器１２にて分周される。分周器１２は分周比を設定できる機構をもつ。位相比較器１３は、基準クロック１００を分周器および位相シフト器と同じ遅延時間を持つ遅延素子２０を介した信号と分周器１２の第１の分周出力１７０の位相を比較する。この位相比較結果１８０によって、多相出力発振回路１０内部で発振周期の制御が行われる。
分周器１２において、分周比を２に設定した場合、位相比較結果１８０により制御された多相出力発振回路１０において、２逓倍発振が行われる。また、Ｎ分周を設定した場合には、多相出力発振回路においては、Ｎ逓倍発振が行われ、このＮ分周の設定によって、ＰＬＬとしての発振周期が決定される。これらの動作により、基準クロックと０位相出力クロックは、同位相となり、尚且つ所望の発振周期を得ることができる。ここで得られた０位相出力１３０に対して、制御回路Ａ１４によって設定されたＸ位相出力１４０をインターポレータより出力する。ここで得られたＸ位相は、遅延回路１８の基準遅延となるので、位相シフト器１５を介して、第２の位相比較器１６に入力される。
ここで、図２を参照すると、図１の分周器１２の構成例を示している。すなわち、分周器入力クロックに対して、基準クロック１００と同周期に分周クロックを出力できるように、外部からのＮ分周選択用セレクト信号にて、分周クロックＦｎを選択する仕組みをもち、任意の第１の分周出力１７０が可能である。またその分周出力に対して、入力クロックに換算して１８０度分早い位相の第２の分周出力１７１を有している。すなわち、分数器１２は第１の分周出力１７０および、入力クロック半周期分早い第２の分周出力１７１の、２つの異なる位相の分周出力クロックを有する。この２つの異なる分周クロックは、位相シフト器に入力される。
ここで、図３を参照すると、図１の位相シフト器１５は以下のように構成されている。２つの位相シフトデータ入力である第１の分周出力１７０，第２の分周出力１７１をもち、この２つの位相シフトデータのどちらかを位相シフト器の外部からのセレクト信号２５０にて、選択できる仕組みを有する。また、ここで選択された位相シフトデータは位相シフトクロックに対して何回シフトさせるかを選択する仕組みを有する。分周器１２からの２つの異なる位相の分周クロックは、位相シフト器の位相シフトデータに入力される。位相シフトクロックには、インターポレータより、Ｘ位相出力クロックが入力される。この位相シフトクロックにて、選択された位相シフトデータをシフトすることで、位相比較器１６への基準クロックを生成する。この基準クロックに対して、基準クロック１００の遅延回路１８における遅延値をあわせこむことで、基準クロック１００に対して、Ｘ位相が異なる帰還クロック１１０を生成する。図１のインターポレータ１1は、特許公報「特開２００１−２７３０４８」などでも記述され、当業者にとってよく知られており、詳細な構成は省略する。
以下、本実施形態の動作について説明する。ＰＬＬ等の多相出力発振回路１０にて多相出力発振が開始される。多相出力１２０は、発振初期段階においては発振周波数が安定していない。この多相出力１２０はインターポレータ１１に供給される。このインターポレータ１１の一番早い位相の出力を０位相出力１３０と定義すると、０位相出力１３０は分周器１２に入力され、分周器１２では、設定された分周比になるように分周される。いま、分周器１２で４分周の設定が選ばれていたとすると、０位相信号４分周信号が、位相比較器１３に入力され、基準クロック１００と比較される。位相比較器１３における位相比較結果１８０は、多相出力発振回路１０に戻され、多相出力発振回路１０の発振が制御される。最終的には、４逓倍出力になった時点で発振は安定し、多相出力１２０、０位相出力１３０は基準クロック１００に対して４逓倍周波数になる。このとき、基準クロック１００に対して、０位相出力１３０の位相は同位相になっている。
ここで図４に４逓倍、８相出力の場合のタイミングチャートを示す。このタイミングチャートで示した、多相出力１２０Ｐ１から１２０Ｐ８の連続した等位相間隔をもつ８相クロックをインターポレータ１１によりさらに詳細に分割し、さらに詳細な等位相間隔の位相を得ることができる。タイミングチャート図５を使って説明する。たとえばインターポレータ１１で隣り合う２相間を１６分割する場合、基準クロック１００に対して、４逓倍×８相×１６分割＝５１２相の異なる位相を出力することができる。多相出力１２０Ｐ１、多相出力１２０Ｐ２を１６分割する場合を例にすると、０位相出力１３０は、多相出力１２０Ｐ２に対して、δｔ遅れて出力される。さらに、０相に対して、１位相遅い出力は、多相出力１２０Ｐ２に対して、（δｔ＋Ｔ／５１２）だけ遅れて出力される。また、分周器１２においては、第１の分周出力１７０および、入力クロック半周期分早い第２の分周出力１７２の、２つの異なる位相の分周出力クロックを有する。図６において、４分周動作時の分周器１２のタイミングチャートを示す。
次に、Ｙ位相指定外部端子１６０により基準クロック１００に対して、５１２相のうちの任意のＹ位相を選択した場合の動作の詳細を説明する。まず、具体的に、Ｙ＝６４とした場合を図７を用いて説明する。多相出力発振回路において、4逓倍クロックが出力されており、各逓倍クロックは１２８相の位相に等分割されている。ここで、基準クロックに対して６４位相は、逓倍クロック１周期を越えない値なので、逓倍クロックに対しても６４位相になる。したがって、インターポレータからの６４位相出力にて、1回位相シフトすることにより、基準クロック１００に対する、６４／５１２位相の出力が得られる。
さらに、Ｙ＝１９２とした場合について図8を用いて説明する。基準クロックに対して１９２位相は、逓倍クロックにおいては、１周期＋６４位相にあたる。すなわち、Ｙ＝６４の位相よりも、逓倍クロック１位相シフトした位相である。したがって、インターポレータからの６４位相出力にて、２回位相シフトすることにより、基準クロック１００に対する１９２／５１２位相の出力は得られる。
図９において、Ｙ位相指定外部端子１６０により、Ｙ位相が選択された場合、逓倍クロック1サイクル内には１２８相が含まれているので、逓倍クロックでのシフトクロック数Ｓは除算（Ｙ／１２８）＋１の結果となる。そして、インターポレータは逓倍クロックに対して、Ｙ−１２８×除算（Ｙ／１２８）＝Ｘ位相出力１４０を出力する。これが図１のＸ位相出力１４０にあたる。重ねて説明すると、Ｙ位相は、基準クロック周期に対して設定される値である。一方、インターポレータでは基準クロック１００から生成された、逓倍多相出力１２０をインターポレートするので、インターポレートされた出力の基準は、多相出力発振１２０となり、また、Ｘ位相は基準クロック１周期内に、逓倍クロックの数現れる。
ここまでで得られた、Ｘ位相出力１４０を用いて位相シフト器１５において分周器１２の第１の分周出力１７０、第２の分周出力１７１のうち選択された分周出力を、前述のシフト回数Ｓだけシフトさせる。この動作により、位相比較器１６への信号２００を生成する。位相シフト器１５における、分周器１２からの第１の分周出力１７０、もしくは第２の分周出力１７１のどちらを位相シフトデータとして選択するかは、Ｘ位相出力１４０とのSetup値のみで決まる値であり、Ｙ位相指定外部端子１６０の設定のみで決まる値である。この値は制御回路Ａ１４にてセレクト信号２５０として出力される。この詳細な説明を図１０のタイミングチャートに沿って説明する。第１の分周出力１７０、第２の分周出力１７１はそれぞれが半周期（１８０Degree）異なる位相である。０Degreeが選ばれているときのＸ位相出力１４０に対する第２の分周出力１７１のＳＥＴＵＰ時刻が一番厳しくなるように設計しておけば、Ｘ位相出力１４０の位相が進んだときには、第２の分周出力１７１に対するマージンは大きくなる。さらに、Ｘ位相出力１４０の位相が１８０Degreeまで進んだときには、Ｘ位相出力１４０に対する、第１の分周出力１７０のHOLDが厳しくなるため、第２の分周出力１７１よりも、１８０Degree遅れた第１の分周出力１７０を位相シフトデータとして用いる。第２の分周出力１７１は第１の分周出力１７０よりも１８０Degree遅れた位相をもっているため、１８０Degree遅れたＸ位相出力１４０の位相でSETUP条件は満たされる。第１の分周出力１７０同様に、３６０Degreeになると、Ｘ位相出力１４０に対する第２の分周出力１７１のＨＯＬＤが厳しくなるため、第１の分周出力１７０を位相シフトデータとして用いる。まとめると、０から１８０Degree未満までは第２の分周出力１７１を位相シフトデータに設定し、１８０から３６０Degree未満までは第１の分周出力１７０を位相シフトデータとして用いる。
このように、生成された図１の位相シフト信号２００は基準クロックに対して、Ｙ位相遅れたクロックとなる。ここで、基準クロック１００を遅延回路１８に入力し、帰還クロック１１０を位相比較器１６にて、位相シフト出力２００との位相をあわせる。このとき、位相比較器１６にて行われた位相比較結果を元に制御回路Ｂ１７にて、遅延回路１８の制御が行われる。ここで、位相シフト信号２００は基準クロックに対して、Ｙ位相遅れたクロックなので、その帰還クロック１１０も、基準クロック１００に対してＹ位相遅れた位相であることがわかる。ここで、位相シフト器１５の有効性について説明する。位相シフト器１５ではなく、分周器１２と同じような、一般的な分周器を用いた場合、インターポレータからのＸ位相出力１４０は基準クロックを逓倍したものであるため、基準クロックに対して、逓倍クロックの数だけ、クロックエッジが存在する。４逓倍出力を４分周する場合は、分周開始エッジにより、分周後の位相は基準クロックに対して、４とおり存在することになる。しかし、外部設定により所望とする位相は、４つのうちの１つだけなので、分周開始エッジは４つのうちのひとつだけとなる。この分周開始エッジを簡単に設定することは難しく、手段としては、基準クロックの立ち上がりエッジよりクロック数を数えることで、分周開始タイミング信号を生成できるが、基準クロックの立ち上がりに対して、分周開始エッジが近いまたは重なってしまうような場合、分周開始タイミング信号を誤る可能性がある。もし誤ってしまったら、逓倍クロック１相分単位でずれた位相を出力してしまうため、その影響は大きい。したがって、前述したように、分周器ではなく位相シフト器を用いることで、安全にかつ簡単に所望の位相を得ることができる。以上のことを２７０度の位相出力を望む場合のタイミングチャートを図１１に示す。
【０００６】
上記実施形態では、４逓倍、８相出力の場合の多相出力発振回路１０について述べたが、当然ながら、逓倍数、出力位相の数は、これに限られるわけではない。また、インターポレータの分割数を１６に限って説明を行っているが、この分割数はインターポレータの解像度によって決まる値であり、特に１６に限られるわけではない。
次に第２の実施形態として、その基本的構成は、上述のとおりであるが、図１２に示すように、制御回路Ｂ１７より、遅延回路制御設定値２４０を外部出力させることにより、マスターＤＬＬとして動作可能である。マスターＤＬＬとは、遅延回路制御設定値により、基準クロックに対して、Ｙ位相出力する遅延回路制御設定値を、同じ遅延回路１８を有するスレーブＤＬＬ２に対して、与えることにより、スレーブＤＬＬでは入力位相に対する出力位相は、Ｙ位相遅れることとなる。すなわち、マスター側で設定した遅延によってスレーブ側も同じ遅延が得られることになる。
第３の実施形態として、その基本的構成は、第２の実施形態のとおりであるが、マスターＤＬＬに対するスレーブＤＬＬの個数は1個とは限らず、複数個制御可能である。図１３に示すようなスレーブＤＬＬを、図１４に示すように、複数個マスタースレーブと接続することにより、複数個のスレーブＤＬＬに同一の制御設定値を供給することも可能であり、すべて同―の遅延クロック出力をもつＤＬＬが構成できる。
第４の実施形態として、図１５に示すように、位相シフト回路からの出力を一回早いシフト回数で取り出したクロックを新たに設けた位相比較器１６−２にて、新たに設けた遅延回路１８−２の遅延値が基準クロック１００に対して位相が合うように、制御回路Ｂ１７−２にて位相あわせを行うことで、逓倍クロックに対して１周期分位相が異なる出力の設定が可能となる。このように、位相シフト器からの出力を複数もつことで、マスターＤＬＬ１個に対して、複数の位相が異なるスレーブＤＬＬを使うことができる。図１５では、位相シフト器から２つの位相を出力しているが、最大で逓倍クロック数のことなる位相を取り出すことは当然可能である。
第５の実施形態として、図１６に示すように、遅延回路１８を搭載せず、任意相出力可能な周波数シンセサイザとして使用することも可能である。また、遅延回路１８を搭載したままでもＸ位相出力を外部端子として出力することにより、その動作は当然可能である。
第６の実施形態として、図１７に示すような構成が考えられる。これは、インターポレータより、新たにＸ２位相信号２６０を出力できるような機構をもたせている。これは、Ｘ０、Ｘ位相とは独立して制御可能な位相である。本実施形態の特徴は、セレクタ回路２１にて、帰還クロック１１０を分周器２０を介したＸ２位相信号２６０もしくは、遅延回路出力２３０にするか選択することができる。Ｘ２位相信号２６０を選択した場合は、任意の多相出力をもつＰＬＬとして動作する。一方、遅延回路出力２３０が選択された場合は、ＤＬＬとして動作する。したがってこのような構成にしておけば、マスターＤＬＬとしても、また、多相出力ＰＬＬとしても排他的な使用が可能なので、ＡＳＩＣもしくは、ＦＰＧＡ等のマスターに搭載しておけば、いずれかの利用が可能となり汎用的に使用できる。
【０００７】
【発明の効果】
以上説明したように、本発明は任意位相が外部設定で選択できる構成を有しているので、外部設定によって、基準クロックに対する、任意の位相および、その位相における遅延回路の設定情報を得ることができる。したがって、基準クロックに対する任意の位相が異なるようなクロックを所望するＰＬＬ・ＤＬＬ全般に使用可能である。次に、Ｘ位相出力クロックを位相比較器２へ入力する際に、分周器ではなく、位相シフト回路を設けることにより、分周開始タイミングを気にすることなく、設計が行えるので、設計の容易化が可能となった。また、位相シフト器ではなく、分周器を用いた回路では、分周開始タイミングを誤ると、分周クロックの一周期分単位での位相ずれが起こってしまうが、位相シフトの導入で開始タイミングが安定した位相シフト構成になっているので、所望の位相に対して正確に位相を出力できるという効果もある。また、インターポレータとは、高周波入力において良好な特性を示すことは既知の事実である。本発明においては、逓倍後のクロックをインターポレータに入力することで、高周波入力を実現しており、インターポレータの特性を生かした使用法でもある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示す構成図である。
【図２】本発明の第１の実施形態における分周器の構成例を示している図である。
【図３】本発明の第１の実施形態の位相シフト器の構成図である。
【図４】本発明の１実施形態における４逓倍、８相出力の場合のタイミングチャートである。
【図５】本発明の１実施形態において、インターポレータで隣り合う２相間を１６分割する場合のタイミングチャートである。
【図６】本発明の１実施形態において、４分周動作時の分周器のタイミングチャートである。
【図７】本発明の１実施形態におけるタイミングチャートである。
【図８】本発明の１実施形態におけるタイミングチャートである。
【図９】本発明の１実施形態におけるタイミングチャートである。
【図１０】本発明の１実施形態におけるタイミングチャート図である。
【図１１】本発明の１実施形態において、２７０度の位相出力を望む場合のタイミングチャートである。
【図１２】本発明の第２の実施形態における、マスターＤＬＬとして動作させる場合の構成図である。
【図１３】本発明の第３の実施形態におけるスレーブＤＬＬの構成図である。
【図１４】本発明の第３の実施形態におけるＤＬＬの構成図である。
【図１５】本発明の第４の実施形態の構成図である。
【図１６】本発明の第５の実施形態の周波数シンセサイザとして機能させる場合の構成図である。
【図１７】本発明の６実施形態における構成図である。
【図１８】従来のＤＬＬ回路の構成図である。
【符号の説明】
１マスターＤＬＬ
２スレーブＤＬＬ
１０多相出力発振回路
１１インターポレータ
１２分周器
１３位相比較器
１３ｂ位相比較器
１４制御回路Ａ
１４ｂ制御回路Ａ
１５位相シフト器
１６位相比較器
１６ｂ位相比較器
１７制御回路Ｂ
１７ｂ制御回路Ｂ
１８遅延回路
１８ｂ遅延回路
１９バッファ
２０遅延素子
１００基準クロック
１１０帰還クロック
１２０多相出力
１２０Ｐ１〜１２０Ｐ８多相出力
１３００位相出力
１４０Ｘ位相出力
１６０Ｙ位相指定外部端子
１７０第１の分周出力
１７１第２の分周出力
１８０位相比較結果
１９０制御信号
２００位相シフト信号
２３０遅延回路出力
２４０遅延回路制御設定値
２５０セレクト信号
２６０Ｘ２位相信号

Claims

出力クロックを、インターポレータに供給する多相出力発振回路と、
基準となる０位相出力および、外部端子によって設定制御可能な、任意のＸ位相出力を出力できる機構を有する前記インターポレータと、
基準クロックに対する任意のＹ位相の設定可能な前記外部端子を有し、インターポレータへの逓倍クロックに対する前記任意のＸ位相出力を設定するための制御信号を出力し、同時に位相シフト器の位相シフト回数および、位相シフトデータの入力を選択するためのセレクト信号を出力する第１の制御回路と、
前記インターポレータからの前記基準となる０位相出力を分周して、かつ分周比を設定できる機構をもつ分周器と、
前記分周器からの２つの異なる位相の分周クロックを、前記位相シフト器の前記位相シフトデータ入力に入力し、位相シフトクロック入力に前記インターポレータより、前記任意のＸ位相出力クロックを入力し、前記位相シフトクロックに対してシフト回数を選択する仕組みを有する位相シフト器と、
前記基準クロックと前記分周器の分周出力の位相を比較し前記多相出力発信回路に対し発信周波数を制御する第１の位相比較器と、
前記Ｘ位相を、前記位相シフト器を介して、出力を遅延回路の基準遅延とする、第２の位相比較器と、
前記基準クロックの遅延回路の遅延値を合わせこむ第２の制御回路と、
を含み前記基準クロックに対して、Ｘ位相が異なる帰還クロックを生成することを特徴とする多相出力クロック発生回路。
前記第２の制御回路より、遅延回路制御設定値を外部出力させることを特徴とする請求項１記載の多相出力クロック発生回路。
マスターＤＬＬに対するスレーブＤＬＬの個数を複数個マスタースレーブと接続することを特徴とする請求項１、２記載の多相出力クロック発生回路。
位相シフト回路からの出力を一回早いシフト回数で取り出したクロックを新たに設けた位相比較器にて、新たに設けた遅延回路の遅延値が基準クロックに対して位相が合うように、第３の制御回路にて位相あわせを行うことで、逓倍クロックに対して１周期分位相が異なる出力の設定できることを特徴とする請求項１記載の多相出力クロック発生回路。
遅延回路を省略し、任意相出力可能な周波数シンセサイザとして使用することを特徴とする請求項１記載の多相出力クロック発生回路。
Ｘ位相出力を外部端子より出力することを特徴とする請求項１、５記載の多相出力クロック発生回路。
インターポレータより、０位相、Ｘ位相とは独立して制御可能な位相である新たなＸ２位相を出力できるような機構をもちセレクタ回路にて、帰還クロックをＸ２位相出力もしくは、遅延回路出力にするか選択することができることを特徴とする請求項１記載の多相出力クロック発生回路。