DE19502035C2

DE19502035C2 - Frequenzvervielfacherschaltung

Info

Publication number: DE19502035C2
Application number: DE19502035A
Authority: DE
Inventors: Tae Kyung Kim
Original assignee: Goldstar Electron Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1994-04-14
Filing date: 1995-01-24
Publication date: 1997-01-23
Anticipated expiration: 2015-01-25
Also published as: JPH07297642A; DE19502035A1; US5530387A; KR960009965B1

Description

HINTERGRUND DER ERFINDUNG Bereich der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Frequenzvervielfacherschaltungen und auf eine Frequenz vervielfacherschaltung, in der ein Taktsignal mit einer doppelten Frequenz eines Eingangstaktsignals zu einem Zeitpunkt erzeugt wird, zu dem das Eingangstaktsignal mit einem durch Verzögern des Eingangstaktsignals um eine halbe Periode des Eingangstaktsignals erzeugten Signal synchron ist, wobei das erzeugte Taktsignal mit doppelter Frequenz an einem Punkt bei der halben Periode des Eingangstakt signals einen Übergang hat und Taktsignale mit Frequenzen von n mal der des Eingangstaktsignals erzeugt werden können und an Positionen von 1/n mal einer Periode des Eingangs taktsignals einen Übergang haben können, um eine relative Einschaltdauer einzustellen, wobei n 2, 3, 4, . . . ist.

Beschreibung des Stands der Technik

Beim Entwurf eines Systems kann allgemein eine Verzögerungsschaltung oder ein phasenstarrer Regelkreis (PLL) dazu verwendet werden, ein Signal zu erhalten, das eine Position von 1/4 einer Periode eines Taktsignals für das System bereitstellt.

In Fig. 1 ist ein Blockdiagramm einer herkömmlichen Frequenzvervielfacherschaltung gezeigt. Wie in dieser Zeichnung gezeigt, umfaßt die herkömmliche Frequenzverviel facherschaltung einen Frequenzteiler 1 zum Teilen einer Frequenz eines Bezugstaktsignals ref durch n, einen Phasen detektor 2 zum Vergleichen einer Frequenz eines Ausgangs signals vom Frequenzteiler 1 mit einer Frequenz von n_*m mal der des Bezugstaktsignals ref und zum Erzeugen eines Im pulszugs gemäß dem Vergleichsergebnis, ein Tiefpaßfilter 3 zum Entfernen einer Hochfrequenzkomponente aus einem Aus gangssignal vom Phasendetektor 2, einen spannungsgesteuer ten Oszillator 4 zum Erzeugen einer Schwingungsfrequenz als Reaktion auf eine Ausgangsspannung vom Tiefpaßfilter 3 und einen Frequenzteiler 5 zum Teilen einer Ausgangsfrequenz vom spannungsgesteuerten Oszillator 4 durch m und zum Aus geben des resultierenden Taktsignals an den Phasendetektor 2, wobei das Taktsignal eine Frequenz von n_*m mal der des Bezugstaktsignals ref besitzt und n und m jeweils ein Grad und ein Vielfaches beim Teilen des Bezugstaktsignals ref sind.

Der Betrieb der herkömmlichen Frequenzvervielfacher schaltung mit dem oben erwähnten Aufbau wird im folgenden beschrieben.

In einem Anfangszustand gibt der spannungsgesteuerte Oszillator 4 ein anfängliches Frequenzsignal an den Fre quenzteiler 5 aus. Dann gibt der Frequenzteiler 5 ein Signal mit einer Frequenz von m mal der des anfänglichen Frequenzsignals vom spannungsgesteuerten Oszillator 4 an den Phasendetektor 2 aus.

Zu diesem Zeitpunkt teilt der Frequenzteiler 1 die Frequenz des Bezugstaktsignals ref durch n und gibt ein Signal mit einer Frequenz von n mal der des Bezugstakt signals ref an den Phasendetektor 2 aus. Der Phasendetektor 2 vergleicht die Frequenz des Ausgangssignals vom Frequenz teiler 1 mit der Frequenz des Ausgangssignals vom Frequenz teiler 5. Falls die Frequenz des Ausgangssignals vom Fre quenzteiler 1 höher als die des Ausgangssignals vom Fre quenzteiler 5 ist, gibt der Phasendetektor 2 als Ergebnis des Vergleichs einen positiven Impulszug aus. Falls die Frequenz des Ausgangssignals vom Frequenzteiler 1 im Gegen satz dazu niedriger als die des Ausgangssignals vom Fre quenzteiler 5 ist, gibt der Phasendetektor 2 einen nega tiven Impulszug aus.

Das Tiefpaßfilter 3 filtert das Ausgangssignal vom Phasendetektor 2, um eine niederfrequente Komponente von diesem durchzulassen. Dann stellt das Tiefpaßfilter 3 die durchgelassene niederfrequente Komponente ein, um einen Pegel seiner Ausgangsspannung einzustellen. Bei Empfang des positiven Impulszugs vom Phasendetektor 2 erhöht das Tief paßfilter 3 nämlich den Pegel seiner Ausgangsspannung. Bei Empfang des negativen Impulszugs vom Phasendetektor 2 ver ringert das Tiefpaßfilter 3 im Gegensatz dazu den Pegel seiner Ausgangsspannung.

Wenn das Tiefpaßfilter 3 den Pegel seiner Ausgangs spannung erhöht oder verringert, erhöht oder verringert der spannungsgesteuerte Oszillator 4 die Schwingungsfrequenz. Die resultierende Schwingungsfrequenz vom spannungsgesteu erten Oszillator 4 wird an den Frequenzteiler 5 angelegt.

Bei wiederholtem Ausführen des obigen Vorgangs werden die Ausgangssignale von den Frequenzteilern 1 und 5 zu einem bestimmten Zeitpunkt phasengleich. In diesem Fall wird der Ausgang des Phasendetektors 2 "0" und der Schwin gungsvorgang des spannungsgesteuerten Oszillators 4 wird stabil, da sein Ausgangssignal durch den Frequenzteiler 5 umläuft. Als Ergebnis beträgt die Frequenz des Ausgangs signals vom spannungsgesteuerten Oszillator 4 das m-fache der des Bezugstaktsignals ref.

Die oben erwähnte herkömmliche Frequenzvervielfacher schaltung hat jedoch dadurch einen Nachteil, daß im Fall der Anwendung einer Verzögerungsschaltung unter dem großen Einfluß einer Temperaturvariation oder eines Prozeßpara meters ein fehlerhafter Betrieb auftreten kann. Auch bei Verwendung einer PLL ist erwünscht, daß die herkömmliche Frequenzvervielfacherschaltung einen genauen Betrieb aus führt, aber sie hat den Nachteil, daß außerhalb des PLL-Chips zusätzlich Widerstände und Kondensatoren bereitge stellt werden müssen, was zu einer Zunahme der Größe der gesamten Schaltung und der Herstellungskosten führt.

Mit anderen Worten, die herkömmliche Frequenzverviel facherschaltung erfordert die Widerstände und Kondensatoren hauptsächlich deshalb, weil sie eine analoge Schaltung ist. Dieses Erfordernis der herkömmlichen Frequenzvervielfacher schaltung führt zu einer Zunahme der Größe und der Kosten eines herzustellenden Halbleiterchips. Vom Anfangsschritt bis zur Stabilisierung der Frequenz des Ausgangssignals ist außerdem viel Zeit erforderlich. Beim Entwurf des Halblei terchips sind desweiteren die Abstimmarbeiten schwierig durchzuführen. Außerdem haben die Temperaturvariation oder der Prozeßparameter des hergestellten Halbleiterchips große Auswirkungen auf die herkömmliche Frequenzvervielfacher schaltung, was zu einem fehlerhaften Betrieb führt.

ZUSAMMENFASSUNG DER ERFINDUNG

Angesichts der obigen Probleme ist ein Ziel der vorlie genden Erfindung, eine Frequenzvervielfacherschaltung be reitzustellen, die fähig ist, unabhängig von einer Tempera turvariation oder einem Prozeßparameter einen Arbeitspunkt automatisch einzustellen, da sie digitale Gatter enthält.

Gemäß der vorliegenden Erfindung können die obigen und andere Ziele durch Bereitstellung einer Frequenzverviel facherschaltung mit den Merkmalen des Patentanspruchs 1 erreicht werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen und andere Ziele, Eigenschaften und Vortei le der vorliegenden Erfindung werden aus der folgenden aus führlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich, wobei:

Fig. 1 ein Blockdiagramm einer herkömmlichen Frequenz vervielfacherschaltung ist;

Fig. 2 ein Schaltungsdiagramm einer Frequenzverviel facherschaltung gemäß der vorliegenden Erfindung ist; und

Fig. 3A bis 3AF Wellenformdiagramme von Signalen von Komponenten in Fig. 2 sind.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

In Fig. 2 ist ein Schaltungsdiagramm einer Frequenz vervielfacherschaltung gemäß der vorliegenden Erfindung gezeigt. Wie in dieser Zeichnung gezeigt, umfaßt die Fre quenzvervielfacherschaltung eine erste Verzögerungsschal tung 11 zum aufeinanderfolgenden Verzögern eines Bezugs taktsignals clk. Zu diesem Zweck enthält die erste Verzö gerungsschaltung 11 sechs Puffer B1-B6 zum aufeinanderfol genden Verzögern des Bezugstaktsignals clk. Ein Frequenz vervielfacher 12 ist darauf ausgelegt, das Bezugstaktsignal clk aufeinanderfolgend zu verzögern und das aufeinanderfolgend verzögerte Bezugstaktsignal und das Bezugstaktsignal clk logisch zu verknüpfen. Zu diesem Zweck enthält der Fre quenzteiler 12 zwei Puffer B7 und B8 zum aufeinanderfolgen den Verzögern des Bezugstaktsignals clk und ein Exklusiv- ODER-Gatter XOR 1 zum Exklusiv-VerODERn eines Ausgangs signals vom Puffer B8 und des Bezugstaktsignals clk. Eine zweite Verzögerungsschaltung 13 ist darauf ausgelegt, ein Ausgangssignal vom Frequenzvervielfacher 12 aufeinanderfolgend zu verzögern. Zu diesem Zweck enthält die zweite Verzögerungs schaltung 13 vierzehn Puffer B11-B24 zum aufeinanderfolgen den Verzögern des Ausgangssignals vom Frequenzvervielfacher 12.

Die Frequenzvervielfacherschaltung umfaßt auch einen Signaldetektor 14 zum logischen Kombinieren des Ausgangs signals vom Frequenzvervielfacher 12 und der Ausgangssignale von den Puffern B18, B20, B22 und B24 in der zweiten Verzöge rungsschaltung 13, um eine gewünschte relative Einschalt dauer des Signals zu detektieren. Zu diesem Zweck enthält der Signaldetektor 14 vier UND-Gatter AN1-AN4, einen Inver ter IN1 und vier Flipflops FF1-FF4. Das UND-Gatter AN1 verUNDet das Ausgangssignal vom Frequenzvervielfacher 12 und das Ausgangssignal vom Puffer B18 und gibt das resultierende Signal an das Flipflop FF1 aus. Das UND-Gatter AN2 verUNDet das Ausgangssignal vom Frequenzvervielfacher 12 und das Ausgangs signal vom Puffer B20 und gibt das resultierende Signal an das Flipflop FF2 aus. Das UND-Gatter AN3 verUNDet das Ausgangssignal vom Frequenzvervielfacher 12 und das Ausgangssignal vom Puffer B22 und gibt das resultierende Signal an das Flipflop FF3 aus. Das UND-Gatter AN4 verUNDet das Ausgangs signal vom Frequenzvervielfacher 12 und das Ausgangssignal vom Puffer B24 und gibt das resultierende Signal an das Flip flop FF4 aus. Der Inverter IN1 invertiert das Ausgangssi gnal vom Frequenzvervielfacher 12 und gibt das invertierte Signal an die Flipflops FF1-FF4 aus. Die Flipflops FF1-FF4 spei chern als Reaktion auf ein Ausgangssignal vom Inverter IN1 jeweils Ausgangssignale von den UND-Gattern AN1-AN4.

Die Frequenzvervielfacherschaltung umfaßt desweiteren einen Decoder 15 zum Decodieren von Ausgangssignalen von den Puffern B3-B6 in der ersten Verzögerungsschaltung 11 und Ausgangssignalen von den Flipflops FF1-FF4 im Signal detektor 14, um ein um n mal eine halbe Periode des Refe renztaktsignals clk verzögertes Signal auszugeben. Zu die sem Zweck enthält der Decoder vier UND-Gatter AN5-AN8 und ein ODER-Gatter OR1. Das UND-Gatter ANS verUNDet das Aus gangssignal vom Puffer B3 und das Ausgangssignal vom Flip flop FF1 und gibt das resultierende Signal an das ODER- Gatter OR1 aus. Das UND-Gatter AN6 verUNDet das Ausgangs signal vom Puffer B4 und das Ausgangssignal vom Flipflop FF2 und gibt das resultierende Signal an das ODER-Gatter OR1 aus. Das UND-Gatter AN7 verUNDet das Ausgangssignal vom Puffer B5 und das Ausgangssignal vom Flipflop FF3 und gibt das resultierende Signal an das ODER-Gatter OR1 aus. Das UND-Gatter AN8 verUNDet das Ausgangssignal vom Puffer B6 und das Ausgangssignal vom Flipflop FF4 und gibt das resul tierende Signal an das ODER-Gatter OR1 aus. Das ODER-Gatter OR1 verODERt Ausgangssignale von den UND-Gattern AN5-AN8.

Die Frequenzvervielfacherschaltung enthält desweiteren einen Frequenzerzeuger 16 zum logischen Kombinieren eines Ausgangssignals vom Decoder 15 und des Bezugstaktsignals clk, um ein Vielfaches der Frequenz des Bezugstaktsignals clk zu erzeugen. Zu diesem Zweck enthält der Frequenzerzeu ger 16 ein Exklusiv-ODER-Gatter XOR2 zum Exklusiv-VerODERn des Ausgangssignals vom Decoder 15 und des Bezugstakt signals clk.

Die Arbeitsweise der Frequenzvervielfacherschaltung mit dem oben erwähnten Aufbau gemäß der vorliegenden Erfin dung wird im folgenden mit Bezug auf Fig. 3A bis 3AF aus führlich beschrieben, die Wellenformdiagramme der Signale von den Komponenten in Fig. 2 sind.

Zunächst wird das Bezugstaktsignal clk wie in Fig. 3A gezeigt im Frequenzvervielfacher 12 durch die Puffer B7 und B8 aufeinanderfolgend verzögert und dann an das Exklusiv-ODER- Gatter XOR1 angelegt, in das auch das Bezugstaktsignal clk direkt eingegeben wird. Das Exklusiv-ODER-Gatter XOR1 verODERt das Ausgangssignal vom Puffer B8 und das Bezugs taktsignal clk exklusiv und es resultiert ein Impulssignal wie in Fig. 3B. Das Impulssignal vom Exklusiv-ODER-Gatter XOR1 befindet sich wie in Fig. 3B gezeigt immer dann auf dem Pegel logisch high, wenn das Bezugstaktsignal clk einen logischen Übergang hat, wobei die Dauer des Pegels logisch high einer Verzögerungszeit entspricht.

Das Bezugstaktsignal clk wie in Fig. 3A wird auch an die erste Verzögerungsschaltung 11 angelegt. In der ersten Verzögerungsschaltung 11 wird das Bezugstaktsignal clk durch die Puffer B1-B6 aufeinanderfolgend verzögert und dann als Signale b-g wie in Fig. 3Y bis 3AD ausgegeben.

In der zweiten Verzögerungsschaltung 13 wird das Aus gangssignal vom Frequenzvervielfacher 12 durch die Puffer B11-B17 aufeinanderfolgend verzögert und dann als Signale cda-cdg wie in Fig. 3C bis 3I ausgegeben. Das Ausgangssignal vom Puffer B17 wird durch den Puffer B18 verzögert und dann als Signal h wie in Fig. 3J ausgegeben. Das Ausgangssignal vom Puffer B17 wird durch den Puffer B18 verzögert und dann als ein Signal h wie in Fig. 3J ausgegeben. Das Ausgangssignal vom Puffer B18 wird durch den Puffer B19 verzögert und dann als ein Signal i wie in Fig. 3K ausgegeben. Das Ausgangs signal vom Puffer B19 wird durch den Puffer B20 verzögert und dann als ein Signal j wie in Fig. 3L ausgegeben. Das Ausgangssignal vom Puffer B20 wird durch den Puffer B21 verzögert und dann als ein Signal k wie in Fig. 3M ausge geben. Das Ausgangssignal vom Puffer B21 wird durch den Puffer B22 verzögert und dann als ein Signal l wie in Fig. 3N ausgegeben. Das Ausgangssignal vom Puffer B22 wird durch den Puffer B23 verzögert und dann als ein Signal m wie in Fig. 30 ausgegeben. Schließlich wird das Ausgangssignal vom Puffer B23 durch den Puffer B24 verzögert und dann als ein Signal n wie in Fig. 3P ausgegeben.

Dann vergleichen die UND-Gatter AN1-AN4 im Signal detektor 14 jeweils die Ausgangssignale von den Puffern B18-B24 mit den Ausgangssignalen vom Frequenzvervielfacher 12. Als Ergebnis des Vergleichs detektieren die UND-Gatter AN1-AN4 Signale, bei denen das Ausgangssignal vom Frequenzvervielfacher 12 mit einem um eine halbe Periode des Bezugstaktsignals clk verzögerten Signal überlappen. Als Ergebnis liefern die UND-Gatter AN1-AN4 jeweils Signale hh, jj, ll, mm wie in Fig. 3Q bis 3T.

Das Ausgangssignal vom Frequenzvervielfacher 12 wird auch durch den Inverter IN1 invertiert und dann an Taktanschlüs se der Flipflops FF1-FF4 angelegt. Die Flipflops FF1-FF4 speichern bei einer ansteigenden Flanke des Ausgangssignals vom Inverter IN1 jeweils die Ausgangssignale hh, jj, ll und mm von den UND-Gattern AN1-AN4. Als Ergebnis liefern die Flipflops FF1-FF4 jeweils Signale en1-en4 wie in Fig. 3U bis 3X. Die Ausgangssignale en1-en4 von den Flipflops FF1-FF4 werden jeweils an einen Eingangsanschluß der UND-Gatter AN5-AN8 im Decoder 15 angelegt.

Andererseits wird das Bezugstaktsignal clk in der ersten Verzögerungsschaltung 11 durch die Puffer B1 und B2 aufeinanderfolgend verzögert und dann an den Puffer B3 angelegt, der dann das verzögerte Signal d wie in Fig. 3AA ausgibt. Das Ausgangssignal d vom Puffer B3 wird durch den Puffer B4 verzögert und dann als das Signal e wie in Fig. 3AB ausgegeben. Das Ausgangssignal e von Puffer B4 wird durch den Puffer B5 verzögert und dann als das Signal f wie in Fig. 3AC ausgegeben. Das Ausgangssignal f von Puffer B5 wird durch den Puffer B6 verzögert und dann als das Signal g wie in Fig. 3AD ausgegeben. Die Ausgangssignale d-g von den Puffern B3-B6 werden jeweils an die anderen Eingangs anschlüsse der UND-Gatter AN5-AN8 im Decoder 15 angelegt.

Die UND-Gatter AN5-AN8 im Decoder 15 erhalten dann an ihren einen Eingangsanschlüssen die Ausgangssignale en1-en4 vom Signaldetektor 14 und an ihren anderen Eingangsan schlüssen die Ausgangssignale d-g von der ersten Verzöge rungsschaltung 11 und verUNDen jeweils die eingegebenen Signale. Das ODER-Gatter OR1 verODERt die Ausgangssignale von den UND-Gattern AN5-AN8 und gibt ein Signal mid wie in Fig. 3AE an den Frequenzerzeuger 16 aus, das um 1/4 einer Periode des Bezugstaktsignals clk verzögert ist.

Zum Beispiel in einem Fall, in dem das Ausgangssignal vom Puffer B20 in der zweiten Verzögerungsschaltung 13 ein überlapptes Signal ist, bleibt das Ausgangssignal vom UND-Gatter AN2 im Signaldetektor 14 für die Zeit der Überlap pung des Ausgangssignals vom Puffer B20 in seinem Zustand logisch high. Zu diesem Zeitpunkt wird das Ausgangssignal vom UND-Gatter AN2 durch das bei einer fallenden Flanke des Ausgangssignals vom Frequenzteiler 12 getriggerte Flipflop FF2 gehalten. Als Ergebnis wird das Ausgangssignal vom Flipflop FF2 als ein Freigabesignal an das UND-Gatter AN6 im Decoder 15 angelegt. In diesem Fall behält das Ausgangs signal vom Flipflop FF2 bei einen Takt, der 1/2 Periode eines Signals entspricht, das verzögert ist, bis das Aus gangssignal vom Puffer B20 auf logisch high geht, seinen Zustand logisch high bei. Wenn es freigegeben wird, über trägt das UND-Gatter AN6 im Decoder 15 das Ausgangssignal vom Puffer B4 in der ersten Verzögerungsschaltung 11 zum ODER-Gatter OR1. Als Ergebnis gibt das ODER-Gatter OR1 das um 1/4 einer Periode des Bezugstaktsignals clk verzögerte Signal mid wie in Fig. 3AE an den Frequenzerzeuger 16 aus.

Im Frequenzerzeuger 16 verODERt das Exklusiv-ODER- Gatter XOR2 das Ausgangssignal mid vom Decoder 15 und das Bezugstaktsignal clk exklusiv und gibt dann ein Signal out wie in Fig. 3AF mit der zweifachen Frequenz wie das Bezugs taktsignal clk aus.

Nebenbei bemerkt kann in einem Fall, in dem eine Temperatur oder ein Prozeßparameter variiert wird, eine Variation der Erzeugungszeit des Bezugstaktsignals clk, des Ausgangssignals vom letzten Verzögerungspuffer und der Si gnale zwischen dem Bezugstaktsignal clk und dem Ausgangs signal vom letzten Verzögerungspuffer auftreten. Um einer solchen Variation zu begegnen, vergleichen die UND-Gatter AN1-AN4 im Signaldetektor 14 die Ausgangssignale von den Puffern B18-B24 in der zweiten Verzögerungsschaltung 13 mit dem Ausgangssignal vom Frequenzvervielfacher 12 und geben entspre chend dem Vergleichsergebnis jeweils die Signale hh, jj, ll und mm aus. Dann detektiert der Signaldetektor 14 eines der Ausgangssignale hh, jj, ll und mm von den UND-Gattern AN1-AN4, bei dem das Ausgangssignal vom Frequenzvervielfacher 12 mit dem um eine halbe Periode des Bezugstaktsignals clk verzö gerten Signal überlappt. Ein Signal logisch high von den Ausgangssignalen hh, jj, ll und mm von den UND-Gattern AN1-AN4 wird nämlich als das Freigabesignal an den Decoder 15 angelegt.

Im Decoder 15 wird dann irgendeines der UND-Gatter AN5-AN8 als Reaktion auf das Signal logisch high vom Signaldetektor 14 freigegeben, um ein entsprechendes der Ausgangssignale von den Puffern B3-B6 in der ersten Verzö gerungsschaltung 11 zu übertragen. Es ist erkennbar, daß jeder der Puffer B3-B6 in der ersten Verzögerungsschaltung 11 einen Knoten mit einer Verzögerungszeit bildet, die 1/2 der Zeit entspricht, die ab der Erzeugung des Bezugstakt signals clk bis zu irgendeinem der Ausgangsknoten der zwei ten Verzögerungsschaltung 13 erforderlich ist. Deshalb gibt der Decoder 15 das um 1/4 der Periode des Bezugstaktsignals clk verzögerte Signal an den Frequenzerzeuger 16 aus.

Bei Empfang des Ausgangssignals vom Decoder 15 ver ODERt das Exklusiv-ODER-Gatter XOR2 im Frequenzerzeuger 16 das empfangene Signal und das Bezugstaktsignal clk exklu siv. Als Ergebnis besitzt das Ausgangssignal vom Frequenz erzeuger 16 unabhängig von einer Variation der Temperatur und des Prozeßparameters die doppelte Frequenz des Bezugs taktsignals clk und eine relative Einschaltdauer von 1/4 der des Bezugstaktsignals clk.

Mit anderen Worten, die relative Einschaltdauer der vielfachen Frequenz kann durch Auswahl eines der verzöger ten Taktsignale eingestellt werden, die Positionen von 1/2, 1/3, 1/4, . . . der bis zur Erzeugung eines Rückkopplungs signals erforderlichen Zeit entsprechen.

Wie aus der obigen Beschreibung ersichtlich, kann die Frequenzvervielfacherschaltung gemäß der vorliegenden Erfindung den Arbeitspunkt unabhängig von der Variation der Temperatur und des Prozeßparameters automatisch einstellen, da sie digitale Gatter enthält. Deshalb kann die Frequenz vervielfacherschaltung die vielfache Frequenz mit der ge wünschten relativen Einschaltdauer erhalten. Die Verwendung digitaler Gatter hat auch den Effekt des einfachen Entwurfs der Schaltung.

Obwohl die bevorzugten Ausführungsformen der vorlie genden Erfindung zu beispielhaften Zwecken beschrieben wurden, werden Fachleute für dieses Gebiet erken nen, daß verschiedene Modifikationen, Zusätze und Ersetzun gen möglich sind, ohne vom Bereich und vom Geist der Erfin dung abzuweichen, wie sie in den beigefügten Patentansprü chen beschrieben ist.

Claims

1. Eine Frequenzvervielfacherschaltung, die folgendes um faßt:
eine erste Verzögerungseinrichtung (11) zum aufeinan derfolgenden Verzögern eines Bezugstaktsignals;
eine mit der ersten Verzögerungseinrichtung (11) ver bundene Frequenzvervielfachereinrichtung (12) zum Verzögern des Bezugstaktsignals um weniger als die halbe Periodendau er des Bezugstaktsignals und zum logischen Verknüpfen des verzögerten Bezugstaktsignals und des Bezugstaktsignals;
eine mit der Frequenzvervielfachereinrichtung (12) verbundene zweite Verzögerungseinrichtung (13) zum aufein anderfolgenden Verzögern eines Ausgangssignals von der Fre quenzvervielfachereinrichtung (12);
eine mit der zweiten Verzögerungseinrichtung (13) ver bundene Signaldetektionseinrichtung (14) zum Vergleichen des Ausgangssignals von der Frequenzvervielfachereinrich tung (12) mit jedem einer Vielzahl von Ausgangssignalen von der zweiten Verzögerungseinrichtung (13) und um durch das Vergleichsergebnis Ausgangssignale mit einer gewünschten Einschaltdauer zu detektieren;
eine mit der ersten Verzögerungseinrichtung (11) und der Signaldetektionseinrichtung (14) verbundene Deco diereinrichtung (15) zum Decodieren einer Vielzahl von Aus gangssignalen von der ersten Verzögerungseinrichtung und einer Vielzahl von Ausgangssignalen von der Signaldetekti onseinrichtung (14), um ein um n mal eine halbe Periode des Bezugstaktsignals verzögertes Signal auszugeben; und
eine mit der Decodiereinrichtung (15) verknüpfte Frequen zerzeugungseinrichtung (16), der das Bezugstaktsignals zu geführt wird, zum logischen Verknüpfen eines Ausgangs signals von der Decodiereinrichtung (15) und des Be zugstaktsignals, um ein n-halbe-faches Vielfaches der Fre quenz des Bezugstaktsignals zu erzeugen.

2. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die erste Verzögerungseinrichtung (11) n/2 Verzögerungselemente zum aufeinanderfolgenden Verzögern des Referenztaktsignals aufweist, wobei n 2, 3, 4, . . . ist.

3. Eine Frequenzvervielfacherschaltung nach Anspruch 2, in welcher diejenigen der Verzögerungselemente, die Po sitionen von [{n/2 + (2m)} ÷ 2] ± x entsprechen, der Deco diereinrichtung (15) ihre Ausgangssignale bereitstellen, wobei m und x jeweils 1, 2, 3, . . . sind.

4. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die Frequenzvervielfachereinrichtung (12) folgendes aufweist:
ein Verzögerungselement zum Verzögern des Bezugstakt signals; und
ein Exklusiv-ODER-Gatter zum Exklusiv-VerODERn eines Ausgangssignals des Verzögerungselementes und des Be zugstaktsignals.

5. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die zweite Verzögerungseinrichtung (13) n Verzögerungselemente zum aufeinanderfolgenden Verzögern des Ausgangssignals von der Frequenzvervielfachereinrichtung (12) aufweist.

6. Eine Frequenzvervielfacherschaltung nach Anspruch 5, in welcher diejenigen der Verzögerungselemente, die Positionen von n/2 + 2m entsprechen, der ihre Ausgangssignale Signal detektionseinrichtung (14) bereitstellen, wobei m 1, 2, 3, . . . ist.

7. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die Signaldetektionseinrichtung (14) folgen des aufweist:
einen Inverter zum Invertieren des Ausgangssignals von der Frequenzvervielfachereinrichtung (12);
eine Vielzahl von UND-Gattern (AN1 . . . AN4) zum jewei ligen VerUNDen von m Ausgangssignalen von der zweiten Ver zögerungseinrichtung und des Ausgangssignals von der Fre quenzvervielfachereinrichtung (12), wobei m 1, 2, 3, . . . ist; und
eine Vielzahl von Flipflops (FF1 . . . FF4), die als Re aktion auf ein Ausgangssignal vom Inverter (IN1) getriggert werden, um jeweils Ausgangssignale von den UND-Gattern (AN1 . . . AN4) zu speichern und die gespeicherten Signale an die Decodiereinrichtung (15) auszugeben.

8. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die Decodiereinrichtung (15) folgendes auf weist:
eine Vielzahl von UND-Gattern (AN5 . . . AN9) zum jewei ligen VerUNDen der Ausgangssignale von der ersten Verzöge rungseinrichtung und der Ausgangssignale von der Signalde tektionseinrichtung (14); und
ein ODER-Gatter zum VerODERn der Ausgangssignale von den UND-Gattern und zum Ausgeben des resultierenden Signals an die Frequenzerzeugungseinrichtung.

9. Eine Frequenzvervielfacherschaltung nach Anspruch 1, in welcher die Frequenzerzeugungseinrichtung ein Exklusiv- ODER-Gatter zum Exklusiv-VerODERn des Ausgangssignals von der Decodiereinrichtung und des Bezugstaktsignals beinhal tet, um ein Vielfaches der Frequenz des Bezugstaktsignals zu erzeugen.