JPH10256883A - デジタル逓倍回路 - Google Patents

デジタル逓倍回路

Info

Publication number
JPH10256883A
JPH10256883A JP9051632A JP5163297A JPH10256883A JP H10256883 A JPH10256883 A JP H10256883A JP 9051632 A JP9051632 A JP 9051632A JP 5163297 A JP5163297 A JP 5163297A JP H10256883 A JPH10256883 A JP H10256883A
Authority
JP
Japan
Prior art keywords
delay
signal
delay amount
delay element
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9051632A
Other languages
English (en)
Inventor
Masayuki Yakabe
正行 矢ケ部
Jiro Oguri
二郎 大栗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP9051632A priority Critical patent/JPH10256883A/ja
Priority to US09/036,020 priority patent/US6118313A/en
Priority to DE69801695T priority patent/DE69801695T2/de
Priority to EP98104061A priority patent/EP0863612B1/en
Publication of JPH10256883A publication Critical patent/JPH10256883A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】遅延素子の製造ばらつきや電源電圧変動による
遅延値の変動を改善した逓倍回路を提供する。 【解決手段】被逓倍信号ｃｉを遅延する遅延素子群ＤＬ
とその出力ｄｏ１〜ｄｏｎを選択出力するマルチプレク
サＭＬからなる遅延素子部ＤＬＡ１，ＤＬＡ２と、これ
らの遅延素子部を複数段従属接続して最終段の遅延出力
ｄａ２を入力すると共に、この遅延出力ｄａ２をさらに
遅延素子群ＤＬの初段の遅延素子と同じ遅延量が得られ
る遅延素子部ＤＬＢと、この遅延素子部の出力および遅
延出力ｄａ２を比較する遅延量比較部ＣＭＰと、この遅
延量比較部から出力する遅延量増加と遅延量減少と遅延
量固定の３信号とを入力し、その出力によりマルチプレ
クサＭＬ各々を選択制御する遅延量選択部ＤＬＳと被逓
倍信号ｃｉと遅延素子部ＤＬＡ１の出力信号ｄａ１から
逓倍信号を生成するＥＸＲとで構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタル逓倍回路に
係わり、特に製造ばらつき、環境変動に影響されること
なく所望のパルス幅を発生するデジタル逓倍回路に関す
る。
【０００２】
【従来の技術】この種の従来のデジタル逓倍回路の一般
的な例の回路図を示した図１８（ａ）を参照すると、こ
のデジタル逓倍回路は、クロック信号ＣＫが供給される
入力端と排他的論理和回路（以下、ＥＸ−ＯＲと称す）
ＥＸＲ３の一方の入力端との間に遅延素子ｄｌ１〜ｄｌ
ｎが従属接続され、他方の入力端はクロック信号入力端
に直接接続されて構成され、ＥＸＲ３から逓倍信号ＣＫ
２Ｆが得られる。
【０００３】図１８（ａ）およびその動作説明用のタイ
ミングチャートを示した図１８（ｂ）を併せて参照する
と、クロック信号ＣＫは、偶数段のインバータで構成す
る遅延素子ｄｌ１〜ｄｌｎによって遅延され、遅延信号
ＣＫＤが得られる。この遅延信号ＣＫＤは入力したクロ
ック信号ＣＫが論理レベルのハイレベル（以下、“１”
と称す）となる時間をＴとした場合、クロック信号ＣＫ
がロウレベル（以下、“０”と称す）から“１”へ立ち
上るタイミングから遅延信号ＣＫＤの立ち上がるタイミ
ングまでの遅延時間が（１／２）Ｔの場合を理想的な遅
延時間とする。この遅延信号ＣＫＤと入力したクロック
信号ＣＫとがＥＸＲ３で排他的論理和され、クロック信
号ＣＫの２倍の周波数の信号ＣＫ２Ａの波形が出力され
る。
【０００４】この逓倍回路は、遅延素子であるインバー
タの遅延時間によって出力される逓倍信号のパルス幅が
決定される。この遅延時間は、設計時に所望するパルス
幅に応じて決めているが、半導体集積回路装置の製造ば
らつき、環境変動に大きく影響される。そのため、クロ
ック信号ＣＫの立ち上がりタイミングから遅延信号ＣＫ
Ｄの立ち上がりタイミングまでの遅延時間が（１／２）
Ｔよりも大きくなった場合は、遅延信号ＣＫＤと入力し
たクロック信号ＣＫとの論理和結果の逓倍信号ＣＫ２Ｂ
が出力に得られる。
【０００５】クロック信号ＣＫの立ち上がりタイミング
から遅延信号ＣＫＤの立ち上がりタイミングまでの遅延
時間が（１／２）Ｔよりも小さくなった場合は、遅延信
号ＣＫＤと入力したクロック信号ＣＫとの論理和結果の
逓倍信号ＣＫ２Ｃが同様に出力に得られる。
【０００６】これらの逓倍信号ＣＫ２ＢおよびＣＫ２Ｃ
はいずれもデューティ比が５０％から大きくずれてい
る。このように安定したパルス幅が得られないという問
題点があった。このパルス幅の問題点を解決するための
発明は多く出願されているが、その一例が特開平４−１
０５４１３号公報に記載されている。同公報記載の半導
体遅延回路における一例の回路図を示した図１９とを参
照すると、この遅延回路と上述した従来例との相違点
は、遅延素子群に相当するディレイ素子群ＤＬからなる
可変遅延回路ＶＤＬと一方の入力端にパルス入力信号Ｐ
ＩＮが供給されるＥＸＲ２の他方の入力端との間にタイ
ミング調整部ＴＣＴが挿入されたことである。
【０００７】このタイミング調整部ＣＴＣは、マルチプ
レクサＭＰＸの出力端ＹがＥＸＲ４の一方の入力端に接
続され、マルチプレクサＭＰＸの入力端Ｄ０〜Ｄｎにパ
ルス入力信号ＰＩＮから分岐したディレイ素子群ＤＬの
入力信号ｄ０とディレイ素子群ＤＬにより作られるタイ
ミングをずらした複数の信号ｄ１〜ｄ（ｎ−１）と最終
段の出力信号ｄｎの各出力端とがそれぞれ接続される。
さらにマルチプレクサＭＰＸの制御端子にはシフトレジ
スタＳＦＲの出力端が接続され、シフトレジスタＳＦＲ
の入力端にはシリアルデータＳＩとシフトクロックＳＣ
Ｋが供給されるように構成される。
【０００８】この従来例は、パルス入力信号ＰＩＮをデ
ィレイ素子群ＤＬによりタイミングのみをずらしたマル
チプレクサＭＰＸの出力ｄｉ１をＥＸＲ４を通すことに
より、ハイパルス幅Ｔを所定の値に調整できるというも
のである。
【０００９】つまり、予めディレイ信号ｄｎを長めに設
定しておき、半導体製造上の遅延時間のばらつきを調整
するためにｄｎより前のディレイ信号をマルチプレクサ
ＭＰＸで選択している。
【００１０】特開平４−１０５４１３号公報に記載の他
の例の回路図を示した図２０を参照すると、上述した図
１９の回路との相違点は、ＥＸ−ＯＲに代えてＤフリッ
プフロップ、シフトレジスタに代えてＥＰＲＯＭがそれ
ぞれ用いられていることである。すなわち、タイミング
調整回路部ＴＣＴの出力端がＤフリップフロップＦＦ５
のＤ端子に接続され、ＤフリップフロップＦＦ５の基準
信号ＣＫＩが供給されて構成される。
【００１１】タイミング調整部ＴＣＴは、パルス入力信
号ＤＩＮを入力して信号ｄ０およびディレイ素子群ＤＬ
によりつくられるタイミングをずらした複数の信号ｄ１
〜ｄｎを入力して１つの信号ｄｉ２をマルチプレクサＭ
ＰＸにより選択する。
【００１２】このときマルチプレクサＭＰＸの設定は、
消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）にデータ
を書き込むことにより行う。
【００１３】パルス入力信号ＤＩＮをディレー素子群Ｄ
Ｌによりタイミングのみをずらしたｎ個の遅延素子群と
をＥＸ−ＯＲを通すことにより、ハイパルス幅Ｔを所定
の値に調整する。
【００１４】
【発明が解決しようとする課題】上述した従来の逓倍回
路の第１の問題点は、出力される逓倍信号のデューティ
比が変動することである。
【００１５】その理由は、遅延回路をインバータ素子等
を従属接続したもので構成する場合、トータルの遅延値
はインバータ素子１段分の遅延値とその従属接続段数の
積により決定されるが、製造ばらつきや電源電圧の変動
等の環境の変化によってインバータ素子の遅延値がばら
つくと設計通りの遅延時間が得られなくなる。その結
果、逓倍出力のデューティ非が変動するからである。
【００１６】第２の問題点は、調整後の電源電圧変動に
追随できないことである。
【００１７】その理由は、デューティ比すなわちパルス
幅の安定化を改善した従来例では、初期時に、内蔵する
マルチプレクサを含むタイミング調整部で遅延値を決
め、その遅延を決めているマルチプレクサへの入力信号
は、固定している為に、逓倍回路動作中の突発的な電源
電圧変動には追随できない。
【００１８】第３の問題点は、遅延値の初期設定、およ
び遅延値設定用のマルチプレクサへの入力信号が必要な
ことである。
【００１９】その理由は、上述した公報の従来例では、
マルチプレクサ等を用いて遅延値を決定しており、その
マルチプレクサへの入力信号をＥＰＲＯＭ、あるいは外
部入力信号等によって決定している。その設定は、逓倍
出力信号を見ながら少しずつ遅延値を変えていく方法が
取られ、外部入力信号でマルチプレクサを制御している
場合は、その制御信号は、電源を切ってしまうと設定値
が消えてしまうため、電源投入毎に設定しなければなら
なかった。
【００２０】
【課題を解決するための手段】本発明のデジタル逓倍回
路の特徴は、被逓倍信号の位相が、遅延素子を複数段従
属接続してなる延素子群で順次遅延され、これら遅延素
子それぞれの遅延素子出力信号と前記被逓倍信号との一
致をとることにより所定の逓倍信号を生成するデジタル
逓倍回路において、前記遅延素子群を有する第１遅延素
子部が複数段従属接続され、かつ最終段の出力する第１
の遅延出力信号から、前記所定の逓倍信号のデューティ
比が最適値に対して進みまたは遅れのいずれの状態にあ
るかを前記被逓倍信号の変化タイミングで検出する遅延
量比較手段と、この遅延量比較手段の検出結果に応答し
て、前記第１遅延素子部それぞれの遅延量が最適値にな
るように、前記遅延素子それぞれの前記遅延素子出力信
号を順次選択するための選択制御信号を生成する遅延量
選択手段とを有することにある。
【００２１】また、前記遅延量比較手段は、複数の前記
第１遅延素子部のうち初段の有する前記遅延素子群の第
１段目の素子の遅延値と同じ遅延値で前記第１の遅延出
力信号の位相を遅延させる第２遅延素子部と、この第２
遅延素子部の出力する第２の遅延出力信号と前記第１の
遅延出力信号とを比較することによって前記第１遅延素
子部の遅延量が最適値であるか否かを検出し、遅延量が
小さければ遅延量増加を指示する遅延量増加信号と、最
適値であればその遅延量維持を指示する遅延量固定信号
と、遅延量が大きければ遅延量減少を指示する遅延量減
少信号とをそれぞれ生成する遅延量比較部とを備える。
【００２２】さらに、前記遅延量比較手段は、前記被逓
倍信号対して位相が遅延された前記第１および前記第２
の遅延出力信号が、共に論理レベルの“０”の第１区間
と、それぞれ“１”および“０”の第２区間と、共に
“１”の第３区間と、それぞれ“０”および“１”の第
４区間とのいずれの区間にあるかを反転された前記被逓
倍信号の立ち下がりのタイミングで１周期ごとに検出す
るとともに、前記第１区間であれば前記遅延量減少信号
のみを活性化し、前記第２区間であれば前記遅延量固定
信号のみを活性化し、前記第３および前記第４区間であ
れば前記遅延量増加信号のみを活性化する。
【００２３】さらにまた、前記第１遅延素子部が前記遅
延素子群とこれら遅延素子群それぞれの遅延素子出力信
号を択一的に選択して出力するマルチプレクサとを有し
てなり、前記第１遅延素子部が複数段従属接続され、最
終段の出力端が第２遅延素子部の入力端および前記遅延
量比較手段の一方の入力端にそれぞれ接続されるととも
に前記第２遅延素子部の出力端が前記遅延量比較手段の
他方の入力端に接続され、前記遅延量比較手段の遅延量
増加信号と遅延量減少信号と遅延量固定信号との出力端
が前記遅延量選択手段のそれぞれの入力端に接続され、
かつ前記遅延量比較手段および前記遅延量選択手段それ
ぞれのさらに他の入力端には前記被逓倍信号入力端子が
共通接続され、前記遅延量選択手段の複数の選択制御信
号出力端が前記第１遅延素子部のそれぞれの前記マルチ
プレクサの制御信号入力端に共通接続され、複数段の前
記第１遅延素子部のうち最終段以外の前記第１遅延素子
部の遅延信号出力端と前記被逓倍信号入力端子とがそれ
ぞれ排他的論理和回路部の入力端にそれぞれ接続され、
この排他的論理和回路部の出力端から逓倍信号を取り出
す構成からなる。
【００２４】また、前記第１遅延素子部をｎ（ｎは整
数）段従属接続することによりｎ倍の逓倍信号を生成す
ることができる。
【００２５】さらに、前記遅延量選択手段がシフトレジ
スタで構成され、遅延量を増加させるときは左シフト動
作により遅延量の小さい方向から大きい方向を選択する
ように前記遅延素子群の前記選択制御信号を順次“１”
にして遅延量を増加させ、遅延量を減少させるときは右
シフト動作により遅延量の大きい方向から小さい方向を
選択するように前記遅延素子群の前記選択制御信号を順
次“１”にして遅延量を減少させる。
【００２６】さらにまた、前記ｎ段従属接続された第１
遅延素子部の全ての前記遅延素子を同一遅延値を有する
遅延素子とすることができる。
【００２７】また、前記第１遅延素子部それぞれの前記
遅延素子群が固定遅延群および可変遅延群で構成され、
前記可変遅延群のそれぞれの遅延素子の遅延素子出力信
号が前記マルチプレクサに供給されることでもよい。
【００２８】また、前記第１遅延素子部が、前記遅延素
子よりも遅延量の大きい大遅延素子を複数段従属接続し
た大遅延素子群とこれら大遅延素子群それぞれの遅延素
子出力信号を択一的に選択して出力する大遅延素子群マ
ルチプレクサと、前記遅延素子よりも遅延量の小さい小
遅延素子を複数段従属接続した小遅延素子群とこれら小
遅延素子群それぞれの小遅延素子出力信号を択一的に選
択して出力する小遅延素子群マルチプレクサとを有し、
前記大遅延素子群マルチプレクサで選択された遅延信号
の出力端が前記小遅延素子群の信号入力端に接続されて
構成され、前記遅延量選択手段が、前記遅延量比較手段
の前記遅延増加信号、前記遅延量減少信号および遅延量
固定信号のそれぞれに応答して、前記小遅延素子群マル
チプレクサの選択制御信号と次段ををカウントアップさ
せるための小遅延量選択キャリー信号とカウントダウン
させるための小遅延量選択ボロー信号とを生成する小遅
延量選択部と、この小遅延量選択部の次段であって前記
小遅延選択キャリー信号および前記小遅延量選択ボロー
信号に応答して、前記大遅延素子マルチプレクサの選択
制御信号を生成する大遅延量選択部とから構成される。
【００２９】さらに、前記大遅延素子群および前記小遅
延素子群が、それぞれの素子の入力端に被逓倍信号を入
力するかまたは“１”レベルに固定して動作を停止する
かを選択するセレクト手段を備え、前記第１遅延素子部
が、前記大遅延素子群マルチプレクサからの前記選択制
御信号に応答して、前記大遅延素子群のうち遅延量が選
択されない大遅延素子の動作停止をさせるための選択停
止信号を生成して前記セレクト手段に送出する大遅延素
子群の出力停止手段と、前記小遅延素子群マルチプレク
サからの前記選択制御信号に応答して、前記小遅延素子
群のうち遅延量が選択されない小遅延素子の動作停止を
させるための選択停止信号を生成する小遅延素子群の出
力停止手段とをそれぞれ有する。
【００３０】さらにまた、前記小遅延量選択部および大
遅延量選択部がそれぞれアップダウンカウンタで構成さ
れ、遅延量を増加させるときは、遅延量の小さい方向か
ら大きい方向後に活性化させるために前記小遅延量選択
部からアップカウント動作で前記小遅延素子群の前記選
択制御信号を順次“１”に設定することにより遅延量を
増加させ、遅延量が不足のときは前記小遅延量選択キャ
リー信号を発生させてさらに前記大遅延量選択部をカウ
ントアップさせ、前記大遅延素子群の前記選択制御信号
を順次“１”に設定することにより遅延量を増加させ、
遅延量を減少させるときは、遅延量の大きい方向から小
さい方向を選択するように前記小遅延量選択部からダウ
ンカウント動作で前記小遅延素子群の前記選択制御信号
を順次“１”に設定することにより遅延量を減少させ、
遅延量が不足のときは前記小遅延量選択ボロー信号を発
生させてさらに前記大遅延量選択部をカウントダウンさ
せ、前記大遅延素子群の前記選択制御信号を順次“１”
に設定することにより遅延量を減少させることができ
る。
【００３１】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照しながら詳細に説明する。
【００３２】図１は、本発明のデジタル逓倍回路の第１
の実施の形態であって外部入力信号の周波数が２逓倍さ
れる２逓倍回路の構成を示すブロック図である。図１を
参照すると、この２逓倍回路の構成は、第１遅延素子部
ＤＬＡ１およびＤＬＡ２が従属接続され初段の第１遅延
素子部ＤＬＡ１には被逓倍信号ｃｉが端子ＣＫＩから供
給される。この端子ＣＫＩおよび第１遅延素子部ＤＬＡ
１の遅延出力信号の出力端はそれぞれＥＸ−ＯＲ部ＥＸ
Ｒの入力端に接続され、ＥＸ−ＯＲ部の逓倍出力端から
逓倍信号ｃｏが出力端子ＣＫＯから出力される。従属接
続された第１遅延素子部ＤＬＡ２の遅延出力信号ｄａ２
出力端は遅延量比較部ＣＭＰおよび第２遅延素子部ＤＬ
Ｂのそれぞれの遅延信号入力端に接続される。
【００３３】この遅延素子部ＤＬＢの遅延信号出力端は
遅延量比較部ＣＭＰの遅延信号入力端に接続され、さら
に他方の入力端には被逓倍信号ｃｉの入力端子ＣＫＩが
接続されている。
【００３４】遅延量比較部ＣＭＰで生成される遅延量減
少信号ｄｗと遅延量固定信号ｓｔと遅延量増加信号ｕｐ
とのそれぞれの出力端は遅延量選択部ＤＬＳの対応する
入力端にそれぞれ接続され、さらに他の入力端には被逓
倍信号ｃｉの入力端子ＣＫＩが接続されている。
【００３５】遅延量選択部ＤＬＳで選択された選択制御
信号ｄｓ１〜ｄｓｎの出力端は従属接続された第１遅延
素子部ＤＬＡ１およびＤＬＡ２のそれぞれの選択制御端
子に並列接続される。
【００３６】遅延素子部ＤＬＡ１は、被逓倍信号ｃｉを
所定時間遅延する遅延素子群ＤＬおよび順次遅延された
遅延素子出力信号ｄｏ１〜ｄｏｎを選択出力するマルチ
プレクサＭＬから構成される。遅延素子部ＤＬＡ２も同
一の構成要素からなる。この遅延素子群ＤＬの回路図を
示した図２を参照すると、遅延素子群ＤＬはインバータ
からなる遅延素子ｄｌ１〜ｄｌｎが従属接続され、それ
ぞれの遅延素子の出力から被逓倍信号ｃｉを順次に遅延
させた遅延素子出力信号ｄｏ１〜ｄｏｎが取り出され
る。すなわち、遅延素子出力信号ｄｏ１が最小遅延量で
あり、遅延素子出力信号ｄｏｎが最大遅延量となる。
【００３７】一方、マルチプレクサＭＬの回路図を示し
た図３を参照すると、マルチプレクサＭＬは、ｎ個のＡ
ＮＤ回路ＡＤ１１〜ＡＤ１ｎとこれらのＡＮＤ回路の出
力端がそれぞれ対応する入力端に接続されたｎ入力ＯＲ
回路ＯＲ１とから構成され、ＡＮＤ回路ＡＤ１１には遅
延素子出力信号ｄｏ１および選択制御信号ｄｓ１、ＡＮ
Ｄ回路ＡＤ１２には遅延素子出力信号ｄｏ２および選択
制御信号ｄｓ２、同様にＡＮＤ回路ＡＤ１ｎには遅延素
子出力信号ｄｏｎおよび選択制御信号ｄｓｎがそれぞれ
供給されるとともに、ＯＲ回路ＯＲ１の出力端から選択
された遅延出力信号ｄａ１、〜ｄａｎのいずれかが出力
される。
【００３８】第２遅延素子部ＤＬＢは、その回路図は特
に図示されていないが、第１遅延素子部の少なくとも第
１段目の遅延素子と同じ遅延量をもつ遅延素子で構成さ
れている。例えば、この実施の形態例では、第１遅延素
子部ＤＬＡ１の遅延素子群ＤＬの遅延素子ｄｌ１と同等
である。
【００３９】遅延量比較部ＣＭＰは、遅延量比較部ＣＭ
Ｐの回路図を示した図４を参照すると、遅延量増加信号
ｕｐと遅延量固定信号ｓｔと遅延量減少信号ｄｗとをそ
れぞれ生成する回路からなり、遅延量増加信号生成回路
は、遅延出力信号ｄａ２が供給されるインバータＩＶ１
の出力端がＡＮＤ回路ＡＤ１の一方の入力端に接続さ
れ、他方の入力端には第２遅延素子部ＤＬＢの遅延出力
信号ｄｂが供給されるインバータＩＶ２の出力端が接続
されるとともに、ＡＮＤ回路ＡＤ１の出力端はフリップ
フロップＦＦ１の端子Ｄに接続され、このフリップフロ
ップＦＦ１の出力端Ｑから遅延量増加信号ｕｐの出力端
として構成される。
【００４０】遅延量固定信号生成回路は、遅延出力信号
ｄａ２がＡＮＤ回路ＡＤ２の一方の入力端に直接供給さ
れ、他方の入力端には第２遅延素子部ＤＬＢの遅延出力
信号ｄｂが供給されるインバータＩＶ２の出力端が接続
されるとともに、ＡＮＤ回路ＡＤ２の出力端はフリップ
フロップＦＦ２のデータ端子Ｄに接続され、このフリッ
プフロップＦＦ２の出力端Ｑから遅延量固定信号ｕｐの
出力端として構成される。
【００４１】遅延量減少信号生成回路は、遅延出力信号
ｄａ２が供給されるインバータＩＶ１の出力端がＡＮＤ
回路ＡＤ３の一方の入力端に接続され、他方の入力端に
は遅延出力信号ｄｂが直接供給されるとともに、ＡＮＤ
回路ＡＤ３の出力端はＯＲ回路ＯＲ２の一方の入力端に
接続される。ＯＲ回路ＯＲ２の他方の入力端にはＡＮＤ
回路ＡＤ４の出力端が接続され、このＡＮＤ回路ＡＤ４
の一方の入力端には遅延出力信号ｄａ２が、他方の入力
端には遅延出力信号ｄｂがそれぞれ直接供給される。Ｏ
Ｒ回路ＯＲ２の出力端がフリップフロップＦＦ３の端子
Ｄに接続され、このフリップフロップＦＦ３の出力端Ｑ
を遅延量減少信号ｄｗの出力端として構成される。
【００４２】これらのフリップフロップＦＦ１、ＦＦ２
およびＦＦ３のクロック端子Ｃには被逓倍信号ｃｉがイ
ンバータＩＶ３を介して供給され、リセット信号ＲＳ
が、フリップフロップＦＦ１、ＦＦ２のリセット端子Ｒ
ＢとフリップフロップＦＦ３のセット端子ＳＢにはそれ
ぞれリセット信号ＲＳが供給される。
【００４３】遅延量選択部ＤＬＳは、遅延量選択部ＤＬ
Ｓの回路図を示した図５（ａ）、セレクタＳＬのブロッ
クを示した図５（ｂ）、およびフリップフロップのブロ
ックを示した図５（ｄ）をそれぞれ参照すると、セレク
タＳＬとフリップフロップＦＦとＡＮＤ回路ＡＤとから
なる選択回路が複数段従属接続されている。この選択回
路は、セレクタＳＬのＳＣＡＮ端子にＡＮＤ回路ＡＤ９
１の出力端が接続され、このＡＮＤ回路ＡＤの一方の入
力端には遅延量増加信号ｕｐが供給され、他方の入力端
には次段に接続される選択回路の出力端が接続される。
セレクタＳＬのＳＥＬ端子には遅延量減少信号ｄｗが供
給され、初段のセレクタＳＬのＤ端子は“０”に固定さ
れる。
【００４４】２段目以降のＤ端子には前段の選択回路の
出力端、すなわちフリップフロップＦＦの出力端Ｑが接
続され、セレクタＳＬの出力端はフリップフロップＦＦ
のＤ端子に接続される。フリップフロップＦＦのＱ出力
端は選択制御信号ｄｓが取り出されるとともに次段の選
択回路の入力端に接続される。フリップフロップＦＦの
Ｃ端子にはＡＮＤ回路ＡＤ１０の出力端が接続される。
ＡＮＤ回路ＡＤ１０の一方の入力端には被逓倍信号ｃｉ
が供給され、他方の入力端はインバータＩＶ４の出力端
が接続されるとともにインバータＩＶ４には遅延量固定
信号ｓｔが供給されて構成されている。
【００４５】上述した第１の実施の形態における２逓倍
回路の動作を説明する。まずそれぞれの機能ブロックの
機能動作から説明しておくことにする。
【００４６】第２遅延素子部ＤＬＢは、ｎ個の遅延素子
を従属接続して構成され第１遅延素子部ＤＬＡで遅延さ
れた遅延出力信号ｄａ２をさらに第１の遅延素子部ＤＬ
Ａ１の遅延素子群ＤＬを構成する遅延素子のうち第１段
目の遅延素子の遅延量に等しい遅延量だけ遅延させる機
能を有する。
【００４７】マルチプレクサＭＬは、その真理値表を示
した図６を参照すると、一方の入力信号として遅延素子
出力信号ｄｏ１〜ｄｏｎが与えられているとき、選択制
御信号ｄｓ１〜ｄｓｎのうちのいずれか１つが“１”に
なると、その選択制御信号に対応する遅延信号が選択出
力される。例えば、ｄｓ１＝１、ｄｓ２〜ｄｓｎ＝０で
あれば出力信号は遅延出力信号ｄａ１が選択されて出力
されることを示す。同様に、ｄｓ２＝１、ｄｓ１および
ｄｓ３〜ｄｓｎ＝０であれば出力信号は遅延出力信号ｄ
ａ２が選択されて出力され、ｄｓｎ＝１、ｄｓ１〜ｄｓ
（ｎ−１）＝０であれば出力信号は遅延出力信号ｄａｎ
が選択されて出力される。
【００４８】遅延量比較部ＣＭＰは、第２遅延素子部Ｄ
ＬＢの遅延出力信号ｄａ２とさらにその遅延出力信号ｄ
ｂを被逓倍信号ｃｉの立ち上がりのタイミングで比較
し、遅延量が小さい場合には遅延量増加信号ｕｐとして
“１”を、遅延量固定信号ｓｔとして“０”を、遅延量
減少信号ｄｗとして“０”をそれぞれ遅延量選択部ＤＬ
Ｓに出力し、遅延量が最適の場合には遅延量固定信号ｓ
ｔとして“１”を、遅延量減少信号ｄｗとして“０”
を、遅延量増加信号ｕｐとして“０”をそれぞれ遅延量
選択部ＤＬＳに出力し、遅延量が大きい場合には遅延量
減少信号ｄｗとして“１”を、遅延量固定信号ｓｔとし
て“０”を、遅延量増加信号ｕｐとして“０”をそれぞ
れ遅延量選択部ＤＬＳに対して出力する機能を有する。
【００４９】その真理値表を示した図７を参照すると、
リセット信号ＲＳ＝１の初期状態においては、被逓倍信
号ｃｉと遅延出力信号ｄａ２およびｄｂの状態に関係な
く遅延量増加信号ｕｐのみ“１”であり、他の遅延量減
少信号ｄｗおよび遅延量停止信号ｓｔはともに“０”で
ある。リセット信号ＲＳ=０のとき、被逓倍信号ｃｉの
反転信号の立ち下がりのタイミングにおいて、遅延出力
信号ｄａ２およびｄｂがともに“０”であれば遅延量減
少信号ｄｗのみ“１”であり、他の遅延量増加信号ｕｐ
および遅延量固定信号ｓｔはともに“０”である。遅延
出力信号ｄａ２およびｄｂがそれぞれ“１”および
“０”であれば遅延量固定信号ｓｔのみ“１”であり、
他の遅延量増加信号ｕｐおよび遅延量減少信号ｄｗはと
もに“０”である。遅延出力信号ｄａ２およびｄｂがと
もに“１”、または遅延出力信号ｄａ２およびｄｂがそ
れぞれ“０”および“１”であれば、遅延量増加信号ｕ
ｐのみ“１”であり、他の遅延量固定信号ｓｔおよび遅
延量減少信号ｄｗはともに“０”である。
【００５０】遅延量選択部ＤＬＳは、遅延量減少信号ｄ
ｗ、遅延量固定信号ｓｔ、遅延量増加信号ｕｐのうちど
の信号に“１”が出力されているかにより複数の第１遅
延素子部ＤＬＡ１およびＤＬＡ２のマルチプレクサへ供
給する選択制御信号ｄｓ１〜ｄｓｎのうち１つを“１”
とし、その他は全て“０”とすることで遅延素子群ＤＬ
の遅延値を決定する機能を有する。
【００５１】遅延量選択部ＤＬＳに用いられるセレクタ
ＳＬの真理値表を示した図５（ｃ）を参照すると、この
セレクタはＳＥＬ端子の信号が“１”のときＳＣＡＮ端
子の信号に関係なくＤ端子の信号が出力端Ｙに出力さ
れ、セレクタはＳＥＬ端子の信号が“０”のときＤ端子
の信号に関係なくＳＣＡＮ端子の信号が出力端Ｙに出力
される機能を有する。
【００５２】上述した遅延量選択部ＤＬＳの真理値表を
示した図８を参照すると、状態番号１において、被逓倍
信号ｃｉの立ち上がりのタイミイングで、遅延量減少信
号ｄｗが“１”、その他の遅延量固定信号ｓｔおよび遅
延量増加信号ｕｐが“０”のときは、選択制御信号ｄｓ
ｎのみ“１”を出力する。
【００５３】状態番号２において、被逓倍信号ｃｉの立
ち上がりのタイミイングで、遅延量減少信号ｄｗがまだ
“１”であり、その他の遅延量固定信号ｓｔおよび遅延
量増加信号ｕｐが“０”のときは、さらに１つ上位の選
択制御信号ｄｓ（ｎ−１）のみ“１”を出力する。
【００５４】状態番号３において、被逓倍信号ｃｉの立
ち上がりのタイミイングで、遅延量増加信号ｕｐが
“０”、その他の遅延量固定信号ｓｔおよび遅延量減少
信号ｄｗが“０”のときは、最上位の選択制御信号ｄｓ
１のみ“１”を出力する。
【００５５】状態番号４において、被逓倍信号ｃｉの立
ち上がりのタイミイングで、遅延量増加信号ｕｐがまだ
“１”であり、その他の遅延量固定信号ｓｔおよび遅延
量減少信号ｄｗが“０”のときは、さらに１つ下位の選
択制御信号ｄｓ２のみ“１”を出力する。
【００５６】状態番号５においては、被逓倍信号ｃｉの
立ち上がりのタイミイングで、遅延量固定信号ｓｔが
“１”、その他の遅延量増加信号ｕｐおよび遅延量減少
信号ｄｗが“０”のときは、選択制御信号ｄｓ１〜ｄｓ
ｎはそれぞれ前の状態を維持する機能を有する。
【００５７】ＥＸ−ＯＲ部ＥＸＲは、第１遅延素子部Ｄ
ＬＡ１〜ＤＬＡｎ、ここではＤＬＡ１〜ＤＬＡ２から入
力した遅延出力信号ｄａ１〜ｄａｎ、ここではｄａ１お
よび被逓倍信号ｃｉを排他的論理和し出力信号ＣＫＯと
してｎ倍、同様にここでは２倍の逓倍出を出力する機能
を有する。
【００５８】上述した各機能ブロックの機能動作に基づ
き図１〜図８と２逓倍回路の動作説明用のタイミングチ
ャートを示した図９、図１０および図１１を参照しなが
ら動作を説明する。
【００５９】図２および図３と、選択された遅延量が最
適値の場合の動作説明用タイミングチャートを示した図
９とを併せて参照すると、被逓倍信号ｃｉは第１遅延素
子部ＤＬＡ１の遅延素子ｄｌ１〜ｄｌｎにより遅延さ
れ、それぞれ遅延素子ｄｌ１〜ｄｌｎの出力が遅延素子
出力信号ｄｏ１〜ｄｏｎとしてマルチプレクサＭＬに供
給される。マルチプレクサＭＬでは、遅延量選択部ＤＬ
Ｓから供給される選択制御信号ｄｓ１〜ｄｓｎのうちの
１つだけ“１”になる信号との論理積により“１”とな
った信号がＯＲ１から出力される。
【００６０】つまり反転された被逓倍信号ｃｉの立ち上
がりのタイミングｔ１に対してタイミングｔ２まで遅延
された遅延出力信号ｄａ１として出力される。ここでの
タイミングｔ２は被逓倍信号ｃｉが“１”にある区間ｔ
１〜ｔ３の１／２区間である。遅延出力信号ｄａ１は２
段目の第１遅延素子部ＤＬＡ２において同様に選択制御
信号ｄｓ１〜ｄｓｎにより選択された遅延出力信号ｄａ
２となって出力される。
【００６１】この遅延出力信号ｄａ２は、遅延量比較部
ＣＭＰおよび第２遅延素子部ＤＬＢに供給される。第２
遅延素子部ＤＬＢ２では、第１遅延素子部の遅延素子ｄ
ｌ１と同じ遅延量をもつ遅延素子１段により遅延され、
その遅延出力信号ｄｂは遅延量比較部ＣＭＰに入力され
る。
【００６２】遅延量比較部ＣＭＰは、前述した図６の真
理値表に従って遅延量増加信号ｕｐ、遅延量減少信号ｄ
ｗ、遅延量固定信号ｓｔの３つの状態信号を生成し、遅
延量増加信号ｕｐが“０”、遅延量減少信号ｄｗが
“０”、遅延量固定信号ｓｔが“１”は、遅延量が最適
であることを示している。
【００６３】すなわち再び図４を参照すると、第２遅延
素子部ＤＬＢ２の遅延出力信号ｄｂおよび第１遅延素子
部ＤＬＡ２の遅延出力信号ｄａ２それぞれが“０”のと
き、その反転信号が“１”になり、ＡＮＤ回路ＡＤ１で
論理積がとられて“１”が出力される。この“１”信号
を、フリップフロップＦＦ１において被逓倍信号ｃｉが
インバータＩＶ３反転されているので、その立ち下がり
のタイミング（図９のｔ３，ｔ７）で遅延量増加信号ｕ
ｐを出力する。
【００６４】遅延出力信号ｄａ２およびｄｂがそれぞれ
“１”および“０”のとき、反転されて“１”になる遅
延出力信号ｄｂおよびｄａ２とがＡＮＤ回路ＡＤ２で論
理積がとられて“１”が出力される。この“１”信号
を、フリップフロップＦ２において反転された被逓倍信
号ｃｉの立ち下がりのタイミングで遅延量固定信号ｓｔ
を出力する。
【００６５】同様に、遅延出力信号ｄａ２およびｄｂが
それぞれ“０”および“１”のとき、遅延出力信号ｄａ
２が反転されて“１”になり、この反転信号および遅延
出力信号ｄｂとがＡＮＤ回路ＡＤ３で論理積がとられて
“１”が出力される。この“１”信号と、遅延出力信号
ｄａ２およびｄｂが共に“１”のときのＡＮＤ回路ＡＤ
４の“１”信号とのいずれか一方が、ＯＲ回路ＯＲ２を
介してフリップフロップＦ３において反転された被逓倍
信号ｃｉの立ち下がりのタイミングで遅延量減少信号ｄ
ｗを出力する。
【００６６】つまり、被逓倍信号ｃｉの１周期で見たと
きに、反転された被逓倍信号ｃｉの立ち下がりのタイミ
ングに対して、最終段（ここでは２段目）の第１遅延素
子部ＤＬＡ２の遅延出力信号ｄａ２が立ち上がるタイミ
ングｔ２以前の“０”の区間（状態番号１）と、遅延出
力信号ｄａ２の立ち上がりのタイミングｔ３から第２遅
延素子部ＤＬＢの遅延出力信号ｄｂ（ｄａ２に対して少
なくとも遅延素子ｄｌ１〜ｄｌｎのうちの１個分の遅延
量をもつ）の立ち上がりタイミングまでのｄａ２が
“１”の区間（状態番号２）と、遅延出力信号ｄｂが立
ち上がるタイミング以降のｄａ２が“１”の区間（状態
番号３）と、遅延量が大きくなり（後述の３段以上の場
合）、最終段の遅延出力信号ｄａｎの立ち下がりのタイ
ミングから遅延出力信号ｄｂの立ち下がりのタイミング
までのｄａｎが“０”の区間（状態番号４）との４区間
における、遅延出力信号ｄａｎおよびｄｂの状態を比較
している。
【００６７】比較の結果、図６の真理値表および遅延量
が大きい場合の動作説明用タイミングチャートを示した
図１０を参照すると、状態番号１の場合は、クロック信
号として供給される被逓倍信号ｃｉの立ち下がりタイミ
ングｔ３において遅延量が大きくなっていることを認識
する。この時、逓倍出力信号ｄｏのデューティ比がくず
れて“１”区間が長い状態にあるから、前述の認識に基
づき遅延量減少信号ｄｗを“１”にし、遅延量が小さく
なるように遅延量選択部ＤＬＳに制御指示を出す。その
結果、タイミングｔ３およびｔ５区間において最適値へ
の制御動作が行われ、タイミングｔ５以降の区間では逓
倍信号が最適化されて出力され、、次のクロックサイク
ルの立ち下がりのタイミングｔ７に同期して遅延量固定
信号ｓｔが“１”に変化し、その状態が維持される。
【００６８】状態番号２の場合は、再び図９を参照する
と、遅延量が制御されて逓倍出力信号ｄｏのデューティ
比が正常になり“１”および“０”区間が等しい（５０
％）状態にあるから、遅延量固定信号ｓｔを“１”に
し、遅延量が現状を維持するように遅延量選択部ＤＬＳ
に制御指示を出す。その結果、タイミングｔ３およびｔ
５区間において最適値への制御動作は前の状態を維持す
るような動作が行われ、タイミングｔ５以降の区間にお
いても逓倍信号が最適化された状態を維持して出力さ
れ、次のクロックサイクルの立ち下がりのタイミングｔ
７においても遅延量固定信号ｓｔが“１”状態を維持す
る。
【００６９】状態番号３の場合は、遅延量を減少させる
場合の動作説明用タイミングチャートを示した図１１参
照すると、タイミングｔ３において、遅延量が小さすぎ
るので逓倍出力信号ｄｏのデューティ比がくずれ、
“０”区間が長い状態にあるから、遅延量増加信号ｕｐ
を“１”にし、遅延量が大きくなるように遅延量選択部
ＤＬＳに制御指示を出す。その結果、タイミングｔ４お
よびｔ５区間において最適値への制御動作が行われ、タ
イミングｔ５以降の区間では逓倍信号が最適化されて出
力され、次のクロックサイクルの立ち下がりのタイミン
グｔ７に同期して遅延量固定信号ｓｔが“１”に変化し
その状態が維持される。
【００７０】状態番号４の場合は、図示されていないが
状態番号１の場合がさらに進んだ状態であって、例えば
遅延量素子部ＤＬＡが多数従属され、その合計遅延量が
出力される最終段遅延量が大きすぎ、逓倍出力信号ｄｏ
のデューティ比がくずれて“１”区間がさらに長い状態
になるときであるから、遅延量減少信号ｄｗを“１”に
し、遅延量が小さくなるように遅延量選択部ＤＬＳに制
御指示を出す。
【００７１】再び図５および図８を参照すると、これら
の遅延量減少信号ｄｗ、遅延量固定信号ｓｔ、遅延量増
加信号ｕｐが供給された遅延量選択部ＤＬＳは次のよう
に制御動作をする。
【００７２】まず、状態番号０の初期状態においてリセ
ット信号ＲＳが“１”になり、この信号が供給されるフ
リップフロップＦＦ１〜ＦＦｎのうち、ｎ−１番目のＦ
Ｆ（ｎ−１）のみはセット端子ＳＢに供給されるように
構成されているので、このＦＦ（ｎ−１）は出力が
“１”にセットされ、それ以外のＦＦは“０”にリセッ
トされる。従って選択制御信号ｄｓ（ｎ−１）は“１”
が出力される。
【００７３】次に、リッセットが解除されてリセット信
号ＲＳが“０”になると、遅延量比較部ＢＬＤから遅延
量増加信号ｕｐが“１”で供給され、それ以外の遅延量
減少信号ｄｗおよび遅延量固定信号ｓｔは“０”が供給
された状態番号１になると、遅延量増加信号ｕｐはセレ
クタＳＬ１〜ＳＬｎの端子ＳＥＬに“１”が与えられ、
端子Ｓには遅延量減少信号ｄｗがＡＮＤ回路ＡＤ９１〜
ＡＤ９ｎをそれぞれ介して与えられる。一方、ＦＦ４１
〜ＦＦ４ｎには遅延量固定信号ｓｔが“０”のときに被
逓倍信号ｃｉがクロック信号として供給され、遅延量固
定信号ｓｔが“１”のときにはクロックが遮断され前の
状態を保持する。
【００７４】セレクタＳＥＬの真理値表を示した図５
（ｃ）を参照すると、端子ＳＥＬが“１”のときは出力
端Ｙには、一義的に端子Ｄの信号が出力されることにな
っているので、状態１で“１”がセットされて保持され
たＦＦ（ｎ−１）の出力“１”がＳＬｎで選択され次の
クロックサイクルでＦＦｎに読み込まれ、選択制御信号
ｄｓｎとして出力される。それ以外のＦＦ１〜ＦＦ（ｎ
−１）はセレクタＳＥＬの出力が“０”であるから
“０”を保持し出力する。
【００７５】次に遅延量減少信号ｄｗが“１”になりそ
れ以外の遅延量固定信号および遅延量増加信号が“０”
になる状態番号２に遷移すると、ＡＮＤ回路ＡＤ９（ｎ
−１）に一方の入力端には遅延量減少信号ｄｗの“１”
が、他方の入力端には前の状態を保持するＦＦ４ｎの出
力“１”がそれぞれ供給され、その論理積結果の信号
“１”がセレクタＳＥＬ（ｎ−１）の端子ＳＣＡＮにセ
ットされる。端子ＳＥＬには遅延量増加信号ｕｐが
“０”として供給されているので、このセレクタは端子
ＳＣＡＮの“１”を選択し次のクロックサイクルでＦＦ
４（ｎ−１）から選択制御信号ｄｓ（ｎ−１）が出力さ
れる。
【００７６】同様に遅延量増加信号ｕｐが供給される度
に左シフト動作が繰り返されて、ＦＦ４（ｎ−２）〜Ｆ
Ｆ４１に“１”が順次転送され、状態番号ｎ−３では選
択制御信号ｄｓ２が“１”、状態番号ｎ−２では選択制
御信号ｄｓ１が“１”がそれぞれ出力される。
【００７７】次に、状態番号ｎ−１では遅延量増加信号
ｕｐが“１”が供給され、それ以外の遅延量固定信号ｓ
ｔおよび遅延量減少信号ｄｗがそれぞれ“０”になるの
で、セレクタＳＥＬの端子ＳＥＬには“１”が設定され
る。一方、ＡＮＤ回路ＡＤ９１〜ＡＤ９ｎに供給される
遅延量減少信号ｄｗが“０”になるので、その論理積出
力は一義的に“０”になってセレクタＳＬは全て端子Ｓ
ＣＡＮが“０”に設定される。したがって、セレクタＳ
Ｌは全て端子Ｄの信号を端子Ｙに出力する。
【００７８】セレクタＳＬ１の端子Ｄは“０”固定にな
っているのでＦＦ４１は次のクロックサイクルで選択制
御信号ｄｓ１を“０”として出力し、セレクタＳＬ２の
端子ＤはＦＦ４１の保持する状態番号ｎ−１の信号
“１”が供給されているので、この“１”をＦＦ４２は
選択制御信号ｄｓ２として出力する。
【００７９】同様に遅延量増加信号ｕｐが“１”の間は
クロックサイクル毎に右シフトが繰り返されて、ＦＦ４
３〜ＦＦ４ｎに“１”が順次転送され、この右シフトの
ｎ−１回目には選択制御信号ｄｓ２が“１”、ｎ回目に
は選択制御信号ｄｓ１が“１”になる。
【００８０】状態番号ｎは、遅延量調整により遅延量が
最適状態に調整されて遅延量比較部ＣＭから供給される
遅延量固定信号ｓｔが“１”になった状態であり、前述
したように、ＡＮＤ回路ＡＤ１０一方の入力は遅延量固
定信号ｓｔがＩＮＶ１により反転されて“０”になるの
で、被逓倍信号ｃｉはＡＮＤ回路ＡＤ１０からのクロッ
ク信号としては“０”固定になり、全てのフリップフロ
ップＦＦ４１〜ＦＦ４ｎは、それぞれ１クロック前の状
態を保持する。
【００８１】上述したように、複数段従属接続された第
１遅延素子部ＤＬＡの最終段の遅延出力信号ｄａ２か
ら、遅延量が最適か否かの状態が遅延量比較部ＣＭＰに
よって検出され、その状態により遅延量増加信号ｕｐ、
遅延量固定信号ｓｔ、遅延量減少信号ｄｗのいずれかを
アクティブ状態にすることにより、遅延量選択部ＤＬＳ
は、左シフトおよび右シフト機能をもつシフトレジスタ
として動作し、遅延量増加信号ｕｐがアクティブであれ
ば遅延量を増加させるための選択制御信号ｄｓ１〜ｄｓ
ｎを遅延量の小さい方向から大きい方向後に活性化させ
るために左シフトにより順次“１”にする。遅延量減少
信号が活性化されていれば遅延量を減少させるための選
択制御信号を遅延量の大きい方向から小さい方向を選択
するようにシフト回路の内容を右シフトにより順次
“１”にすることによって、第１遅延素子部ＤＬＡ１お
よびＤＬＡ２の遅延量が変更され遅延量が最適となる。
【００８２】この様に遅延量が調整された第１遅延素子
部ＤＬＡ１のマルチプレクサＭＬの出力および入力され
た被逓倍信号ｃｉを排他的論理和回路部でＥＸＲで比較
され、逓倍された信号が出力される。
【００８３】次に第１の実施の形態の変形例として３逓
倍回路を示した図１２を参照すると、前述した２逓倍回
路との相違点は、第１遅延素子部ＤＬＡ１、ＤＬＡ２お
よびＤＬＡ３の３段だけ従属接続し、３段目の第１遅延
素子部ＤＬＡ３の遅延出力信号ｄａ３の出力端を第２遅
延素子部ＤＬＢおよび遅延量比較部ＣＭＰの入力端にそ
れぞれ接続したことと、ＥＸ−ＯＲ部ＥＸＲも３入力Ｅ
Ｘ−ＯＲになり、その入力端には被逓倍信号ｃｉの入力
端子ＣＫＩと第１遅延素子部ＤＬＡ１およびＤＬＡ２の
遅延出力信号ｄａ１およびｄａ２の出力端のみがそれぞ
れ接続されたことと、遅延量選択部ＤＬＳの選択制御信
号ｄｓ１〜ｄｓｎの出力端が第１遅延素子部ＤＬＡ１、
ＤＬＡ２およびＤＬＡ３それぞれのマルチプレクサＭＬ
の選択制御信号入力端に共通接続されたことであり、そ
れ以外の構成要素は図１と同様であるから、ここでの構
成の説明は省略する。その動作も２逓倍回路における遅
延出力信号ｄａ２をｄａ３に読み換えれば同様に理解す
ることが出来る。
【００８４】すなわち、遅延量比較部ＣＭＰでは、第２
遅延素子部ＤＢの入力信号ｄａ３と第２遅延素子部ＤＬ
Ｂの遅延出力信号ｄｂを被逓倍信号ｃｉの立ち上がり
（遅延量比較部内ではＩＮＶ３により反転されてその立
ち下がり）タイミングで比較し、遅延量が小さい場合に
は遅延量減少信号ｄｗに“０”、遅延量固定信号ｓｔに
“０”、遅延量増加信号ｕｐに“１”を遅延量選択部に
出力し、遅延量が最適の場合には遅延量減少信号ｄｗに
“０”、遅延量固定信号ｓｔに“１”、遅延量増加信号
ｕｐに“０”を遅延量選択部ＤＬＳに出力し、遅延量が
大きい場合には遅延量減少信号ｄｗに“０”、遅延量固
定信号ｓｔに“０”、遅延量増加信号ｕｐに“１”を遅
延量選択部ＤＬＳに対して出力する。
【００８５】遅延量選択部ＤＬＳは、遅延量減少信号ｄ
ｗ、遅延量固定信号ｓｔ、遅延量増加信号ｕｐのうちど
の信号に“１”が出力されているかにより複数の第１遅
延素子部ＤＬＡ１、ＤＬＡ２、ＤＬＡ３のマルチプレク
サそらぞれの選択信号ｄｓ１〜ｄｓｎの１つを“１”と
し、その他は全て“０”とすることで遅延素子群ＤＬの
遅延値を決定する。従属接続された３個の第１遅延素子
部ＤＬＡ１、ＤＬＡ２、ＤＬＡ３のうち第１遅延素子部
ＤＬＡ１、ＤＬＡ２の遅延出力信号ｄａ１，ｄａ２と被
逓倍信号ｃｉとをＥＸ−ＯＲ部ＥＸＲで排他的論理和
し、その出力信号ｃｏが出力端子ＣＫＯから出力され
る。
【００８６】逓倍信号ｃｏは、選択された遅延値がそれ
ぞれ同一値となり、その遅延値づつ位相がずれるので、
その一致がとられたＥＸ−ＯＲの逓倍出力は、第１遅延
素子部ＤＬＡ１、ＤＬＡ２、ＤＬＡ３のうち第１遅延素
子部ＤＬＡ１の遅延出力信号のパルス幅であり、被逓倍
信号ｃｉのパルス幅に対し１／３パルス幅となることか
ら３逓倍となる。
【００８７】次に第１の実施の形態の変形例としてｎ逓
倍回路を示した図１３を参照すると、前述した２逓倍回
路との相違点は、第１遅延素子部ＤＬＡ１〜ＤＬＡｎの
ｎ段が従属接続され、ｎ段目の第１遅延素子部ＤＬＡｎ
の遅延出力信号ｄａｎの出力端を第２遅延素子部ＤＬＢ
および遅延量比較部ＣＭＰの入力端にそれぞれ接続した
ことと、ＥＸ−ＯＲ部ＥＸＲもｎ入力ＥＸ−ＯＲにな
り、その入力端には被逓倍信号ｃｉの入力端子ＣＫＩと
第１遅延素子部ＤＬＡ１〜ＤＬＡｎの遅延出力信号ｄａ
１〜ｄａ（ｎ−１）の出力端がそれぞれ接続されたこと
と、遅延量選択部ＤＬＳの選択制御信号ｄｓ１〜ｄｓｎ
の出力端が第１遅延素子部ＤＬＡ１〜ＤＬＡｎそれぞれ
のマルチプレクサＭＬの選択制御信号入力端に共通接続
されたことであり、それ以外の構成要素は図１と同様で
あるから、ここでの構成の説明は省略する。その動作も
２逓倍回路における遅延出力信号ｄａ２をｄａｎに読み
換えれば同様に理解することが出来る。
【００８８】すなわち、遅延量比較部ＣＭＰでは、第２
遅延素子部ＤＢの入力信号ｄａｎと第２遅延素子部ＤＬ
Ｂの遅延出力信号ｄｂを被逓倍信号ｃｉの反転された信
号の立ち下がりタイミングで比較し、遅延量が小さい場
合には遅延量減少信号ｄｗに“０”、遅延量固定信号ｓ
ｔに“０”、遅延量増加信号ｕｐに“１”を遅延量選択
部に出力し、遅延量が最適の場合には遅延量減少信号ｄ
ｗに“０”、遅延量固定信号ｓｔに“１”、遅延量増加
信号ｕｐに“０”を遅延量選択部ＤＬＳに出力し、遅延
量が大きい場合には遅延量減少信号ｄｗに“０”、遅延
量固定信号ｓｔに“０”、遅延量増加信号ｕｐに“１”
を遅延量選択部ＤＬＳに対して出力する。
【００８９】遅延量選択部ＤＬＳは、遅延量減少信号ｄ
ｗ、遅延量固定信号ｓｔ、遅延量増加信号ｕｐのうちど
の信号に“１”が出力されているかにより第１遅延素子
部ＤＬＡ１〜ＤＬＡｎのマルチプレクサＭＬそれぞれの
選択信号ｄｓ１〜ｄｓｎの１つを“１”とし、その他は
全て“０”とすることで遅延素子群ＤＬの遅延値を決定
する。従属接続されたｎ個の第１遅延素子部ＤＬＡ１〜
ＤＬＡｎのうち第１遅延素子部ＤＬＡ１〜ＤＬＡ（ｎ−
１）の遅延出力信号ｄａ１〜ｄａ（ｎ−１）と被逓倍信
号ｃｉとをＥＸ−ＯＲ部ＥＸＲで排他的論理和し、その
出力信号ｃｏが出力端子ＣＫＯから出力される。
【００９０】逓倍信号ｃｏは、選択された遅延値がそれ
ぞれ同一値となり、その遅延値づつ位相がずれるので、
その一致がとられたＥＸ−ＯＲの逓倍出力は、第１遅延
素子部ＤＬＡ１〜ＤＬＡｎのうち第１遅延素子部ＤＬＡ
１の遅延出力信号のパルス幅であり、被逓倍信号ｃｉの
パルス幅に対し１／ｎパルス幅となることからｎ逓倍と
なる。
【００９１】上述したように、必要な逓倍数に応じて第
１遅延素子部ＤＬＡを従属接続することにより、所望の
デジタル逓倍回路を実現することが出来る。
【００９２】第１の実施の形態に用いる遅延素子群ＤＬ
の変形例を示した図１４を参照すると、この遅延素子群
ＤＬは固定遅延素子群ＤＬｓおよび可変遅延素子群ＤＬ
ｖとからなる。
【００９３】固定遅延素子群ＤＬｓは、直列に接続され
た単位遅延素子ｄｌ１、ｄｌ２、〜ｄｌ（ｎ−１）、ｄ
ｌｎからなり、可変遅延素子群ＤＬｖは単位遅延素子ｄ
ｖ１、ｄｖ２、〜ｄｖ（ｎ−１）、ｄｖｎからなる。固
定遅延素子群ＤＬｓの最終段の固定遅延素子ｄｌｎの遅
延出力信号は、可変遅延素子群ＤＬｖの直列に接続され
た単位遅延素子ｄｖ１、ｄｖ２、〜ｄｖ（ｎ−１）、ｄ
ｖｎの初段の単位遅延素子ｄｖ１に供給され、可変遅延
群の単位遅延素子ｄｖ１、ｄｖ２、〜ｄｖ（ｎ−１）、
ｄｖｎそれぞれの遅延出力信号ｄｏ１、ｄｏ２、〜ｄｏ
（ｎ−１）、ｄｏｎは、マルチプレクサＭＬへ接続され
る。この例は遅延量を大きくし、かつ細かく遅延量を調
整するときに有効である。
【００９４】第２の実施の形態のデジタル逓倍回路のブ
ロック図を示した図１５を参照すると、このデジタル逓
倍回路の構成は、第１遅延素子部ＤＬＡ１およびＤＬＡ
２が従属接続され初段の第１遅延素子部ＤＬＡ１には被
逓倍信号ｃｉが端子ＣＫＩから供給される。この端子Ｃ
ＫＩおよび第１遅延素子部ＤＬＡ１の遅延出力信号出力
端はそれぞれＥＸ−ＯＲ部ＥＸＲの入力端に接続され、
ＥＸ−ＯＲ部の逓倍出力端から逓倍信号ｃｏが出力端子
ＣＫＯから出力される。
【００９５】遅延素子部ＤＬＡ１は、被逓倍信号ｃｉを
所定時間遅延する遅延量の大きい遅延素子が複数個従属
接続された大遅延素子群ＤＬａ１とこの大遅延素子群Ｄ
Ｌａ１の非選択遅延素子の動作を停止させる出力停止部
ＯＳａと大遅延素子群ｄｌａ１の遅延出力信号ｄｏ１〜
ｄｏｎを選択し出力する大遅延素子群マルチプレクサＭ
ＬＴａと、遅延量の小さい遅延素子を複数直列に接続し
た小遅延素子群ＤＬｂ１とこの小遅延素子群ＤＬｂ１の
非選択遅延素子の動作を停止させる出力停止部ＯＳｂと
小遅延素子群ｄｌａ１の遅延出力信号ｄｏ１〜ｄｏｎを
選択し出力する小遅延素子群マルチプレクサＭＬＴｂと
を有して構成される。遅延素子部ＤＬＡ２も同一の構成
要素からなる。
【００９６】この大遅延素子群ＤＬＡ１のブロック図を
４段分だけ示した図１６（ａ）を参照すると、大遅延素
子群ＤＬＡ１は、予め定める所定の大遅延量をもつ大遅
延素子ｄｘ１の出力端に、入力端Ｄおよび出力端Ｙをも
つセレクタ部ＳＬ２１、２２および２３と大遅延素子ｄ
ｘ２、ｄｘ３およびｄｘ４とが交互に従属接続されると
ともに、それぞれのセレクタ部ＳＬ２１、２２および２
３の端子ＳＥＬに選択停止信号ｄｓｓ１、ｄｓｓ２およ
びｄｓｓ３が供給され、かつ端子Ｓが“１”に固定さ
れ、かつそれぞれの遅延素子の出力から被逓倍信号ｃｉ
を順次に遅延させた遅延素子出力信号ｄｏ１〜ｄｏｎが
取り出される。すなわち、遅延素子出力信号ｄｏ１が最
小遅延量であり、遅延素子出力信号ｄｏｎこの図ではｄ
ｏ４が最大遅延量となる。
【００９７】小遅延素子群ＤＬｂ１の構成は遅延素子の
遅延量が小さくなるだけで構成は大遅延素子群ＤＬａ１
と同様であるからここでの構成の説明は省略する。
【００９８】出力停止部ＯＳａのブロック図を示した図
１６（ｂ）を参照すると、出力停止部ＯＳａの構成は、
一端が“０”に固定されかつ他端に選択停止信号ｄｓａ
が供給されるＥＸ−ＯＲ回路ＥＸＲ１、ＥＸＲ２および
ＥＸＲ３からなり、それぞれの選択停止信号ｄｓｓ１、
ｄｓｓ２、およびｄｓｓ３出力端は対応する大遅延素子
群ＤＬａの端子ＳＥＬに接続される。
【００９９】出力停止部ＯＳａの選択制御信号ｄｓａ１
〜ｄｓａｎ入力端は大遅延素子群マルチプレクサＭＬＴ
ａのそれぞれ対応する出力端子に接続される。一方、大
遅延素子群ＤＬａ１の遅延出力信号ｄｏ１〜ｄｏｎ出力
端は大遅延素子群マルチプレクサＭＬＴａのそれぞれ対
応する入力端に接続される。大遅延素子群マルチプレク
サＭＬＴａの遅延出力信号ｄｏ４は小遅延素子群ＤＬｂ
１の被逓倍信号入力端に接続される。
【０１００】小遅延素子群ｄｌｂ１の選択停止信号ｄｓ
ｓ１〜ｄｓｓｎ入力端は出力停止部ＯＳｂのそれぞれの
対応する出力端に接続される。出力停止部ＯＳｂの選択
制御信号ｄｓａ１〜ｄｓａｎ入力端は小遅延素子群マル
チプレクサＭＬＴｂのそれぞれ対応する出力端子に接続
される。一方、小遅延素子群ＤＬｂ１の遅延出力信号ｄ
ｏ１〜ｄｏｎ出力端は小遅延素子群マルチプレクサＭＬ
Ｔｂのそれぞれ対応する入力端に接続される。
【０１０１】出力停止部ＯＳｂの構成も出力停止部ＯＳ
ａの構成と同様であるからここでの構成の説明は省略す
る。
【０１０２】大遅延素子群マルチプレクサＭＬＴａは前
述した図３のマルチプレクサＭＬと同様に構成されるが
選択制御信号ｄｓａ１〜ｄｓａｎをバイパスさせる配線
も有する。
【０１０３】上述のように従属接続された第１遅延素子
部ＤＬＡ１ｂの遅延信号ｄａ２出力端は遅延量比較部Ｃ
ＭＰおよび第２遅延素子部ＤＬＢのそれぞれの遅延信号
入力端に接続される。第２遅延素子部ＤＬＢは、前述し
たように、第１遅延素子部ＤＬＡ１ａの少なくとも大遅
延素子ｄｘ１と同じ遅延量を有するように構成されてい
る。
【０１０４】この遅延素子部ＤＬＢの遅延信号出力端は
遅延量比較部ＣＭＰの遅延信号入力端に接続され、さら
に他方の入力端には被逓倍信号ｃｉの入力端子ＣＫＩが
接続されている。
【０１０５】この遅延量比較部ＣＭＰも前述した遅延量
比較部ＣＭＰの回路と同様であり、遅延量増加信号ｕｐ
と遅延量増加停止信号ｓｔと遅延量減少信号ｄｗとをそ
れぞれ生成する回路からなる。
【０１０６】遅延量比較部ＣＭＰで生成される遅延量減
少信号ｄｗと遅延量固定信号ｓｔと遅延量増加信号ｕｐ
とのそれぞれの出力端は遅延量選択部の小遅延量選択部
ＤＬＳｂの対応する入力端にそれぞれ接続され、さらに
他の入力端には被逓倍信号ｃｉの入力端子ＣＫＩが接続
されている。
【０１０７】遅延量選択部は小遅延量選択部ＤＬＳｂお
よび大遅延量選択部からなり、小遅延量選択部ＤＬＳｂ
の遅延増加信号ｕｐ、遅延量減少信号ｄｗ、および遅延
量固定信号ｓｔの３信号入力端は遅延量比較部ＣＭＰの
それぞれ対応する出力端に接続される。小遅延量選択部
ＤＬＳｂの選択制御信号ｄｓｂ１〜ｄｓｂｎ出力端は、
第１遅延素子部ＤＬＡ１ａおよびＤＬＡ１ｂそれぞれの
小遅延素子群マルチプレクサＭＬＴｂのそれぞれ対応す
る入力端子に接続される。小遅延量選択部ＤＬＳｂの小
遅延量選択キャリー信号ｃａおよび小遅延量選択ボロー
信号ｂｒ出力端は大遅延量選択部ＤＬＳａの対応する入
力端に接続される。大遅延量選択部ＤＬＳａの選択制御
信号ｄｓａ１〜ｄｓａｎ出力端は第１遅延素子部ＤＬＡ
１ａおよびＤＬＡ１ｂそれぞれの小遅延素子群マルチプ
レクサＭＬＴｂのそれぞれ対応する入力端子に接続され
る。
【０１０８】この実施の形態の動作も、出力停止部の動
作以外は前述した第１の実施の形態の動作と同様であ
る。すなわち、複数段従属接続された第１遅延素子部Ｄ
ＬＡの最終段の遅延出力信号ｄａ２から、遅延量が最適
か否かの状態が遅延量比較部ＣＭＰによって検出され、
その状態により遅延量増加信号ｕｐ、遅延量固定信号ｓ
ｔ、遅延量減少信号ｄｗのいずれかをアクティブ状態に
することにより、遅延量選択部ＤＬＳは、周知のアップ
ダウンカウンタが用いられ、遅延量増加信号ｕｐがアク
ティブであれば遅延量を増加させるための選択制御信号
ｄｓｓ１〜ｄｓｓｎを遅延量の小さい方向から大きい方
向後に活性化させるためにアップカウント動作を実行さ
せることによりこれらの信号を順次“１”にする。
【０１０９】このとき小遅延量選択部からカウントさ
せ、小遅延素子群ＭＬＴｂに選択制御信号ｄｓｂ１〜ｄ
ｓｂｎを供給して遅延量を増加させる。遅延量が不足の
ときは小遅延量選択キャリー信号ｃａを発生させて、さ
らに大遅延量選択部ＤＬＳａをカウントアップさせ、大
遅延素子群ＭＬＴａに選択制御信号ｄｓｂａ１〜ｄｓａ
ｎを供給して遅延量を増加させる。
【０１１０】遅延量減少信号が活性化されていれば遅延
量を減少させるための選択制御信号を遅延量の大きい方
向から小さい方向を選択するようにカウンタをダウンカ
ウント動作を実行させることにより、選択制御信号ｄｓ
ａ１〜ｄｓａｎの内容を順次“１”にする。このときも
小遅延量選択部ＤＬＳｂからカウントダウンさせ、遅延
量が不足のときは小遅延量選択ボロー信号ｂｒを発生さ
せて、さらに大遅延量選択部ＤＬＳａをカウントダウン
させることによって、大遅延素子群ＭＬＴａに選択制御
信号ｄｓｂａ１〜ｄｓａｎを供給して第１遅延素子部Ｄ
ＬＡ１ａおよびＤＬＡ１ｂの遅延量が変更され遅延量が
最適となる。
【０１１１】上述した遅延量変更時において、従属接続
された大遅延素子のうち、初段の遅延素子から選択され
た遅延量を設定する遅延素子までの遅延素子は従属接続
状態にあるので、被逓倍信号が“１”および“０”を繰
り返す度に電流が流れる。しかし、選択されない残りの
大遅延素子は、選択停止信号により大遅延素子の入力端
が“１”レベルに固定されるので電流が流れない。この
ように大遅延素子の動作を選択的に動作停止とするた
め、消費電流を低減できる。
【０１１２】上述した選択的動作停止を実現するための
出力停止部ＯＳａおよび大遅延素子部ＤＬａの動作を説
明する。大遅延素子群のブロック図を示した図１６
（ａ）と出力停止部ＯＳａのブロック図を示した図１６
（ｂ）と、その動作の真理値表を示した図１７とを併せ
て参照すると、出力停止部ＯＳａを構成するＥＸＲ１〜
ＥＸＲ３のそれぞれの一方の入力端に選択制御信号ｄｓ
ａ１〜ｄｓａ３が供給され、他方の入力端は“０”に固
定されているものとする。
【０１１３】被逓倍信号ｃｉが“０”で、選択制御信号
ｄｓａ１のみが“１”で他の選択制御信号ｄｓａ２およ
びｄｓａ３は“０”の場合は、初段の大遅延素子ｄｘ１
の遅延素子出力信号ｄｏ１はそのまま“０”が出力され
る。選択制御信号ｄｓａ１のみが“１”であるからＥＸ
Ｒ１の出力は“０”になりセレクタ部ＳＬ２１の端子Ｓ
ＥＬが“０”に設定される。それ以外のＥＸＲ２、３は
“１”が出力され、セレクタ部ＳＬ２２、２３の端子Ｓ
ＥＬは“１”に設定される。
【０１１４】セレクタ部の真理値表を示した図１５
（ｃ）を参照すると、端子ＳＥＬの信号が“０”のとき
は端子Ｓの信号が選択されるので、この場合、端子Ｓは
“１”に固定されているからセレクタ部ＳＬ２１は
“１”固定が出力される。セレクタ部ＳＬ２２、２３の
端子ＳＥＬはそれぞれ“１”であるから、真理値表に従
い端子Ｄの信号、すなわち前段のセレクタ部で選択され
た“１”固定信号が選択出力される。
【０１１５】つまりセレクタ部ＳＬ２１の出力“１”固
定が大遅延素子ｄｘ２を介して遅延素子出力信号ｄｏ２
として出力され、さらに大遅延素子ｄｘ３およびｄｘ４
をそれぞれ介して遅延素子出力信号ｄｏ３およびｄｏ４
として出力される。この“１”固定信号により大遅延素
子ｄｘ２、ｄｘ３およびｄｘ４はそれぞれ入力端が
“１”に固定された状態になり被逓倍信号ｃｉの変化に
無関係となり動作電流が流れないので、消費電流が低減
される。
【０１１６】被逓倍信号ｃｉが“１”に変化し、選択制
御信号ｄｓａ１のみが“１”で他の選択制御信号ｄｓａ
２およびｄｓａ３は“０”を維持した場合は、初段の大
遅延素子ｄｘ１の遅延出力信号ｏｄ１は“１”が出力さ
れる。選択制御信号ｄｓａ１のみが“１”であるからＥ
ＸＲ１の出力は“０”を維持しセレクタ部ＳＬ２１の端
子ＳＥＬも“０”に設定される。セレクタ部の端子ＳＥ
Ｌの信号が“０”であるから端子Ｓの信号が選択される
ので、この場合も“１”が出力される。セレクタ部ＳＬ
２２、２３の端子ＳＥＬはそれぞれ“１”であるから、
前述同様に真理値表に従い端子Ｄの信号、すなわち前段
のセレクタ部で選択された“１”固定信号が選択出力さ
れる。したがって、この“１”固定信号により大遅延素
子ｄｘ２、ｄｘ３およびｄｘ４はそれぞれ入力端が
“１”に固定された状態になり被逓倍信号ｃｉの変化に
無関係となり動作電流が流れない。
【０１１７】被逓倍信号ｃｉが再び“０”に変化し、選
択制御信号ｄｓａ２のみが“１”で他の選択制御信号ｄ
ｓａ１およびｄｓａ３は“０”を維持した場合は、初段
の大遅延素子ｄｘ１の遅延素子出力信号ｏｄ１は“０”
が出力される。選択制御信号ｄｓａ２のみが“１”であ
るからＥＸＲ２の出力は“０”を出力しセレクタ部ＳＬ
２２の端子ＳＥＬも“０”に設定される。セレクタ部Ｓ
ＥＬ２２の端子ＳＥＬの信号が“０”であるから端子Ｓ
の信号が選択されるので、この場合も“１”固定が出力
されるので大遅延素子ｄｘ３は入力端が“１”に固定さ
れる。セレクタ部ＳＥＬ２３はこの“１”固定を選択す
るので同様に大遅延素子ｄｘ４も入力端が“１”に固定
される。
【０１１８】一方、セレクタ部ＳＬ２１の端子ＳＥＬは
“１”であるから、前述同様に真理値表に従い端子Ｄの
信号、すなわち大遅延素子ｄｘ１の出力ｄｏ１を選択し
て次段の大遅延素子ｄｘ２に送出し、大遅延素子ｄｘ２
から遅延素子出力信号ｄｏ２が出力される。つまり、被
逓倍信号ｃｉは大遅延素子ｄｘ１およびｄｘ２でそれぞ
れ遅延され、次段以降の大遅延素子ｄｘ３およびｄｘ４
は動作せず消費電流が低減される。
【０１１９】この“１”固定信号により大遅延素子ｄｘ
２、ｄｘ３およびｄｘ４はそれぞれ入力端が“１”に固
定された状態になり被逓倍信号ｃｉの変化に無関係とな
り動作電流が流れない。
【０１２０】以下同様に、選択制御信号ｄｓａ１〜ｄｓ
ａｎのうち順次１つだけが“１”に変化するのに応答し
て遅延量が選択されるとともに、選択されない大遅延素
子群はそれぞれの入力端が“１”に固定されるので無駄
な電流が流れず消費電流が低減される。
【０１２１】また、この実施の形態も第１の実施の形態
同様に、２倍に逓倍するデジタル逓倍回路のほかに３
倍、４倍とｎ倍に逓倍出力するデジタル逓倍回路にも適
用できることは明らかである。
【０１２２】また、この実施の形態は出力停止部を有す
る場合について説明したが、消費電流の低減を目的にし
ないときは、出力停止部を削除しても逓倍回路と動作す
ることは明らかである。
【０１２３】
【発明の効果】以上説明したように本発明のデジタル回
路は、被逓倍信号の位相が、遅延素子を複数段従属接続
してなる延素子群で順次遅延され、これら遅延素子それ
ぞれの遅延素子出力信号と被逓倍信号との一致をとるこ
とにより所定の逓倍信号を生成するデジタル逓倍回路で
あって、遅延素子群を有する第１遅延素子部が複数段従
属接続され、かつ最終段の出力する第１の遅延出力信号
から、所定の逓倍信号のデューティ比が最適値に対して
進みまたは遅れのいずれの状態にあるかを被逓倍信号の
変化タイミングで検出する遅延量比較手段と、この遅延
量比較手段の検出結果に応答して、第１遅延素子部それ
ぞれの遅延量が最適値になるように、遅延素子それぞれ
の遅延素子出力信号を順次選択するための選択制御信号
を生成する遅延量選択手段とを有するので、まず第１
に、出力される逓倍信号のデューティが変動しないとい
う効果がある。
【０１２４】その理由は、直列接続で構成する場合遅延
値は、インバータ段数を入力の信号と帰還し、比較、変
更できるために逓倍された出力信号に安定したデューテ
ィが得られることにある。
【０１２５】第２の効果として、調整後の電源電圧変動
に追随できることである。
【０１２６】その理由は、シフトレジスタ、アップダウ
ンカウンタ等内部にある遅延量を調整する場合現状の遅
延値を帰還して調整することができることにある。。
【０１２７】第３の効果として、遅延値の初期設定およ
び遅延値設定用のマルチプレクサへの入力信号が不要な
ことである。
【０１２８】その理由は、シフトレジスタ、アップダウ
ンカウンタ等内部にある遅延量を調整する場合現状の遅
延値を帰還して調整することができることにある。
【０１２９】第４の効果として、消費電力低減ができる
ことである。
【０１３０】その理由は、直列接続された遅延素子のう
ち、未使用の遅延素子については、非選択信号により出
力停止とするため、必要のない遅延素子の停止すること
で消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であって外部入力信
号の周波数が２逓倍される２逓倍回路の構成を示すブロ
ック図である。
【図２】遅延素子群ＤＬの回路図である。
【図３】マルチプレクサＭＬの回路図である。
【図４】遅延量比較部ＣＭＰの回路図である。
【図５】（ａ）遅延量選択部ＤＬＳの回路図である。 （ｂ）セレクタＳＬのブロック図である。 （ｃ）セレクタＳＬの真理値表を示した図である。 （ｄ）フリップフロップのブロック図である。
【図６】マルチプレクサＭＬの真理値表を示した図であ
る。
【図７】遅延量比較部ＣＭＰの真理値表を示した図であ
る。
【図８】遅延量選択部ＤＬＳの真理値表を示した図であ
る。
【図９】２逓倍回路の動作説明用のタイミングチャート
である。
【図１０】２逓倍回路の動作説明用の他のタイミングチ
ャートである。
【図１１】２逓倍回路の動作説明用のさらに他のタイミ
ングチャートである。
【図１２】第１の実施の形態の変形例として３逓倍回路
のブロック図である。
【図１３】第１の実施の形態の変形例としてｎ逓倍回路
のブロック図である。
【図１４】遅延素子群ＤＬの変形例を示した回路図であ
る。
【図１５】第２の実施の形態のデジタル逓倍回路のブロ
ック図である。
【図１６】（ａ）大遅延素子群ＤＬＡ１を４段分だけ示
したブロック図である。 （ｂ）大遅延素子群ＤＬＡ１を４段分に対応した出力停
止部ＯＳａのブロック図である。
【図１７】出力停止部ＯＳａの動作の真理値表を示す図
である。
【図１８】図１６の動作をあらわすタイムチャートであ
る。
【図１９】従来の他の逓倍回路の回路図である。
【図２０】従来のさらに他の逓倍回路の回路図である。
【符号の説明】
ＡＤ１〜ＡＤ９ｎ ＡＮＤ回路 ｂｒ 小遅延選択ボロー信号 ｃａ 小遅延選択キャリー信号 ｃｉ 被逓倍信号 ｃｏ 逓倍信号 ＣＭＰ 遅延量比較部 ｄｌ１〜ｄｌｎ 固定遅延素子 ｄａ１〜ｄａｎ 遅延出力信号 ＤＬ 遅延素子群 ｄｓ１〜ｄｓｎ 選択制御信号 ｄｖ１〜ｄｖｎ 可変遅延素子 ＤＬＡ１〜ＤＬＡｎ 第１遅延素子部 ＤＬａ１ 大遅延素子群 ＤＬＢ 第２遅延素子部 ＤＬｂ１ 小遅延素子群 ＤＬＳ 遅延量選択部 ＤＬＳａ 大遅延量選択部 ＤＬＳｂ 小遅延量選択部 ＤＬｓ 固定遅延素子群 ＤＬｖ 可変遅延素子群 ｄｏ１〜ｄｏｎ 遅延素子出力信号 ｄｗ 遅延量減少信号 ＥＸＲ，ＥＸＲ１〜ＥＸＲ４ ＥＸ−ＯＲ部 ＦＦ１〜ＦＦ３，ＦＦ４１〜ＦＦ４ｎ フリップフロ
ップ ＭＬＴｂ 小遅延素子群マルチプレクサ ＭＬＴａ 大遅延素子群マルチプレクサ ＭＬ，ＭＰＸ マルチプレクサ ＭＰＸ２０７ マルチプレクサ ＯＲ１，ＯＲ２ ＯＲ回路 ＯＳａ 出力停止部 ＲＳ リセット信号 ＳＦＲ シフトレジスタ ＳＬ１〜ＳＬｎ，ＳＬ２１〜ＳＬ２３ セレクタ ｓｔ 遅延量固定信号 ＴＣＴ タイミング調整部 ｕｐ 遅延量増加信号 ＶＤＬ 可変遅延回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 被逓倍信号の位相が、遅延素子を複数段
    従属接続してなる延素子群で順次遅延され、これら遅延
    素子それぞれの遅延素子出力信号と前記被逓倍信号との
    一致をとることにより所定の逓倍信号を生成するデジタ
    ル逓倍回路において、前記遅延素子群を有する第１遅延
    素子部が複数段従属接続され、かつ最終段の出力する第
    １の遅延出力信号から、前記所定の逓倍信号のデューテ
    ィ比が最適値に対して進みまたは遅れのいずれの状態に
    あるかを前記被逓倍信号の変化タイミングで検出する遅
    延量比較手段と、この遅延量比較手段の検出結果に応答
    して、前記第１遅延素子部それぞれの遅延量が最適値に
    なるように、前記遅延素子それぞれの前記遅延素子出力
    信号を順次選択するための選択制御信号を生成する遅延
    量選択手段とを有することを特徴とするデジタル逓倍回
    路。
  2. 【請求項２】 前記遅延量比較手段は、複数の前記第１
    遅延素子部のうち初段の有する前記遅延素子群の第１段
    目の素子の遅延値と同じ遅延値で前記第１の遅延出力信
    号の位相を遅延させる第２遅延素子部と、この第２遅延
    素子部の出力する第２の遅延出力信号と前記第１の遅延
    出力信号とを比較することによって前記第１遅延素子部
    の遅延量が最適値であるか否かを検出し、遅延量が小さ
    ければ遅延量増加を指示する遅延量増加信号と、最適値
    であればその遅延量維持を指示する遅延量固定信号と、
    遅延量が大きければ遅延量減少を指示する遅延量減少信
    号とをそれぞれ生成する遅延量比較部とを備える請求項
    １記載のデジタル逓倍回路。
  3. 【請求項３】 前記遅延量比較手段は、前記被逓倍信号
    対して位相が遅延された前記第１および前記第２の遅延
    出力信号が、共に論理レベルの“０”の第１区間と、そ
    れぞれ“１”および“０”の第２区間と、共に“１”の
    第３区間と、それぞれ“０”および“１”の第４区間と
    のいずれの区間にあるかを反転された前記被逓倍信号の
    立ち下がりのタイミングで１周期ごとに検出するととも
    に、前記第１区間であれば前記遅延量減少信号のみを活
    性化し、前記第２区間であれば前記遅延量固定信号のみ
    を活性化し、前記第３および前記第４区間であれば前記
    遅延量増加信号のみを活性化する請求項２記載のデジタ
    ル逓倍回路。
  4. 【請求項４】 前記第１遅延素子部が前記遅延素子群と
    これら遅延素子群それぞれの遅延素子出力信号を択一的
    に選択して出力するマルチプレクサとを有してなり、前
    記第１遅延素子部が複数段従属接続され、最終段の出力
    端が第２遅延素子部の入力端および前記遅延量比較手段
    の一方の入力端にそれぞれ接続されるとともに前記第２
    遅延素子部の出力端が前記遅延量比較手段の他方の入力
    端に接続され、前記遅延量比較手段の遅延量増加信号と
    遅延量減少信号と遅延量固定信号との出力端が前記遅延
    量選択手段のそれぞれの入力端に接続され、かつ前記遅
    延量比較手段および前記遅延量選択手段それぞれのさら
    に他の入力端には前記被逓倍信号入力端子が共通接続さ
    れ、前記遅延量選択手段の複数の選択制御信号出力端が
    前記第１遅延素子部のそれぞれの前記マルチプレクサの
    制御信号入力端に共通接続され、複数段の前記第１遅延
    素子部のうち最終段以外の前記第１遅延素子部の遅延信
    号出力端と前記被逓倍信号入力端子とがそれぞれ排他的
    論理和回路部の入力端にそれぞれ接続され、この排他的
    論理和回路部の出力端から逓倍信号を取り出す構成から
    なる請求項１記載のデジタル逓倍回路。
  5. 【請求項５】 前記第１遅延素子部をｎ（ｎは整数）段
    従属接続することによりｎ倍の逓倍信号を生成する請求
    項４記載のデジタル逓倍回路。
  6. 【請求項６】 前記遅延量選択手段がシフトレジスタで
    構成され、遅延量を増加させるときは左シフト動作によ
    り遅延量の小さい方向から大きい方向を選択するように
    前記遅延素子群の前記選択制御信号を順次“１”にして
    遅延量を増加させ、遅延量を減少させるときは右シフト
    動作により遅延量の大きい方向から小さい方向を選択す
    るように前記遅延素子群の前記選択制御信号を順次
    “１”にして遅延量を減少させる請求項４記載のデジタ
    ル逓倍回路。
  7. 【請求項７】 前記ｎ段従属接続された第１遅延素子部
    の全ての前記遅延素子を同一遅延値を有する遅延素子と
    する請求項５記載のデジタル逓倍回路。
  8. 【請求項８】 前記第１遅延素子部それぞれの前記遅延
    素子群が固定遅延群および可変遅延群で構成され、前記
    可変遅延群のそれぞれの遅延素子の遅延素子出力信号が
    前記マルチプレクサに供給される請求項４記載のデジタ
    ル逓倍回路。
  9. 【請求項９】 前記第１遅延素子部が、前記遅延素子よ
    りも遅延量の大きい大遅延素子を複数段従属接続した大
    遅延素子群とこれら大遅延素子群それぞれの遅延素子出
    力信号を択一的に選択して出力する大遅延素子群マルチ
    プレクサと、前記遅延素子よりも遅延量の小さい小遅延
    素子を複数段従属接続した小遅延素子群とこれら小遅延
    素子群それぞれの小遅延素子出力信号を択一的に選択し
    て出力する小遅延素子群マルチプレクサとを有し、前記
    大遅延素子群マルチプレクサで選択された遅延信号の出
    力端が前記小遅延素子群の信号入力端に接続されて構成
    され、前記遅延量選択手段が、前記遅延量比較手段の前
    記遅延増加信号、前記遅延量減少信号および遅延量固定
    信号のそれぞれに応答して、前記小遅延素子群マルチプ
    レクサの選択制御信号と次段ををカウントアップさせる
    ための小遅延量選択キャリー信号とカウントダウンさせ
    るための小遅延量選択ボロー信号とを生成する小遅延量
    選択部と、この小遅延量選択部の次段であって前記小遅
    延選択キャリー信号および前記小遅延量選択ボロー信号
    に応答して、前記大遅延素子マルチプレクサの選択制御
    信号を生成する大遅延量選択部とから構成される請求項
    ４記載のデジタル逓倍回路。
  10. 【請求項１０】 前記大遅延素子群および前記小遅延素
    子群が、それぞれの素子の入力端に被逓倍信号を入力す
    るかまたは“１”レベルに固定して動作を停止するかを
    選択するセレクト手段を備え、前記第１遅延素子部が、
    前記大遅延素子群マルチプレクサからの前記選択制御信
    号に応答して、前記大遅延素子群のうち遅延量が選択さ
    れない大遅延素子の動作停止をさせるための選択停止信
    号を生成して前記セレクト手段に送出する大遅延素子群
    の出力停止手段と、前記小遅延素子群マルチプレクサか
    らの前記選択制御信号に応答して、前記小遅延素子群の
    うち遅延量が選択されない小遅延素子の動作停止をさせ
    るための選択停止信号を生成する小遅延素子群の出力停
    止手段とをそれぞれ有する請求項９記載のデジタル逓倍
    回路。
  11. 【請求項１１】 前記小遅延量選択部および大遅延量選
    択部がそれぞれアップダウンカウンタで構成され、遅延
    量を増加させるときは、遅延量の小さい方向から大きい
    方向後に活性化させるために前記小遅延量選択部からア
    ップカウント動作で前記小遅延素子群の前記選択制御信
    号を順次“１”に設定することにより遅延量を増加さ
    せ、遅延量が不足のときは前記小遅延量選択キャリー信
    号を発生させてさらに前記大遅延量選択部をカウントア
    ップさせ、前記大遅延素子群の前記選択制御信号を順次
    “１”に設定することにより遅延量を増加させ、遅延量
    を減少させるときは、遅延量の大きい方向から小さい方
    向を選択するように前記小遅延量選択部からダウンカウ
    ント動作で前記小遅延素子群の前記選択制御信号を順次
    “１”に設定することにより遅延量を減少させ、遅延量
    が不足のときは前記小遅延量選択ボロー信号を発生させ
    てさらに前記大遅延量選択部をカウントダウンさせ、前
    記大遅延素子群の前記選択制御信号を順次“１”に設定
    することにより遅延量を減少させる請求項９記載のデジ
    タル逓倍回路。
JP9051632A 1997-03-06 1997-03-06 デジタル逓倍回路 Pending JPH10256883A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9051632A JPH10256883A (ja) 1997-03-06 1997-03-06 デジタル逓倍回路
US09/036,020 US6118313A (en) 1997-03-06 1998-03-06 Digital frequency multiplying circuit
DE69801695T DE69801695T2 (de) 1997-03-06 1998-03-06 Digitale Schaltung zur Frequenzvervielfachung
EP98104061A EP0863612B1 (en) 1997-03-06 1998-03-06 Digital frequency multiplying circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9051632A JPH10256883A (ja) 1997-03-06 1997-03-06 デジタル逓倍回路

Publications (1)

Publication Number Publication Date
JPH10256883A true JPH10256883A (ja) 1998-09-25

Family

ID=12892229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9051632A Pending JPH10256883A (ja) 1997-03-06 1997-03-06 デジタル逓倍回路

Country Status (4)

Country Link
US (1) US6118313A (ja)
EP (1) EP0863612B1 (ja)
JP (1) JPH10256883A (ja)
DE (1) DE69801695T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008533916A (ja) * 2005-03-18 2008-08-21 アルテラ コーポレイション 可変遅延回路網

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1076435A1 (en) * 1999-08-12 2001-02-14 STMicroelectronics S.r.l. A detector for detecting timing in a data flow
US7187721B1 (en) * 2000-02-09 2007-03-06 Rambus Inc. Transition-time control in a high-speed data transmitter
US6480045B2 (en) 2001-01-05 2002-11-12 Thomson Licensing S.A. Digital frequency multiplier
US6456126B1 (en) * 2001-05-25 2002-09-24 Xilinx, Inc. Frequency doubler with polarity control
US7124153B2 (en) 2002-03-18 2006-10-17 Genesis Microchip Inc. Frequency converter and methods of use thereof
US7072920B2 (en) * 2002-03-18 2006-07-04 Genesis Microchip Inc. Method and apparatus for digital frequency conversion
US7123063B2 (en) * 2004-04-28 2006-10-17 Broadcom Corporation Supply tracking clock multiplier
US7495484B1 (en) * 2007-07-30 2009-02-24 General Instrument Corporation Programmable frequency multiplier

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JPH04105413A (ja) * 1990-08-27 1992-04-07 Nec Corp 半導体遅延回路
JP2824137B2 (ja) * 1990-08-27 1998-11-11 富士通株式会社 絞り部品の製造方法
US5422835A (en) * 1993-07-28 1995-06-06 International Business Machines Corporation Digital clock signal multiplier circuit
JPH07202649A (ja) * 1993-12-27 1995-08-04 Toshiba Corp 逓倍回路
KR960009965B1 (ko) * 1994-04-14 1996-07-25 금성일렉트론 주식회사 주파수 배수 회로
JPH08223003A (ja) * 1995-02-16 1996-08-30 Kawasaki Steel Corp クロック逓倍回路
JP3561792B2 (ja) * 1995-09-06 2004-09-02 株式会社ルネサステクノロジ クロック発生回路
US5933035A (en) * 1996-12-31 1999-08-03 Cirrus Logic, Inc. Digital clock frequency multiplication circuit and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008533916A (ja) * 2005-03-18 2008-08-21 アルテラ コーポレイション 可変遅延回路網

Also Published As

Publication number Publication date
EP0863612A2 (en) 1998-09-09
DE69801695D1 (de) 2001-10-25
EP0863612A3 (en) 1998-12-09
DE69801695T2 (de) 2002-07-04
US6118313A (en) 2000-09-12
EP0863612B1 (en) 2001-09-19

Similar Documents

Publication Publication Date Title
KR100557550B1 (ko) 클럭 동기 회로
US6157229A (en) Skew compensation device
KR100915813B1 (ko) 듀티 싸이클 보정 회로
KR101046245B1 (ko) 듀티 보정 회로
US6765976B1 (en) Delay-locked loop for differential clock signals
JPH11316706A (ja) データ高速転送同期システム及びデータ高速転送同期方法
JP4512158B2 (ja) 可変遅延回路網
KR20050041612A (ko) 데이터 출력에 관한 동작마진이 향상된 메모리 장치
JP3808670B2 (ja) 半導体集積回路
JP2576366B2 (ja) 可変遅延バッファ回路
JPH10256883A (ja) デジタル逓倍回路
US6646480B2 (en) Glitchless clock output circuit and the method for the same
EP0881767B1 (en) Combinational delay circuit for a digital frequency multiplier
JP2004145709A (ja) 半導体装置
TW200422814A (en) Delay producing method, delay adjusting method based on the same, and delay producing circuit and delay adjusting circuit applied with them
KR20040091975A (ko) Ｄｌｌ 회로
KR100336750B1 (ko) 양방향 지연을 이용한 디엘엘 회로
JP3374919B2 (ja) シリアルデータ信号をパラレルデータ信号へ変換する回路装置
US6973155B2 (en) Highly scalable glitch-free frequency divider
JPH11272354A (ja) クロック同期遅延制御回路
US6633995B1 (en) System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit
JP2005304020A (ja) クロック・ダブラ
JPH11127063A (ja) 集積回路装置
JP3776895B2 (ja) 位相調整回路
JP3579277B2 (ja) クロック同期遅延制御回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010904