JPH11272354A - クロック同期遅延制御回路 - Google Patents
クロック同期遅延制御回路Info
- Publication number
- JPH11272354A JPH11272354A JP6905998A JP6905998A JPH11272354A JP H11272354 A JPH11272354 A JP H11272354A JP 6905998 A JP6905998 A JP 6905998A JP 6905998 A JP6905998 A JP 6905998A JP H11272354 A JPH11272354 A JP H11272354A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- delay
- backward
- stage
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000644 propagated effect Effects 0.000 claims abstract description 69
- 230000000630 rising effect Effects 0.000 claims description 23
- 230000003111 delayed effect Effects 0.000 claims description 21
- 230000001902 propagating effect Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 37
- 230000001360 synchronised effect Effects 0.000 description 28
- 230000001934 delay Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005923 long-lasting effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- YDLQKLWVKKFPII-UHFFFAOYSA-N timiperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCC(N2C(NC3=CC=CC=C32)=S)CC1 YDLQKLWVKKFPII-UHFFFAOYSA-N 0.000 description 1
- 229950000809 timiperone Drugs 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】レシーバの出力が停止した場合及び外部クロッ
クのデューティーが大きい場合でも確実に同期を確立す
る。 【解決手段】状態保持部初期化回路71は最終段の前進パ
ルス用単位遅延回路81-Lに前進パルスが伝播したことを
検出すると、状態保持部82を初期化する。これにより、
レシーバの出力再開から短時間で同期が確立する。ま
た、状態保持部制御回路64は状態保持部82のリセットタ
イミングを制御し、前進パルス調整回路61は、前進パル
ス用遅延線81に供給する前進パルスのパルス幅を制御す
る。これにより、後退パルスが発生した段から初段まで
を確実にセット状態にして後退パルスの伝播を可能にし
て、同期を確立する。
クのデューティーが大きい場合でも確実に同期を確立す
る。 【解決手段】状態保持部初期化回路71は最終段の前進パ
ルス用単位遅延回路81-Lに前進パルスが伝播したことを
検出すると、状態保持部82を初期化する。これにより、
レシーバの出力再開から短時間で同期が確立する。ま
た、状態保持部制御回路64は状態保持部82のリセットタ
イミングを制御し、前進パルス調整回路61は、前進パル
ス用遅延線81に供給する前進パルスのパルス幅を制御す
る。これにより、後退パルスが発生した段から初段まで
を確実にセット状態にして後退パルスの伝播を可能にし
て、同期を確立する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速クロックを用
いて同期制御するものに好適なクロック同期遅延制御回
路に関する。
いて同期制御するものに好適なクロック同期遅延制御回
路に関する。
【０００２】
【従来の技術】近年、コンピュータシステムにおいて
は、処理の高速化の要求からシンクロナスＤＲＡＭ等の
クロック同期型のメモリを採用することがある。同期型
のメモリは、メモリ回路を制御するクロックに対して同
期したクロックをメモリ内部でも使用するようになって
いる。
は、処理の高速化の要求からシンクロナスＤＲＡＭ等の
クロック同期型のメモリを採用することがある。同期型
のメモリは、メモリ回路を制御するクロックに対して同
期したクロックをメモリ内部でも使用するようになって
いる。
【０００３】メモリ内部で使用するクロック（以下、内
部クロックという）とメモリ回路を制御するクロック等
の外部クロックとの間に遅延が生じると、特に動作速度
が高速である場合には遅延量が僅かであっても、回路の
誤動作が発生しやすくなってしまう。
部クロックという）とメモリ回路を制御するクロック等
の外部クロックとの間に遅延が生じると、特に動作速度
が高速である場合には遅延量が僅かであっても、回路の
誤動作が発生しやすくなってしまう。
【０００４】そこで、内部クロックを外部クロックに同
期させるためのクロック同期遅延制御回路が半導体集積
回路内に設けられる。
期させるためのクロック同期遅延制御回路が半導体集積
回路内に設けられる。
【０００５】図２０はこのような従来のクロック同期遅
延制御回路20を示す回路図である。また、図２１はその
原理を説明するための波形図である。図２０の回路は、
クロック同期遅延制御回路としてＳＴＢＤ（Synchronou
s Traced Backwards Delay）を採用したものである。
延制御回路20を示す回路図である。また、図２１はその
原理を説明するための波形図である。図２０の回路は、
クロック同期遅延制御回路としてＳＴＢＤ（Synchronou
s Traced Backwards Delay）を採用したものである。
【０００６】図２０において、入力端子１には図２１
（ａ）に示す外部クロックＣＫが入力される。この外部
クロックＣＫはレシーバ２を介して取込まれる。レシー
バ２は、外部クロックを波形整形して増幅したクロック
ＣＬＫを出力する。レシーバ２における遅延量をＤ1 で
あるものとすると、レシーバ２の出力クロックＣＬＫは
図２１（ｂ）に示すものとなる。なお、外部クロックＣ
Ｋの周期はτであるものとする。クロック同期遅延制御
回路20は、レシーバ２の出力クロックＣＬＫを（２τ−
Ｄ1 ）期間だけ遅延させることによって、外部クロック
に対して外部クロック周期の２周期分遅延した信号を生
成するようになっている。
（ａ）に示す外部クロックＣＫが入力される。この外部
クロックＣＫはレシーバ２を介して取込まれる。レシー
バ２は、外部クロックを波形整形して増幅したクロック
ＣＬＫを出力する。レシーバ２における遅延量をＤ1 で
あるものとすると、レシーバ２の出力クロックＣＬＫは
図２１（ｂ）に示すものとなる。なお、外部クロックＣ
Ｋの周期はτであるものとする。クロック同期遅延制御
回路20は、レシーバ２の出力クロックＣＬＫを（２τ−
Ｄ1 ）期間だけ遅延させることによって、外部クロック
に対して外部クロック周期の２周期分遅延した信号を生
成するようになっている。
【０００７】即ち、クロック同期遅延制御回路20は、先
ず、図２１（ｃ）に示すように、レシーバ２の出力クロ
ックＣＬＫの立ち上がりタイミングから時間Ａの後に立
ち上るパルスＦＣＬを生成する。このパルスＦＣＬの立
ち上がりから次のクロックＣＬＫの立ち上がりまでの時
間は、図２１（ｃ）に示すように、時間Δ（＝τ−Ａ）
である。クロック同期遅延制御回路20は、時間（τ−
Ａ）と同一の時間（τ−Ａ）を求め、パルスＦＣＬの立
ち上がりから時間２（τ−Ａ）の後に次のパルスＲＣＬ
を発生する。
ず、図２１（ｃ）に示すように、レシーバ２の出力クロ
ックＣＬＫの立ち上がりタイミングから時間Ａの後に立
ち上るパルスＦＣＬを生成する。このパルスＦＣＬの立
ち上がりから次のクロックＣＬＫの立ち上がりまでの時
間は、図２１（ｃ）に示すように、時間Δ（＝τ−Ａ）
である。クロック同期遅延制御回路20は、時間（τ−
Ａ）と同一の時間（τ−Ａ）を求め、パルスＦＣＬの立
ち上がりから時間２（τ−Ａ）の後に次のパルスＲＣＬ
を発生する。
【０００８】図２１（ｄ）はこの状態を示している。こ
の図２１（ｄ）に示すように、パルスＲＣＬの立ち上が
りから次のクロックＣＬＫの立ち上がりまでの時間は、
τ−Δ＝τ−（τ−Ａ）＝Ａである。ここで、パルスＲ
ＣＬの立ち上がりから次に入力される外部クロックＣＫ
の立ち上がりまでの時間をＤ2 とする。そうすると、図
２１から、レシーバ２によって外部クロックＣＫに対し
て時間Ｄ1 だけ遅延したクロックＣＬＫを、更に時間
Ａ，２（τ−Ａ），Ｄ2 だけ遅延させることによって、
外部クロックＣＫに２周期分遅延して同期した内部クロ
ックＣＫ′（図２１（ｅ））を作成することができるこ
とが分かる。
の図２１（ｄ）に示すように、パルスＲＣＬの立ち上が
りから次のクロックＣＬＫの立ち上がりまでの時間は、
τ−Δ＝τ−（τ−Ａ）＝Ａである。ここで、パルスＲ
ＣＬの立ち上がりから次に入力される外部クロックＣＫ
の立ち上がりまでの時間をＤ2 とする。そうすると、図
２１から、レシーバ２によって外部クロックＣＫに対し
て時間Ｄ1 だけ遅延したクロックＣＬＫを、更に時間
Ａ，２（τ−Ａ），Ｄ2 だけ遅延させることによって、
外部クロックＣＫに２周期分遅延して同期した内部クロ
ックＣＫ′（図２１（ｅ））を作成することができるこ
とが分かる。
【０００９】図２１（ｂ）乃至（ｅ）に示すように、Ｄ
1 ，Ｄ2 ，Ａ相互間では（Ｄ2 ＋Ｄ1 ）＝Ａの関係を有
する。従って、時間Ｄ2 が出力段における遅延量である
ものとすると、レシーバ２による遅延量Ｄ1 と出力段に
おける遅延量Ｄ2 との和の遅延量Ａで動作する遅延回路
を設けると共に、時間２（τ−Ａ）の遅延量の遅延回路
を設けることによって、外部クロックに同期した内部ク
ロックを生成することができることになる。
1 ，Ｄ2 ，Ａ相互間では（Ｄ2 ＋Ｄ1 ）＝Ａの関係を有
する。従って、時間Ｄ2 が出力段における遅延量である
ものとすると、レシーバ２による遅延量Ｄ1 と出力段に
おける遅延量Ｄ2 との和の遅延量Ａで動作する遅延回路
を設けると共に、時間２（τ−Ａ）の遅延量の遅延回路
を設けることによって、外部クロックに同期した内部ク
ロックを生成することができることになる。
【００１０】図２０において、ディレイモニタ３はこの
遅延量Ａを得るためのものである。ディレイモニタ３は
レシーバ２からのクロックＣＬＫを遅延時間Ａだけ遅延
させた前進パルスＦＣＬを発生して前進パルス用遅延線
５に出力するようになっている。前進パルス用遅延線５
は遅延量（τ−Ａ）を得るためのものであり、また、後
退パルス用遅延線７も遅延時間（τ−Ａ）を得るための
ものである。後述するように、後退パルス用遅延線７の
出力である後退パルスＲＣＬは、外部クロックに対して
Ｄ1 ＋Ａ＋２（τ−Ａ）だけ遅延したものとなり、この
後退パルスＲＣＬは、出力バッファ８によって時間Ｄ2
だけ遅延されて内部クロックＣＫ′として出力されるよ
うになっている。
遅延量Ａを得るためのものである。ディレイモニタ３は
レシーバ２からのクロックＣＬＫを遅延時間Ａだけ遅延
させた前進パルスＦＣＬを発生して前進パルス用遅延線
５に出力するようになっている。前進パルス用遅延線５
は遅延量（τ−Ａ）を得るためのものであり、また、後
退パルス用遅延線７も遅延時間（τ−Ａ）を得るための
ものである。後述するように、後退パルス用遅延線７の
出力である後退パルスＲＣＬは、外部クロックに対して
Ｄ1 ＋Ａ＋２（τ−Ａ）だけ遅延したものとなり、この
後退パルスＲＣＬは、出力バッファ８によって時間Ｄ2
だけ遅延されて内部クロックＣＫ′として出力されるよ
うになっている。
【００１１】即ち、入力端子１を介して入力された外部
クロックＣＫは、Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 だけ遅
延して出力バッファ８から出力されることになる。ディ
レイモニタ３の遅延量ＡをＤ1 ＋Ｄ2 に設定すると、出
力バッファ８からは外部クロックＣＫに対して２τだけ
遅延して同期した内部クロックＣＫ′が得られることに
なる。
クロックＣＫは、Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 だけ遅
延して出力バッファ８から出力されることになる。ディ
レイモニタ３の遅延量ＡをＤ1 ＋Ｄ2 に設定すると、出
力バッファ８からは外部クロックＣＫに対して２τだけ
遅延して同期した内部クロックＣＫ′が得られることに
なる。
【００１２】前進パルス用遅延線５及び後退パルス用遅
延線７は単位遅延ユニット４を複数段縦続接続すること
によって構成される。
延線７は単位遅延ユニット４を複数段縦続接続すること
によって構成される。
【００１３】図２２乃至図２４は夫々図２０中の単位遅
延ユニット４を構成する前進パルス用単位遅延回路、状
態保持回路及び後退パルス用単位遅延回路を示す回路図
である。また、図２５は図２０中の制御パルス生成回路
９を示す回路図である。なお、このような単位遅延ユニ
ット４からなる遅延アレイ（ＳＴＢＤ）によって構成さ
れたクロック同期遅延制御回路は、本件出願人が先に出
願した特願平８−１００９７６号明細書によって提案さ
れたものである。
延ユニット４を構成する前進パルス用単位遅延回路、状
態保持回路及び後退パルス用単位遅延回路を示す回路図
である。また、図２５は図２０中の制御パルス生成回路
９を示す回路図である。なお、このような単位遅延ユニ
ット４からなる遅延アレイ（ＳＴＢＤ）によって構成さ
れたクロック同期遅延制御回路は、本件出願人が先に出
願した特願平８−１００９７６号明細書によって提案さ
れたものである。
【００１４】図２０において、ディレイモニタ３からの
前進パルスＦＣＬは前進パルス用遅延線５の初段の前進
パルス用単位遅延回路５-1に供給され、後退パルス用遅
延線７の初段の後退パルス用単位遅延回路７-1からの後
退パルスＲＣＬは出力バッファ８に供給されるようにな
っている。また、各段の単位遅延ユニット４には制御パ
ルスＰ，/Ｐ 及びクロックＣＬＫが供給されるようにな
っている。
前進パルスＦＣＬは前進パルス用遅延線５の初段の前進
パルス用単位遅延回路５-1に供給され、後退パルス用遅
延線７の初段の後退パルス用単位遅延回路７-1からの後
退パルスＲＣＬは出力バッファ８に供給されるようにな
っている。また、各段の単位遅延ユニット４には制御パ
ルスＰ，/Ｐ 及びクロックＣＬＫが供給されるようにな
っている。
【００１５】上述したように、前進パルス用遅延線５に
よって前進パルスＦＣＬを時間（τ−Ａ）だけ伝播する
と共に、後退パルス用遅延線７によって後退パルスを
（τ−Ａ）だけ伝播する。前進パルス及び後退パルスを
時間（τ−Ａ）だけ伝播するために、この提案では状態
保持部６が採用される。
よって前進パルスＦＣＬを時間（τ−Ａ）だけ伝播する
と共に、後退パルス用遅延線７によって後退パルスを
（τ−Ａ）だけ伝播する。前進パルス及び後退パルスを
時間（τ−Ａ）だけ伝播するために、この提案では状態
保持部６が採用される。
【００１６】即ち、状態保持部６の各状態保持回路６-
1，６-2，…は、セット状態とリセット状態の２つの状
態を記憶するようになっている。前進パルス用単位遅延
回路５-1，５-2，…は後述する制御パルスＰが論理値
“１”に対応したハイレベル（以下、“Ｈ”という）の
場合には初期状態に設定され、制御パルスＰが論理値
“０”に対応したローレベル（以下、“Ｌ”という）の
場合には前進パルスを伝播するようになっている。そし
て、制御パルスＰが“Ｌ”のとき前進パルスが伝播され
ることによって、前進パルスが伝播した前進パルス用単
位遅延回路に接続された状態保持回路６-1，６-2，…は
順次セット状態となる。制御パルスＰはクロックＣＬＫ
に同期して立ち上がるように設定されており、前進パル
スが前進パルス用単位遅延線５を伝播する期間は、図２
１（ｃ）に示すように、時間Δである。
1，６-2，…は、セット状態とリセット状態の２つの状
態を記憶するようになっている。前進パルス用単位遅延
回路５-1，５-2，…は後述する制御パルスＰが論理値
“１”に対応したハイレベル（以下、“Ｈ”という）の
場合には初期状態に設定され、制御パルスＰが論理値
“０”に対応したローレベル（以下、“Ｌ”という）の
場合には前進パルスを伝播するようになっている。そし
て、制御パルスＰが“Ｌ”のとき前進パルスが伝播され
ることによって、前進パルスが伝播した前進パルス用単
位遅延回路に接続された状態保持回路６-1，６-2，…は
順次セット状態となる。制御パルスＰはクロックＣＬＫ
に同期して立ち上がるように設定されており、前進パル
スが前進パルス用単位遅延線５を伝播する期間は、図２
１（ｃ）に示すように、時間Δである。
【００１７】即ち、前進パルスは時間（τ−Ａ）だけ伝
播されるが、この時間（τ−Ａ）に対応した段数だけ状
態保持回路はリセット状態からセット状態に移行する。
即ち、状態保持回路は、前進パルスが伝播した前進パル
ス用遅延線５の段に対応する段以前の段ではセット状態
であり、以降の段ではリセット状態である。
播されるが、この時間（τ−Ａ）に対応した段数だけ状
態保持回路はリセット状態からセット状態に移行する。
即ち、状態保持回路は、前進パルスが伝播した前進パル
ス用遅延線５の段に対応する段以前の段ではセット状態
であり、以降の段ではリセット状態である。
【００１８】後退パルス用単位遅延回路７-1，７-2，…
は、状態保持回路がリセット状態の場合にはクロックＣ
ＬＫを伝播し、状態保持回路がセット状態になると、後
段の後退パルス用単位遅延回路の出力を伝播するように
なっている。従って、クロックＣＬＫの立ち上がりに同
期して制御パルスＰが“Ｈ”となることによって、前進
パルスの伝播が停止した段に対応する後退パルス用遅延
線７の段以降の段においては、“Ｈ”の出力が出力され
る。この“Ｈ”出力は、セット状態の後退パルス単位遅
延線を順次伝播して、（τ−Ａ）後に後退パルスとして
出力される。なお、Ｐが“Ｈ”の間に伝播された後退パ
ルスによって、状態保持回路はセット状態からリセット
状態に戻されるようになっている。
は、状態保持回路がリセット状態の場合にはクロックＣ
ＬＫを伝播し、状態保持回路がセット状態になると、後
段の後退パルス用単位遅延回路の出力を伝播するように
なっている。従って、クロックＣＬＫの立ち上がりに同
期して制御パルスＰが“Ｈ”となることによって、前進
パルスの伝播が停止した段に対応する後退パルス用遅延
線７の段以降の段においては、“Ｈ”の出力が出力され
る。この“Ｈ”出力は、セット状態の後退パルス単位遅
延線を順次伝播して、（τ−Ａ）後に後退パルスとして
出力される。なお、Ｐが“Ｈ”の間に伝播された後退パ
ルスによって、状態保持回路はセット状態からリセット
状態に戻されるようになっている。
【００１９】図２２はｎ段目の前進パルス用単位遅延回
路５-nを示している。端子21には（ｎ−１）段の前進パ
ルス用単位遅延回路５-(n-1)の出力である前進パルスＦ
ＣＬ(n-1) が入力される。前進パルスＦＣＬ(n-1) はク
ロックドインバータ24に供給され、クロックドインバー
タ24は制御パルス/Ｐ の“Ｌ”で活性化して導通する。
なお、/Ｐ はパルスＰの反転信号を意味する。クロック
ドインバータ24の出力はインバータ25を介して端子23か
ら出力されると共に、インバータ27を介して端子22から
出力されるようになっている。端子23の出力が前進パル
スＦＣＬ(n) として次段の前進パルス用単位遅延回路５
-(n+1)の入力端子21に供給されるようになっている。な
お、端子22は後述する状態保持回路の端子33に接続され
る。
路５-nを示している。端子21には（ｎ−１）段の前進パ
ルス用単位遅延回路５-(n-1)の出力である前進パルスＦ
ＣＬ(n-1) が入力される。前進パルスＦＣＬ(n-1) はク
ロックドインバータ24に供給され、クロックドインバー
タ24は制御パルス/Ｐ の“Ｌ”で活性化して導通する。
なお、/Ｐ はパルスＰの反転信号を意味する。クロック
ドインバータ24の出力はインバータ25を介して端子23か
ら出力されると共に、インバータ27を介して端子22から
出力されるようになっている。端子23の出力が前進パル
スＦＣＬ(n) として次段の前進パルス用単位遅延回路５
-(n+1)の入力端子21に供給されるようになっている。な
お、端子22は後述する状態保持回路の端子33に接続され
る。
【００２０】クロックドインバータ26には“Ｌ”の電位
が供給されている。クロックドインバータ26は制御パル
スＰの“Ｈ”で導通して、出力をインバータ25を介して
端子23に出力すると共に、インバータ27を介して端子22
に出力するようになっている。なお、インバータ25の出
力端には負荷調整用のインバータ28も接続されている。
が供給されている。クロックドインバータ26は制御パル
スＰの“Ｈ”で導通して、出力をインバータ25を介して
端子23に出力すると共に、インバータ27を介して端子22
に出力するようになっている。なお、インバータ25の出
力端には負荷調整用のインバータ28も接続されている。
【００２１】このような構成によれば、前進パルス用単
位遅延回路５-nは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを後段に伝播するようになっている。
位遅延回路５-nは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを後段に伝播するようになっている。
【００２２】図２３はｎ段目の状態保持回路６-nを示し
ている。状態保持回路６-nは、クロックドインバータ30
及びインバータ36によって構成されている。クロックド
インバータ30は、２つのｐＭＯＳトランジスタ37，38と
２つのｎＭＯＳトランジスタ39，40とによって構成され
ており、端子31乃至33を介して入力される信号によって
制御される。端子32には制御パルス/Ｐ が入力され、端
子33には（ｎ−ｙ）段目の前進パルスＦＣＬ(n-y) が入
力される。また、端子31には後退パルス用遅延線７から
（ｎ−ｘ）段目の後退パルスの反転信号/ＲＣＬ(n-x)が
入力される。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を/
ＲＣＬ、ｎＭＯＳトランジスタ39をＦＣＬ(n-y)で制御
してもよい。
ている。状態保持回路６-nは、クロックドインバータ30
及びインバータ36によって構成されている。クロックド
インバータ30は、２つのｐＭＯＳトランジスタ37，38と
２つのｎＭＯＳトランジスタ39，40とによって構成され
ており、端子31乃至33を介して入力される信号によって
制御される。端子32には制御パルス/Ｐ が入力され、端
子33には（ｎ−ｙ）段目の前進パルスＦＣＬ(n-y) が入
力される。また、端子31には後退パルス用遅延線７から
（ｎ−ｘ）段目の後退パルスの反転信号/ＲＣＬ(n-x)が
入力される。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を/
ＲＣＬ、ｎＭＯＳトランジスタ39をＦＣＬ(n-y)で制御
してもよい。
【００２３】クロックドインバータ30は、制御パルス/
Ｐ が“Ｌ”となることによって（ｎ−ｘ）段の後退パ
ルスに基づくレベルを出力し、制御パルス/Ｐ が“Ｈ”
となることによって（ｎ−ｙ）段の前進パルスに基づく
レベルを出力する。クロックドインバータ30の出力は、
インバータ36を介して端子34に供給されると共に、その
まま端子35にも供給される。端子34，35の出力は夫々状
態信号Ｑ及びその反転信号/Ｑ として後退パルス用遅延
線７に供給されるようになっている。
Ｐ が“Ｌ”となることによって（ｎ−ｘ）段の後退パ
ルスに基づくレベルを出力し、制御パルス/Ｐ が“Ｈ”
となることによって（ｎ−ｙ）段の前進パルスに基づく
レベルを出力する。クロックドインバータ30の出力は、
インバータ36を介して端子34に供給されると共に、その
まま端子35にも供給される。端子34，35の出力は夫々状
態信号Ｑ及びその反転信号/Ｑ として後退パルス用遅延
線７に供給されるようになっている。
【００２４】このような構成によれば、制御パルスＰの
“Ｌ”で、前進パルスＦＣＬ(n-y)が“Ｈ”となった段
（前進パルスが伝播された段）においては、状態信号Ｑ
はハイレベル（セット状態）となる。制御パルスＰが
“Ｌ”の場合には、状態信号Ｑは後退パルスＲＣＬの影
響を受けないので、前進パルスＦＣＬが“Ｌ”になって
も、状態信号Ｑは“Ｌ”のリセット状態にはならない。
“Ｌ”で、前進パルスＦＣＬ(n-y)が“Ｈ”となった段
（前進パルスが伝播された段）においては、状態信号Ｑ
はハイレベル（セット状態）となる。制御パルスＰが
“Ｌ”の場合には、状態信号Ｑは後退パルスＲＣＬの影
響を受けないので、前進パルスＦＣＬが“Ｌ”になって
も、状態信号Ｑは“Ｌ”のリセット状態にはならない。
【００２５】また、制御パルスＰの“Ｈ”期間で後退パ
ルスＲＣＬ(n-y) が“Ｈ”になった段（後退パルスが伝
播された段）においては、状態信号Ｑはローレベル（リ
セット状態）になる。
ルスＲＣＬ(n-y) が“Ｈ”になった段（後退パルスが伝
播された段）においては、状態信号Ｑはローレベル（リ
セット状態）になる。
【００２６】図２４はｎ段目の後退パルス用単位遅延回
路７-nを示している。端子44には後段の後退パルス用単
位遅延回路７-(n+1)からの後退パルスＲＣＬ(n+1) が入
力され、端子45にはレシーバ２からのクロックＣＬＫが
入力される。端子44，45に入力された信号は夫々クロッ
クインバータ46，47に供給される。
路７-nを示している。端子44には後段の後退パルス用単
位遅延回路７-(n+1)からの後退パルスＲＣＬ(n+1) が入
力され、端子45にはレシーバ２からのクロックＣＬＫが
入力される。端子44，45に入力された信号は夫々クロッ
クインバータ46，47に供給される。
【００２７】クロックドインバータ46は（ｎ＋ｚ）段目
の状態保持回路６-(n+z)からの状態信号Ｑ（ｎ＋ｚ）が
“Ｈ”になることによって導通し、クロックドインバー
タ47は（ｎ＋ｚ）段目の状態保持回路６-(n+z)からの状
態信号の反転信号/Ｑ（ｎ＋ｚ） が“Ｈ”になることに
よって導通する。クロックドインバータ46の出力端はイ
ンバータ48を介して端子41に接続されると共に、インバ
ータ49を介して端子42に接続される。また、クロックド
インバータ47の出力端はインバータ49を介して端子42に
接続されると共に、インバータ48を介して端子41に接続
される。インバータ48の出力はインバータ50を介して端
子43に接続されている。端子41は前段の後退パルス用単
位遅延回路７-(n-1)の端子44に接続されている。なお、
インバータ49は負荷調整用である。また、最終段の後退
パルス用単位遅延回路の入力端子44，45にはレシーバ２
からのクロックＣＬＫが供給される。
の状態保持回路６-(n+z)からの状態信号Ｑ（ｎ＋ｚ）が
“Ｈ”になることによって導通し、クロックドインバー
タ47は（ｎ＋ｚ）段目の状態保持回路６-(n+z)からの状
態信号の反転信号/Ｑ（ｎ＋ｚ） が“Ｈ”になることに
よって導通する。クロックドインバータ46の出力端はイ
ンバータ48を介して端子41に接続されると共に、インバ
ータ49を介して端子42に接続される。また、クロックド
インバータ47の出力端はインバータ49を介して端子42に
接続されると共に、インバータ48を介して端子41に接続
される。インバータ48の出力はインバータ50を介して端
子43に接続されている。端子41は前段の後退パルス用単
位遅延回路７-(n-1)の端子44に接続されている。なお、
インバータ49は負荷調整用である。また、最終段の後退
パルス用単位遅延回路の入力端子44，45にはレシーバ２
からのクロックＣＬＫが供給される。
【００２８】このような構成によれば、リセット状態を
示す状態信号Ｑが入力されている段においては、クロッ
クドインバータ47が導通しており、端子45からのクロッ
クＣＬＫが端子41から前段の後退パルス用単位遅延回路
７-(n-1)に出力される。また、セット状態を示す状態信
号Ｑが入力されている段においては、クロックドインバ
ータ46が導通しており、後段の後退パルス用単位遅延回
路７-(n+1)からの後退パルスＲＣＬ(n+1)が端子41から
前段の後退パルス用単位遅延回路７-(n-1)に出力され
る。
示す状態信号Ｑが入力されている段においては、クロッ
クドインバータ47が導通しており、端子45からのクロッ
クＣＬＫが端子41から前段の後退パルス用単位遅延回路
７-(n-1)に出力される。また、セット状態を示す状態信
号Ｑが入力されている段においては、クロックドインバ
ータ46が導通しており、後段の後退パルス用単位遅延回
路７-(n+1)からの後退パルスＲＣＬ(n+1)が端子41から
前段の後退パルス用単位遅延回路７-(n-1)に出力され
る。
【００２９】なお、図２２乃至図２４中のｘはジッタ対
策のものであり、ｙ，ｚは、前進パルスの伝播が開始し
た後（τ−Ａ）時間経過後のタイミングから、前進パル
スの伝播の停止及び後退パルスの伝播の開始までの遅延
時間を相殺するためのものである。但し、ｎは０より大
きい整数であり、x、y、zは整数である。
策のものであり、ｙ，ｚは、前進パルスの伝播が開始し
た後（τ−Ａ）時間経過後のタイミングから、前進パル
スの伝播の停止及び後退パルスの伝播の開始までの遅延
時間を相殺するためのものである。但し、ｎは０より大
きい整数であり、x、y、zは整数である。
【００３０】図２０において、レシーバ２からのクロッ
クＣＬＫはインバータ10にも供給される。インバータ10
はクロックＣＬＫを反転させたクロック/ＣＬＫ を出力
するようになっている。
クＣＬＫはインバータ10にも供給される。インバータ10
はクロックＣＬＫを反転させたクロック/ＣＬＫ を出力
するようになっている。
【００３１】単位遅延ユニット４に供給する制御パルス
Ｐ，/Ｐ は図２５に示す制御パルス生成回路９によって
生成される。制御パルス生成回路９は、入力端子56，55
に夫々クロックＣＬＫ及びその反転信号/ＣＬＫ が入力
される（図示略）。
Ｐ，/Ｐ は図２５に示す制御パルス生成回路９によって
生成される。制御パルス生成回路９は、入力端子56，55
に夫々クロックＣＬＫ及びその反転信号/ＣＬＫ が入力
される（図示略）。
【００３２】クロックＣＬＫは遅延回路57に供給され
る。遅延回路57は、ディレイモニタ３の遅延量Ａよりも
短い遅延時間Ａ′だけクロックＣＬＫを遅延させてノア
回路58に与える。ノア回路58には端子55からクロック/
ＣＬＫ も与えられており、ノア回路58は、２入力が共
に“Ｌ”の場合にのみ“Ｈ”となる制御パルスＰを出力
する。制御パルスＰはインバータ59によって反転され
て、制御パルス/Ｐ が得られる。
る。遅延回路57は、ディレイモニタ３の遅延量Ａよりも
短い遅延時間Ａ′だけクロックＣＬＫを遅延させてノア
回路58に与える。ノア回路58には端子55からクロック/
ＣＬＫ も与えられており、ノア回路58は、２入力が共
に“Ｌ”の場合にのみ“Ｈ”となる制御パルスＰを出力
する。制御パルスＰはインバータ59によって反転され
て、制御パルス/Ｐ が得られる。
【００３３】ＳＴＢＤを用いたクロック同期遅延制御回
路においては、前進パルスＦＣＬが初段の単位遅延ユニ
ットに入力する前に全ての前進パルス用単位遅延回路を
初期化する必要がある。この理由から、ディレイモニタ
３の遅延量Ａよりも狭幅の制御パルスＰを生成し、この
制御パルスＰによって制御を行うようになっている。
路においては、前進パルスＦＣＬが初段の単位遅延ユニ
ットに入力する前に全ての前進パルス用単位遅延回路を
初期化する必要がある。この理由から、ディレイモニタ
３の遅延量Ａよりも狭幅の制御パルスＰを生成し、この
制御パルスＰによって制御を行うようになっている。
【００３４】次に、このように構成された従来例の回路
の動作について図２０に示すブロック図及び図２６及び
図２７の波形図及び図２８及び図２９の説明図を参照し
て説明する。特に、前進パルスの伝播状態を状態保持部
に記憶し、その情報に基づいて後退パルスの伝播を制御
するというＳＴＢＤ特有の動作について詳しく説明す
る。なお、説明を簡略化するために、図２２乃至図２４
中のｘ，ｙ，ｚは、夫々ｘ＝ｙ＝０，ｚ＝１として説明
する。
の動作について図２０に示すブロック図及び図２６及び
図２７の波形図及び図２８及び図２９の説明図を参照し
て説明する。特に、前進パルスの伝播状態を状態保持部
に記憶し、その情報に基づいて後退パルスの伝播を制御
するというＳＴＢＤ特有の動作について詳しく説明す
る。なお、説明を簡略化するために、図２２乃至図２４
中のｘ，ｙ，ｚは、夫々ｘ＝ｙ＝０，ｚ＝１として説明
する。
【００３５】図２６（ａ）に示す周期τの外部クロック
ＣＫが入力端子1を通してレシーバ２に入力し、レシー
バ２から図２６（ｂ）に示すＣＬＫが生成される。レシ
ーバ２の遅延をＤ1 とするとＣＫに対しＣＬＫはＤ1 遅
延する。クロック同期遅延制御回路を用いない場合はこ
の遅延Ｄ1 がそのまま外部クロックと内部クロックのス
キューとなり、外部クロックが高周波になりτが小さく
なるほどこのスキューの影響は大きくなる。レシーバ２
の出力信号ＣＬＫはインバータ10と制御パルス生成回路
９とディレイモニタ３に入力する。制御パルス生成回路
９からは図２６（ｃ）に示すような制御パルスＰが生成
される。ディレイモニタ３の遅延時間をＡとすると制御
パルスＰのパルス幅Ａ′はＡより小さくなる。ディレイ
モニタ３の出力信号ＦＣＬはＣＬＫに対しＡだけ遅延し
て前進パルス用遅延線５の初段の前進パルス用単位遅延
回路５-1に入力する。
ＣＫが入力端子1を通してレシーバ２に入力し、レシー
バ２から図２６（ｂ）に示すＣＬＫが生成される。レシ
ーバ２の遅延をＤ1 とするとＣＫに対しＣＬＫはＤ1 遅
延する。クロック同期遅延制御回路を用いない場合はこ
の遅延Ｄ1 がそのまま外部クロックと内部クロックのス
キューとなり、外部クロックが高周波になりτが小さく
なるほどこのスキューの影響は大きくなる。レシーバ２
の出力信号ＣＬＫはインバータ10と制御パルス生成回路
９とディレイモニタ３に入力する。制御パルス生成回路
９からは図２６（ｃ）に示すような制御パルスＰが生成
される。ディレイモニタ３の遅延時間をＡとすると制御
パルスＰのパルス幅Ａ′はＡより小さくなる。ディレイ
モニタ３の出力信号ＦＣＬはＣＬＫに対しＡだけ遅延し
て前進パルス用遅延線５の初段の前進パルス用単位遅延
回路５-1に入力する。
【００３６】次に、前進パルスＦＣＬが前進パルス用遅
延線に入力し後退パルス用遅延線から出力信号ＲＣＬが
出力されるまでの動作を、図２７及び図２８及び図２９
を用いて詳細に説明する。図２８（ａ）乃至（ｃ）及び
図２９は夫々図２７のｔ0 乃至ｔ3 の状態を示してい
る。単位遅延回路の遅延時間を１０Δｄu 、パルス幅を
４Δｄu 、制御パルスＰの幅Ａ′を２Δｄu 、ディレイ
モニタの遅延時間Ａを３Δｄu とし、セット状態をＳ、
リセット状態をＲで表す。また、遅延線に記した“１”
（＝“Ｈ”）と“０”（＝“Ｌ”）は単位遅延回路の出
力を表す（Δｄuは単位遅延回路１段あたりの遅延時間
を示す）。
延線に入力し後退パルス用遅延線から出力信号ＲＣＬが
出力されるまでの動作を、図２７及び図２８及び図２９
を用いて詳細に説明する。図２８（ａ）乃至（ｃ）及び
図２９は夫々図２７のｔ0 乃至ｔ3 の状態を示してい
る。単位遅延回路の遅延時間を１０Δｄu 、パルス幅を
４Δｄu 、制御パルスＰの幅Ａ′を２Δｄu 、ディレイ
モニタの遅延時間Ａを３Δｄu とし、セット状態をＳ、
リセット状態をＲで表す。また、遅延線に記した“１”
（＝“Ｈ”）と“０”（＝“Ｌ”）は単位遅延回路の出
力を表す（Δｄuは単位遅延回路１段あたりの遅延時間
を示す）。
【００３７】まず、時刻ｔ0 の初期状態において、全て
の状態保持回路はリセット状態Ｒになっていると仮定す
る。このとき、外部クロックが入力していないので全て
の前進パルス用単位遅延回路及び後退パルス用単位遅延
回路の出力状態は“Ｌ”である（図２８（ａ））。
の状態保持回路はリセット状態Ｒになっていると仮定す
る。このとき、外部クロックが入力していないので全て
の前進パルス用単位遅延回路及び後退パルス用単位遅延
回路の出力状態は“Ｌ”である（図２８（ａ））。
【００３８】前進パルス用単位遅延回路に前進パルスＦ
ＣＬが入力すると、前進パルスは制御パルスＰが“Ｈ”
になるまで前進パルス用遅延線を伝播する。図２８
（ｂ）に示すように、前進パルスＦ1 が７段目まで伝播
した時刻ｔ1 でＰが“Ｈ”になり伝播が停止すると、１
〜７段目の状態保持回路はセット状態Ｓになり、８段目
から最終段までの状態保持回路はリセット状態Ｒのまま
である。このとき、７段目から最終段までの後退パルス
用単位遅延回路にＣＬＫ（＝“Ｈ”）が入力し後退パル
スの立ち上がりが形成される。一方、Ｐは“Ｈ”なの
で、前進パルス用単位遅延回路の出力は“Ｌ”となり、
前進パルスＦ1 は消滅する。
ＣＬが入力すると、前進パルスは制御パルスＰが“Ｈ”
になるまで前進パルス用遅延線を伝播する。図２８
（ｂ）に示すように、前進パルスＦ1 が７段目まで伝播
した時刻ｔ1 でＰが“Ｈ”になり伝播が停止すると、１
〜７段目の状態保持回路はセット状態Ｓになり、８段目
から最終段までの状態保持回路はリセット状態Ｒのまま
である。このとき、７段目から最終段までの後退パルス
用単位遅延回路にＣＬＫ（＝“Ｈ”）が入力し後退パル
スの立ち上がりが形成される。一方、Ｐは“Ｈ”なの
で、前進パルス用単位遅延回路の出力は“Ｌ”となり、
前進パルスＦ1 は消滅する。
【００３９】次に、時刻ｔ2 ではＰが“Ｈ”のままなの
で、後退パルスＲ1 の立ち上がりは状態保持回路を２段
（＝Ａ′／Δｄu ）リセット状態Ｒに変えながら前段に
伝播していく（図２８（ｃ））。これはジッタにより周
期τが短くなって７段目まで前進パルスが伝播しない場
合でも前進パルスが停止した段から後退パルスが生成さ
れるようにするためである。
で、後退パルスＲ1 の立ち上がりは状態保持回路を２段
（＝Ａ′／Δｄu ）リセット状態Ｒに変えながら前段に
伝播していく（図２８（ｃ））。これはジッタにより周
期τが短くなって７段目まで前進パルスが伝播しない場
合でも前進パルスが停止した段から後退パルスが生成さ
れるようにするためである。
【００４０】最後に時刻ｔ3 で後退パルス用遅延線への
入力信号ＣＬＫが“Ｌ”になると、状態保持回路がリセ
ット状態である６段目以降の後退パルス用単位遅延回路
が“Ｌ”に変わり、後退パルスの立ち下がりが形成され
る（図２９）。
入力信号ＣＬＫが“Ｌ”になると、状態保持回路がリセ
ット状態である６段目以降の後退パルス用単位遅延回路
が“Ｌ”に変わり、後退パルスの立ち下がりが形成され
る（図２９）。
【００４１】なお、後退パルスのパルス幅は、ジッタ対
策のためリセットした状態保持回路の段数分細くなるこ
とに注意する必要がある。この後、図２８及び図２９の
動作を繰り返すことでレシーバの出力信号ＣＬＫの立ち
上がりからτ−Ａだけ遅れた信号ＲＣＬを出力する事が
できる。
策のためリセットした状態保持回路の段数分細くなるこ
とに注意する必要がある。この後、図２８及び図２９の
動作を繰り返すことでレシーバの出力信号ＣＬＫの立ち
上がりからτ−Ａだけ遅れた信号ＲＣＬを出力する事が
できる。
【００４２】後退パルス用遅延線の出力信号ＲＣＬは出
力バッファ８に入力し、後退パルスＲＣＬに対しＤ2 だ
け遅延して内部クロックＣＫ′として出力される。
力バッファ８に入力し、後退パルスＲＣＬに対しＤ2 だ
け遅延して内部クロックＣＫ′として出力される。
【００４３】外部クロックＣＫに対し内部クロックＣ
Ｋ'の遅延量Δtotalは、 Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 となる。ここでレシーバ２と出力バッファ８の遅延時間
は既知なのでＡ＝Ｄ1 ＋Ｄ2 とすると、下記の式が成立
する。
Ｋ'の遅延量Δtotalは、 Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 となる。ここでレシーバ２と出力バッファ８の遅延時間
は既知なのでＡ＝Ｄ1 ＋Ｄ2 とすると、下記の式が成立
する。
【００４４】 Δtotal＝Ｄ1 ＋Ａ＋２（τ−Ａ）＋Ｄ2 ＝Ｄ1 ＋(Ｄ1 ＋Ｄ2 ）＋２（τ−（Ｄ1 ＋Ｄ2 ））＋Ｄ2 ＝２（Ｄ1 ＋Ｄ2 ）＋２τ−２（Ｄ1 ＋Ｄ2 ） ＝２τ となりΔtotalは２τとなるので結果的に外部クロック
と内部クロックは同期する。
と内部クロックは同期する。
【００４５】しかしながら、図２０の従来例において
は、前進パルスが前進パルス用遅延線５の最終段まで伝
播した場合には、内部クロックがうまく生成されない期
間が長く続くという問題と外部クロックのデューティー
が大きい場合には外部クロックと内部クロックとの同期
を取ることができなくなってしまうという２つの互いに
独立した問題がある。
は、前進パルスが前進パルス用遅延線５の最終段まで伝
播した場合には、内部クロックがうまく生成されない期
間が長く続くという問題と外部クロックのデューティー
が大きい場合には外部クロックと内部クロックとの同期
を取ることができなくなってしまうという２つの互いに
独立した問題がある。
【００４６】図３０は前進パルスが最終段まで伝播した
場合の問題点を説明するための説明図である。図３０
（ａ）はクロック生成の動作を中断している状態を示
し、図３０（ａ）はクロック生成の動作を再開した状態
を示している。
場合の問題点を説明するための説明図である。図３０
（ａ）はクロック生成の動作を中断している状態を示
し、図３０（ａ）はクロック生成の動作を再開した状態
を示している。
【００４７】ＳＴＢＤはシンクロナスＤＲＡＭに応用す
ることが考えられる。この場合には、内部クロックはメ
モリ回路内部で使用するクロックであり、外部クロック
はメモリ回路を制御するクロックである。このようなシ
ンクロナスＤＲＡＭにおいては、高速な外部クロックを
常時取り込んだ場合には、電力消費量が極めて増大す
る。そこで、外部クロックの発生を一時中断するか又は
レシーバ２をオフにすることによって必要なときにのみ
外部クロックを取り込むモード（以下、パワーセーブモ
ードという）が採用されることがある。
ることが考えられる。この場合には、内部クロックはメ
モリ回路内部で使用するクロックであり、外部クロック
はメモリ回路を制御するクロックである。このようなシ
ンクロナスＤＲＡＭにおいては、高速な外部クロックを
常時取り込んだ場合には、電力消費量が極めて増大す
る。そこで、外部クロックの発生を一時中断するか又は
レシーバ２をオフにすることによって必要なときにのみ
外部クロックを取り込むモード（以下、パワーセーブモ
ードという）が採用されることがある。
【００４８】このようなパワーセーブモードを採用した
結果、前進パルスＦＣＬが前進パルス用遅延線５を伝播
している途中において、レシーバ２の出力が中断されて
しまうことがある。ＳＴＢＤにおいては、上述したよう
に、パワーセーブモードになる直前に前進パルス用遅延
線５に入力された前進パルスＦＣＬは、制御パルスＰが
“Ｈ”になるまで前進パルス用遅延線５を伝播し続け
る。同期回路へのクロックの供給が停止すると、前進パ
ルスの伝播を止める制御信号Ｐが生成されなくなるた
め、図３０（ａ）に示すように、クロック供給が停止す
る直前のクロックによる前進パルスが遅延線の最終段ま
で伝播し、すべての状態保持部がセット状態になる。ま
た、最終段の後退パルス用単位遅延回路にＣＬＫが入力
するため、クロック供給が再開したとき、図３０（ｂ）
に示すように前進パルスの伝播が停止した７段目から後
退パルスが生成されない。
結果、前進パルスＦＣＬが前進パルス用遅延線５を伝播
している途中において、レシーバ２の出力が中断されて
しまうことがある。ＳＴＢＤにおいては、上述したよう
に、パワーセーブモードになる直前に前進パルス用遅延
線５に入力された前進パルスＦＣＬは、制御パルスＰが
“Ｈ”になるまで前進パルス用遅延線５を伝播し続け
る。同期回路へのクロックの供給が停止すると、前進パ
ルスの伝播を止める制御信号Ｐが生成されなくなるた
め、図３０（ａ）に示すように、クロック供給が停止す
る直前のクロックによる前進パルスが遅延線の最終段ま
で伝播し、すべての状態保持部がセット状態になる。ま
た、最終段の後退パルス用単位遅延回路にＣＬＫが入力
するため、クロック供給が再開したとき、図３０（ｂ）
に示すように前進パルスの伝播が停止した７段目から後
退パルスが生成されない。
【００４９】また、図３１は２つ目の問題点を説明する
ための説明図である。
ための説明図である。
【００５０】いま、図３１に示すように、外部クロック
のデューティが５０％を超えるものとする。図３１は１
つ目の後退パルスＲ1 が後退パルス用遅延線を伝播し、
２つ目の前進パルスＦ2 の伝播が停止し、２つ目の後退
パルスＲ2 の立ち上がりが生成された状態を示してい
る。
のデューティが５０％を超えるものとする。図３１は１
つ目の後退パルスＲ1 が後退パルス用遅延線を伝播し、
２つ目の前進パルスＦ2 の伝播が停止し、２つ目の後退
パルスＲ2 の立ち上がりが生成された状態を示してい
る。
【００５１】この状態では図２８（ｂ）と同様に制御パ
ルスＰは“Ｈ”であり、このとき、ジッタ対策のため後
退パルスＲ1 が伝播している１〜５段目の状態保持回路
がリセット状態Ｒに変化する。５段目に後退パルスＲ2
が伝播したとき、前進パルスＦ3 がまだ到達していない
ため状態保持部はリセット状態Ｒのままであり、Ｒ2の
伝播が停止してしまう。即ち、後退パルスが生成されて
から５段目に到達する時間Ｔｂが後退パルスが生成して
から前進パルスＦ3 が５段目に到達する時間Ｔｆより大
きいと、Ｔｆ−Ｔｂの間だけ伝播が停止する。
ルスＰは“Ｈ”であり、このとき、ジッタ対策のため後
退パルスＲ1 が伝播している１〜５段目の状態保持回路
がリセット状態Ｒに変化する。５段目に後退パルスＲ2
が伝播したとき、前進パルスＦ3 がまだ到達していない
ため状態保持部はリセット状態Ｒのままであり、Ｒ2の
伝播が停止してしまう。即ち、後退パルスが生成されて
から５段目に到達する時間Ｔｂが後退パルスが生成して
から前進パルスＦ3 が５段目に到達する時間Ｔｆより大
きいと、Ｔｆ−Ｔｂの間だけ伝播が停止する。
【００５２】従って、内部クロックの生成時間にこの停
止時間が加わり、外部クロックとの同期がとれなくな
る。
止時間が加わり、外部クロックとの同期がとれなくな
る。
【００５３】なお、図３１では後退パルスＲ1 のパルス
幅ｄはＣＬＫのパルス幅と同一としている。図２８
（ｃ）に示すように、後退パルスはｘ、ｙによってパル
ス幅が変わるが、このようにパルス幅が変わっても図３
１に示す問題は発生する。
幅ｄはＣＬＫのパルス幅と同一としている。図２８
（ｃ）に示すように、後退パルスはｘ、ｙによってパル
ス幅が変わるが、このようにパルス幅が変わっても図３
１に示す問題は発生する。
【００５４】後退パルスが後退パルス用遅延線７を伝播
するためには、状態保持回路がセット状態である必要が
あるので、後退パルスＲ1 がＮ段目に伝播する前に前進
パルスＦ2 がＮ段目に伝播しておく必要がある。即ち、
図３１から明らかなように、後退パルスＲ1 がＮ段より
も前段に伝播する条件は下記の式で表すことができる。
するためには、状態保持回路がセット状態である必要が
あるので、後退パルスＲ1 がＮ段目に伝播する前に前進
パルスＦ2 がＮ段目に伝播しておく必要がある。即ち、
図３１から明らかなように、後退パルスＲ1 がＮ段より
も前段に伝播する条件は下記の式で表すことができる。
【００５５】ｄ＜（τ−Ａ）−（ｄ−Ａ）＝τ−ｄ 従って、ｄ＜τ／２が必要な条件である。
【００５６】なお、この条件もＣＬＫのパルス幅と後退
パルスの幅が同じものとして考えたものである。
パルスの幅が同じものとして考えたものである。
【００５７】
【発明が解決しようとする課題】このように、上述した
従来のクロック同期遅延制御回路においては、前進パル
スが前進パルス用遅延線の最終段まで伝播した場合に
は、内部クロックが生成されない期間が長く続くという
問題点があった。また、外部クロックのデューティーが
大きい場合には外部クロックと内部クロックとの同期を
取ることができなくなってしまうという問題点もあっ
た。
従来のクロック同期遅延制御回路においては、前進パル
スが前進パルス用遅延線の最終段まで伝播した場合に
は、内部クロックが生成されない期間が長く続くという
問題点があった。また、外部クロックのデューティーが
大きい場合には外部クロックと内部クロックとの同期を
取ることができなくなってしまうという問題点もあっ
た。
【００５８】本発明は、外部クロックを取り込むレシー
バの出力を一時停止させた場合でも、次の内部クロック
の生成に遅延が生じることを防止することができるクロ
ック同期遅延制御回路を提供することを目的とする。
バの出力を一時停止させた場合でも、次の内部クロック
の生成に遅延が生じることを防止することができるクロ
ック同期遅延制御回路を提供することを目的とする。
【００５９】また、本発明は、外部クロックのデューテ
ィーが大きい場合でも、外部クロックと内部クロックと
の同期を確立することができるクロック同期遅延制御回
路を提供することを目的とする。
ィーが大きい場合でも、外部クロックと内部クロックと
の同期を確立することができるクロック同期遅延制御回
路を提供することを目的とする。
【００６０】
【課題を解決するための手段】本発明の請求項１に係る
クロック同期遅延制御回路は、入力された信号を所定の
遅延時間で伝播させて遅延させる前進パルス用単位遅延
回路を複数段縦続接続して構成され、第１のクロックを
第１の遅延時間だけ遅延させて得た第２のクロックに基
づく前進パルスを前記第１のクロックの周期及び前記第
１の遅延時間に基づく第２の遅延時間だけ遅延させる前
進パルス用遅延線と、入力された信号を所定の遅延時間
で伝播させて遅延させる後退パルス用単位遅延回路を複
数段縦続接続して構成され、前記第２の遅延時間後に前
記前進パルスが伝播された段に対応する段がリセット状
態に設定されると共に、初段から前記前進パルスが伝播
された段までの段に対応する段がセット状態に設定され
ることにより、前記リセット状態の段において発生した
後退パルスを前記セット状態の段を伝播して初段から出
力する後退パルス用遅延線と、前記第１のクロックが入
力されていない期間に前記前進パルスが伝播された段を
セット状態にすると共に、前記第１のクロックの立ち上
がりから所定の期間だけ前記後退パルスが伝播された段
をリセット状態にする状態保持手段と、前記前進パルス
用遅延線の最終段の前進パルス用単位遅延回路に前記前
進パルスが伝播した場合には、前記状態保持手段をリセ
ット状態に初期化する状態保持部初期化手段とを具備し
たものであり、本発明の請求項４に係るクロック同期遅
延制御回路は、入力された信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延回路を複数段縦
続接続して構成され、第１のクロックを第１の遅延時間
だけ遅延させて得た第２のクロックに基づく前進パルス
を前記第１のクロックが入力されていない期間に第２の
遅延時間だけ遅延させる前進パルス用遅延線と、入力さ
れた信号を所定の遅延時間で伝播させて遅延させる後退
パルス用単位遅延回路を複数段縦続接続して構成され、
前記第２の遅延時間後に前記前進パルスが伝播された段
に対応する段がリセット状態に設定されると共に、初段
から前記前進パルスが伝播された段までの段に対応する
段がセット状態に設定されることにより、前記リセット
状態の段において発生した後退パルスを前記セット状態
の段を伝播して初段から出力する後退パルス用遅延線
と、前記第１のクロックが入力されていない期間に前記
前進パルスが伝播された段をセット状態にすると共に、
第１の期間だけ前記後退パルスが伝播された段をリセッ
ト状態にする状態保持手段と、前記後退パルス用遅延線
から出力される後退パルスに基づいて前記第１の期間を
設定するための制御信号を生成する状態保持部制御手段
とを具備したものであり、本発明の請求項７に係るクロ
ック同期遅延制御回路は、入力された信号を所定の遅延
時間で伝播させて遅延させる前進パルス用単位遅延回路
を複数段縦続接続して構成され、第１のクロックを第１
の遅延時間だけ遅延させて得た第２のクロックに基づく
前進パルスを前記第１のクロックが入力されていない期
間に第２の遅延時間だけ遅延させる前進パルス用遅延線
と、入力された信号を所定の遅延時間で伝播させて遅延
させる後退パルス用単位遅延回路を複数段縦続接続して
構成され、前記第２の遅延時間後に前記前進パルスが伝
播された段に対応する段がリセット状態に設定されると
共に、初段から前記前進パルスが伝播された段までの段
に対応する段がセット状態に設定されることにより、前
記リセット状態の段において発生した後退パルスを前記
セット状態の段を伝播して初段から出力する後退パルス
用遅延線と、前記第１のクロックが入力されていない期
間に前記前進パルスが伝播された段をセット状態にする
と共に、前記第１の期間だけ前記後退パルスが伝播され
た段をリセット状態にする状態保持手段と、前記後退パ
ルス用遅延線から出力される後退パルスに基づいて前記
第１の期間を設定するための制御信号を生成する状態保
持部制御手段と、前記後退パルス用遅延線から出力され
る後退パルスと前記前進パルスとに基づいて前記前進パ
ルスの幅を調整する前進パルス調整手段とを具備したも
のである。
クロック同期遅延制御回路は、入力された信号を所定の
遅延時間で伝播させて遅延させる前進パルス用単位遅延
回路を複数段縦続接続して構成され、第１のクロックを
第１の遅延時間だけ遅延させて得た第２のクロックに基
づく前進パルスを前記第１のクロックの周期及び前記第
１の遅延時間に基づく第２の遅延時間だけ遅延させる前
進パルス用遅延線と、入力された信号を所定の遅延時間
で伝播させて遅延させる後退パルス用単位遅延回路を複
数段縦続接続して構成され、前記第２の遅延時間後に前
記前進パルスが伝播された段に対応する段がリセット状
態に設定されると共に、初段から前記前進パルスが伝播
された段までの段に対応する段がセット状態に設定され
ることにより、前記リセット状態の段において発生した
後退パルスを前記セット状態の段を伝播して初段から出
力する後退パルス用遅延線と、前記第１のクロックが入
力されていない期間に前記前進パルスが伝播された段を
セット状態にすると共に、前記第１のクロックの立ち上
がりから所定の期間だけ前記後退パルスが伝播された段
をリセット状態にする状態保持手段と、前記前進パルス
用遅延線の最終段の前進パルス用単位遅延回路に前記前
進パルスが伝播した場合には、前記状態保持手段をリセ
ット状態に初期化する状態保持部初期化手段とを具備し
たものであり、本発明の請求項４に係るクロック同期遅
延制御回路は、入力された信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延回路を複数段縦
続接続して構成され、第１のクロックを第１の遅延時間
だけ遅延させて得た第２のクロックに基づく前進パルス
を前記第１のクロックが入力されていない期間に第２の
遅延時間だけ遅延させる前進パルス用遅延線と、入力さ
れた信号を所定の遅延時間で伝播させて遅延させる後退
パルス用単位遅延回路を複数段縦続接続して構成され、
前記第２の遅延時間後に前記前進パルスが伝播された段
に対応する段がリセット状態に設定されると共に、初段
から前記前進パルスが伝播された段までの段に対応する
段がセット状態に設定されることにより、前記リセット
状態の段において発生した後退パルスを前記セット状態
の段を伝播して初段から出力する後退パルス用遅延線
と、前記第１のクロックが入力されていない期間に前記
前進パルスが伝播された段をセット状態にすると共に、
第１の期間だけ前記後退パルスが伝播された段をリセッ
ト状態にする状態保持手段と、前記後退パルス用遅延線
から出力される後退パルスに基づいて前記第１の期間を
設定するための制御信号を生成する状態保持部制御手段
とを具備したものであり、本発明の請求項７に係るクロ
ック同期遅延制御回路は、入力された信号を所定の遅延
時間で伝播させて遅延させる前進パルス用単位遅延回路
を複数段縦続接続して構成され、第１のクロックを第１
の遅延時間だけ遅延させて得た第２のクロックに基づく
前進パルスを前記第１のクロックが入力されていない期
間に第２の遅延時間だけ遅延させる前進パルス用遅延線
と、入力された信号を所定の遅延時間で伝播させて遅延
させる後退パルス用単位遅延回路を複数段縦続接続して
構成され、前記第２の遅延時間後に前記前進パルスが伝
播された段に対応する段がリセット状態に設定されると
共に、初段から前記前進パルスが伝播された段までの段
に対応する段がセット状態に設定されることにより、前
記リセット状態の段において発生した後退パルスを前記
セット状態の段を伝播して初段から出力する後退パルス
用遅延線と、前記第１のクロックが入力されていない期
間に前記前進パルスが伝播された段をセット状態にする
と共に、前記第１の期間だけ前記後退パルスが伝播され
た段をリセット状態にする状態保持手段と、前記後退パ
ルス用遅延線から出力される後退パルスに基づいて前記
第１の期間を設定するための制御信号を生成する状態保
持部制御手段と、前記後退パルス用遅延線から出力され
る後退パルスと前記前進パルスとに基づいて前記前進パ
ルスの幅を調整する前進パルス調整手段とを具備したも
のである。
【００６１】本発明の請求項１において、前進パルス用
遅延線には第１のクロックの周期及び第１の遅延時間に
よって定まる第２の遅延時間だけ前進パルスが伝播す
る。第１のクロックが停止すると、伝播途中の前進パル
スは最終段の前進パルス用単位遅延回路まで伝播する。
状態保持部初期化手段は、最終段まで伝播した前進パル
スを検出して、状態保持手段をリセット状態にする。こ
れにより、第１のクロックが再開した時点において、第
２の遅延時間に対応する段はリセット状態となってお
り、後退パルス用単位遅延線上に遅延することなく後退
パルスが発生する。この後退パルスはセット状態の後退
パルス用単位遅延回路を伝播して初段から出力される。
遅延線には第１のクロックの周期及び第１の遅延時間に
よって定まる第２の遅延時間だけ前進パルスが伝播す
る。第１のクロックが停止すると、伝播途中の前進パル
スは最終段の前進パルス用単位遅延回路まで伝播する。
状態保持部初期化手段は、最終段まで伝播した前進パル
スを検出して、状態保持手段をリセット状態にする。こ
れにより、第１のクロックが再開した時点において、第
２の遅延時間に対応する段はリセット状態となってお
り、後退パルス用単位遅延線上に遅延することなく後退
パルスが発生する。この後退パルスはセット状態の後退
パルス用単位遅延回路を伝播して初段から出力される。
【００６２】本発明の請求項４において、前進パルス用
遅延線には第２の遅延時間だけ前進パルスが伝播し、後
退パルス用遅延線に発生した後退パルスは、前進パルス
によってセット状態にされた後退パルス用単位遅延回路
を伝播して初段から出力される。第１の期間が第１のク
ロックのエッジタイミング発生する場合には、後退パル
スの出力終了前に次の後退パルスが発生すると、先に伝
播している後退パルスによってリセット状態となった段
では、前進パルスによってセット状態に戻される前に新
たに発生した後退パルスが伝播することがある。状態保
持部制御手段は、この場合において第１の期間を適宜設
定することにより、先に伝播している後退パルスによっ
てリセット状態に設定されることを防止することによ
り、新たに発生した後退パルスの伝播を可能にする。
遅延線には第２の遅延時間だけ前進パルスが伝播し、後
退パルス用遅延線に発生した後退パルスは、前進パルス
によってセット状態にされた後退パルス用単位遅延回路
を伝播して初段から出力される。第１の期間が第１のク
ロックのエッジタイミング発生する場合には、後退パル
スの出力終了前に次の後退パルスが発生すると、先に伝
播している後退パルスによってリセット状態となった段
では、前進パルスによってセット状態に戻される前に新
たに発生した後退パルスが伝播することがある。状態保
持部制御手段は、この場合において第１の期間を適宜設
定することにより、先に伝播している後退パルスによっ
てリセット状態に設定されることを防止することによ
り、新たに発生した後退パルスの伝播を可能にする。
【００６３】本発明の請求項７において、前進パルス用
遅延線上に２つの後退パルスが発生している場合におい
て、先に伝播している後退パルスによってリセット状態
に設定されることを防止するために、状態保持部制御手
段が第１の期間を適宜設定した場合には、前進パルスの
通過後にリセット状態に設定されてしまう段が発生す
る。前進パルス調整手段は、この場合において、前進パ
ルスのパルス幅を延ばすことにより、通過した段を確実
にセット状態にして、不必要な段から後退パルスが発生
することを防止する。
遅延線上に２つの後退パルスが発生している場合におい
て、先に伝播している後退パルスによってリセット状態
に設定されることを防止するために、状態保持部制御手
段が第１の期間を適宜設定した場合には、前進パルスの
通過後にリセット状態に設定されてしまう段が発生す
る。前進パルス調整手段は、この場合において、前進パ
ルスのパルス幅を延ばすことにより、通過した段を確実
にセット状態にして、不必要な段から後退パルスが発生
することを防止する。
【００６４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
クロック同期遅延制御回路の一実施の形態を示す回路図
である。図１において図２０と同一の構成要素には同一
符号を付してある。
施の形態について詳細に説明する。図１は本発明に係る
クロック同期遅延制御回路の一実施の形態を示す回路図
である。図１において図２０と同一の構成要素には同一
符号を付してある。
【００６５】本実施の形態においては、状態保持部初期
化回路71を付加した点が図２０の従来例と異なる。な
お、単位遅延ユニット80は従来例における単位遅延ユニ
ット４と同一構成のものを採用してもよい。状態保持部
初期化回路71は、外部クロックを取り込むレシーバの出
力を一時停止させた場合において、次の内部クロックの
生成に遅延が生じることを防止するためのものである。
化回路71を付加した点が図２０の従来例と異なる。な
お、単位遅延ユニット80は従来例における単位遅延ユニ
ット４と同一構成のものを採用してもよい。状態保持部
初期化回路71は、外部クロックを取り込むレシーバの出
力を一時停止させた場合において、次の内部クロックの
生成に遅延が生じることを防止するためのものである。
【００６６】入力端子１には外部クロックＣＫが入力さ
れる。外部クロックの周期はτであるものとする。この
外部クロックＣＫはレシーバ２に供給され、レシーバ２
は、外部クロックを波形整形して増幅したクロックＣＬ
Ｋを出力する。なお、レシーバ２における遅延量はＤ1
であるものとする。レシーバ２からのクロックＣＬＫは
インバータ10、ディレイモニタ３及び複数の単位遅延ユ
ニット80に供給されるようになっている。
れる。外部クロックの周期はτであるものとする。この
外部クロックＣＫはレシーバ２に供給され、レシーバ２
は、外部クロックを波形整形して増幅したクロックＣＬ
Ｋを出力する。なお、レシーバ２における遅延量はＤ1
であるものとする。レシーバ２からのクロックＣＬＫは
インバータ10、ディレイモニタ３及び複数の単位遅延ユ
ニット80に供給されるようになっている。
【００６７】インバータ10はクロックＣＬＫを反転させ
てクロック/ＣＬＫ を出力する。ディレイモニタ３はク
ロックＣＬＫを時間Ａだけ遅延させて前進パルスＦＣＬ
を発生するようになっている。ディレイモニタ３の出力
は初段の単位遅延ユニット80に供給されるようになって
いる。
てクロック/ＣＬＫ を出力する。ディレイモニタ３はク
ロックＣＬＫを時間Ａだけ遅延させて前進パルスＦＣＬ
を発生するようになっている。ディレイモニタ３の出力
は初段の単位遅延ユニット80に供給されるようになって
いる。
【００６８】クロックＣＬＫ，/ＣＬＫ は制御パルス生
成回路９にも供給されるようになっている。制御パルス
生成回路９は、クロックＣＬＫの立ち上がりで立ち上が
りパルス幅がＡ′の制御パルスＰ及びその反転信号/Ｐ
を生成して各単位遅延ユニット80に供給するようになっ
ている。なお、Ａ′はＡ＞Ａ′を満足する値に設定す
る。
成回路９にも供給されるようになっている。制御パルス
生成回路９は、クロックＣＬＫの立ち上がりで立ち上が
りパルス幅がＡ′の制御パルスＰ及びその反転信号/Ｐ
を生成して各単位遅延ユニット80に供給するようになっ
ている。なお、Ａ′はＡ＞Ａ′を満足する値に設定す
る。
【００６９】単位遅延ユニット80は、前進パルス用単位
遅延回路、状態保持回路及び後退パルス用単位遅延回路
によって構成されている。単位遅延ユニット80を複数段
縦続接続することにより、初段から最終段までの前進パ
ルス用単位遅延回路が縦続接続されると共に、初段から
最終段までの後退パルス用単位遅延回路が縦続接続され
て、前進パルス用遅延線81及び後退パルス用遅延線83が
夫々構成される。
遅延回路、状態保持回路及び後退パルス用単位遅延回路
によって構成されている。単位遅延ユニット80を複数段
縦続接続することにより、初段から最終段までの前進パ
ルス用単位遅延回路が縦続接続されると共に、初段から
最終段までの後退パルス用単位遅延回路が縦続接続され
て、前進パルス用遅延線81及び後退パルス用遅延線83が
夫々構成される。
【００７０】単位遅延ユニット80としては、前進パルス
用単位遅延回路、状態保持回路及び後退パルス用単位遅
延回路が夫々図２２乃至図２４に示される単位遅延ユニ
ット４を用いてもよく、また、他の構成のものを用いて
もよい。
用単位遅延回路、状態保持回路及び後退パルス用単位遅
延回路が夫々図２２乃至図２４に示される単位遅延ユニ
ット４を用いてもよく、また、他の構成のものを用いて
もよい。
【００７１】各単位遅延ユニット80の前進パルス用単位
遅延回路81-1，81-2，…，81-Lは、制御パルスＰの
“Ｈ”期間に“Ｌ”の出力を出力することによって前進
パルス用遅延線81を初期化し、制御パルスＰの“Ｌ”期
間に前段の前進パルス用単位遅延回路の出力を後段の前
進パルス用単位遅延回路に伝播するようになっている。
遅延回路81-1，81-2，…，81-Lは、制御パルスＰの
“Ｈ”期間に“Ｌ”の出力を出力することによって前進
パルス用遅延線81を初期化し、制御パルスＰの“Ｌ”期
間に前段の前進パルス用単位遅延回路の出力を後段の前
進パルス用単位遅延回路に伝播するようになっている。
【００７２】各単位遅延ユニット80の状態保持回路82-
1，82-2，…，82-Lは、制御パルスＰが“Ｌ”の期間に
前進パルスが伝播された段では状態信号Ｑを“Ｈ”にし
てセット状態にし、制御パルスＰが“Ｈ”の期間に後退
パルスが伝播された段では状態信号Ｑを“Ｌ”にしてリ
セット状態にするようになっている。状態保持回路82-
1，82-2，…，82-Lは、制御パルス/Ｐ によって、前進
パルスに基づく状態信号Ｑを出力するか、後退パルスに
基づく状態信号Ｑを出力するかを決定するようになって
いる。
1，82-2，…，82-Lは、制御パルスＰが“Ｌ”の期間に
前進パルスが伝播された段では状態信号Ｑを“Ｈ”にし
てセット状態にし、制御パルスＰが“Ｈ”の期間に後退
パルスが伝播された段では状態信号Ｑを“Ｌ”にしてリ
セット状態にするようになっている。状態保持回路82-
1，82-2，…，82-Lは、制御パルス/Ｐ によって、前進
パルスに基づく状態信号Ｑを出力するか、後退パルスに
基づく状態信号Ｑを出力するかを決定するようになって
いる。
【００７３】各単位遅延ユニット80の後退パルス用単位
遅延回路83-1，83-2，…，83-Lは、“Ｌ”（リセット状
態）の状態信号Ｑが入力された段においては、レシーバ
２からのクロックＣＬＫを出力し、“Ｈ”（セット状
態）の状態信号が入力された段においては、後段の後退
パルス用単位遅延回路の出力を前段の後退パルス用単位
遅延回路に伝播するようになっている。なお、最終段の
後退パルス用単位遅延回路83-Lにはセット状態において
もクロックＣＬＫを供給するようになっている。
遅延回路83-1，83-2，…，83-Lは、“Ｌ”（リセット状
態）の状態信号Ｑが入力された段においては、レシーバ
２からのクロックＣＬＫを出力し、“Ｈ”（セット状
態）の状態信号が入力された段においては、後段の後退
パルス用単位遅延回路の出力を前段の後退パルス用単位
遅延回路に伝播するようになっている。なお、最終段の
後退パルス用単位遅延回路83-Lにはセット状態において
もクロックＣＬＫを供給するようになっている。
【００７４】本実施の形態においても、前進パルス用遅
延線81は入力された前進パルスを期間（τ−Ａ）だけ遅
延させ、後退パルス用遅延線83は前進パルスの伝播の停
止から期間（τ−Ａ）だけ後退パルスを伝播して初段の
後退パルス用単位遅延回路83-1から出力するようになっ
ている。後退パルス用遅延線83からの後退パルスＲＣＬ
は出力バッファ８に供給される。出力バッファ８は入力
された後退パルスＲＣＬを遅延時間Ｄ2 だけ遅延させ
て、内部クロックＣＫ′として出力するようになってい
る。
延線81は入力された前進パルスを期間（τ−Ａ）だけ遅
延させ、後退パルス用遅延線83は前進パルスの伝播の停
止から期間（τ−Ａ）だけ後退パルスを伝播して初段の
後退パルス用単位遅延回路83-1から出力するようになっ
ている。後退パルス用遅延線83からの後退パルスＲＣＬ
は出力バッファ８に供給される。出力バッファ８は入力
された後退パルスＲＣＬを遅延時間Ｄ2 だけ遅延させ
て、内部クロックＣＫ′として出力するようになってい
る。
【００７５】本実施の形態においては、最終段の前進パ
ルス用単位遅延回路81-Lの出力端又は状態保持部82-Lの
出力端を状態保持部初期化回路71に接続するようになっ
ている。
ルス用単位遅延回路81-Lの出力端又は状態保持部82-Lの
出力端を状態保持部初期化回路71に接続するようになっ
ている。
【００７６】図２は図１中の状態保持部初期化回路71並
びに最終段の前進パルス用単位遅延回路81-L及び状態保
持回路82-Lの具体的な構成を示す回路図である。
びに最終段の前進パルス用単位遅延回路81-L及び状態保
持回路82-Lの具体的な構成を示す回路図である。
【００７７】図２の例では、前進パルス用単位遅延回路
81-L及び状態保持回路82-Lとして、図２２及び図２３に
示すものと同一構成のものを採用している。最終段の前
進パルス用単位遅延回路81-Lは、クロックドインバータ
24，26及びインバータ25，27，28によって構成されてい
る。クロックドインバータ24は制御パルス/Ｐの“Ｈ”
で活性化して導通して端子21に入力された前段からの前
進パルスをインバータ25及びインバータ27に出力するよ
うになっている。クロックドインバータ26は“Ｌ”の電
位が供給されており、制御パルスＰが“Ｈ”になること
によって活性化して導通し、“Ｈ”の出力をインバータ
25，27に出力する。インバータ25，27は入力を反転させ
て夫々端子23，22に出力するようになっている。インバ
ータ25の出力端に接続されたインバータ28は負荷調整用
である。
81-L及び状態保持回路82-Lとして、図２２及び図２３に
示すものと同一構成のものを採用している。最終段の前
進パルス用単位遅延回路81-Lは、クロックドインバータ
24，26及びインバータ25，27，28によって構成されてい
る。クロックドインバータ24は制御パルス/Ｐの“Ｈ”
で活性化して導通して端子21に入力された前段からの前
進パルスをインバータ25及びインバータ27に出力するよ
うになっている。クロックドインバータ26は“Ｌ”の電
位が供給されており、制御パルスＰが“Ｈ”になること
によって活性化して導通し、“Ｈ”の出力をインバータ
25，27に出力する。インバータ25，27は入力を反転させ
て夫々端子23，22に出力するようになっている。インバ
ータ25の出力端に接続されたインバータ28は負荷調整用
である。
【００７８】このような構成によれば、前進パルス用単
位遅延回路81-Lは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを伝播するようになっている。
位遅延回路81-Lは、制御パルスＰが“Ｈ”となることに
よってクロックドインバータ26が導通して、“Ｌ”の出
力を端子22，23から出力し、制御パルスＰが“Ｌ”とな
ることによってインバータ24が導通して、前段からの前
進パルスを伝播するようになっている。
【００７９】最終段の状態保持回路82-Lは、クロックド
インバータ30及びインバータ36によって構成されてい
る。クロックドインバータ30はｐＭＯＳトランジスタ3
7，38及びｎＭＯＳトランジスタ39，40によって構成さ
れている。トランジスタ37のゲートには端子31から後退
パルスが供給され、トランジスタ40のゲートには端子33
から前進パルスが供給される。トランジスタ38，39のゲ
ートには端子32から制御パルス/Ｐ が供給されるように
なっている。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を後
退パルスの反転信号、ｎＭＯＳトランジスタ39を前進パ
ルスで制御してもよい。
インバータ30及びインバータ36によって構成されてい
る。クロックドインバータ30はｐＭＯＳトランジスタ3
7，38及びｎＭＯＳトランジスタ39，40によって構成さ
れている。トランジスタ37のゲートには端子31から後退
パルスが供給され、トランジスタ40のゲートには端子33
から前進パルスが供給される。トランジスタ38，39のゲ
ートには端子32から制御パルス/Ｐ が供給されるように
なっている。ｐＭＯＳトランジスタ37とｎＭＯＳトラン
ジスタ40を/Ｐ で制御し、ｐＭＯＳトランジスタ38を後
退パルスの反転信号、ｎＭＯＳトランジスタ39を前進パ
ルスで制御してもよい。
【００８０】即ち、クロックドインバータ30は、制御パ
ルス/Ｐ が“Ｈ”となることによってトランジスタ39が
オンとなって、トランジスタ40のゲートに供給される前
進パルスに応じたレベルを出力し、制御パルス/Ｐ が
“Ｌ”となることによってトランジスタ38がオンとなっ
て、トランジスタ37のゲートに供給される後退パルスに
応じたレベルを出力する。インバータ36はクロックドイ
ンバータ30の出力を反転させて状態信号Ｑとして端子34
に出力する。また、クロックドインバータ30の出力は状
態信号/Ｑ として端子35から出力されるようになってい
る。
ルス/Ｐ が“Ｈ”となることによってトランジスタ39が
オンとなって、トランジスタ40のゲートに供給される前
進パルスに応じたレベルを出力し、制御パルス/Ｐ が
“Ｌ”となることによってトランジスタ38がオンとなっ
て、トランジスタ37のゲートに供給される後退パルスに
応じたレベルを出力する。インバータ36はクロックドイ
ンバータ30の出力を反転させて状態信号Ｑとして端子34
に出力する。また、クロックドインバータ30の出力は状
態信号/Ｑ として端子35から出力されるようになってい
る。
【００８１】このような構成によれば、状態保持回路82
-Lは、制御パルスＰの“Ｌ”期間には、前進パルスの出
力に応じた状態信号Ｑを出力する。前進パルスが伝播し
た段においては、状態信号Ｑをハイレベル（セット状
態）にする。また、状態保持回路82-Lは、制御パルスＰ
の“Ｈ”期間には、後退パルスの出力に応じた状態信号
Ｑを出力する。即ち、入力される後退パルスの反転信号
が“Ｌ”の段においては、状態信号Ｑをローレベル（リ
セット状態）にする。つまり、前進パルスだけが状態保
持部をセットし、後退パルスだけが状態保持部をリセッ
トする。
-Lは、制御パルスＰの“Ｌ”期間には、前進パルスの出
力に応じた状態信号Ｑを出力する。前進パルスが伝播し
た段においては、状態信号Ｑをハイレベル（セット状
態）にする。また、状態保持回路82-Lは、制御パルスＰ
の“Ｈ”期間には、後退パルスの出力に応じた状態信号
Ｑを出力する。即ち、入力される後退パルスの反転信号
が“Ｌ”の段においては、状態信号Ｑをローレベル（リ
セット状態）にする。つまり、前進パルスだけが状態保
持部をセットし、後退パルスだけが状態保持部をリセッ
トする。
【００８２】本実施の形態においては、端子23からの前
進パルスは状態保持部初期化回路71に供給されるように
なっている。状態保持部初期化回路71は、前進パルス検
出回路72及び初期化回路73によって構成されている。前
進パルス検出回路72は、前進パルスが入力されたことを
検出して検出信号を初期化回路73に供給するようになっ
ている。即ち、前進パルス検出回路72は、バッファ75及
びインバータ76によって構成されている。前進パルス用
遅延線の最終段から出力された前進パルスはインバータ
76で反転され、バッファ75に入力する。バッファ75は全
ての初期化回路を駆動できる駆動力を持ち、状態保持部
をリセットするのに十分なパルス幅の信号を生成するこ
とができるとする。初期化回路73は状態保持部と同じ数
だけあり、全ての状態保持部に１つずつ接続される。
進パルスは状態保持部初期化回路71に供給されるように
なっている。状態保持部初期化回路71は、前進パルス検
出回路72及び初期化回路73によって構成されている。前
進パルス検出回路72は、前進パルスが入力されたことを
検出して検出信号を初期化回路73に供給するようになっ
ている。即ち、前進パルス検出回路72は、バッファ75及
びインバータ76によって構成されている。前進パルス用
遅延線の最終段から出力された前進パルスはインバータ
76で反転され、バッファ75に入力する。バッファ75は全
ての初期化回路を駆動できる駆動力を持ち、状態保持部
をリセットするのに十分なパルス幅の信号を生成するこ
とができるとする。初期化回路73は状態保持部と同じ数
だけあり、全ての状態保持部に１つずつ接続される。
【００８３】ｐＭＯＳトランジスタ77は、“Ｌ”の検出
信号が入力されることによってオンとなって、“Ｈ”の
信号を全ての状態保持回路82-1乃至82-Lのクロックドイ
ンバータ30の出力端に供給して、強制的に状態信号Ｑを
リセット状態を示す“Ｌ”に変化させるようになってい
る。
信号が入力されることによってオンとなって、“Ｈ”の
信号を全ての状態保持回路82-1乃至82-Lのクロックドイ
ンバータ30の出力端に供給して、強制的に状態信号Ｑを
リセット状態を示す“Ｌ”に変化させるようになってい
る。
【００８４】次に、このように構成された実施の形態の
動作について説明する。
動作について説明する。
【００８５】レシーバ２、ディレイモニタ３及び出力バ
ッファ８の遅延時間は夫々Ｄ1 ，Ａ，Ｄ2 である。レシ
ーバ２の出力を一時停止させるまでの動作は、図２６に
示す従来例の動作と同様である。即ち、入力端子１には
図２６（ａ）に示す外部クロックＣＫが入力される。こ
の外部クロックＣＫはレシーバ２によって取り込まれ
て、図２６（ｂ）に示すように、遅延時間Ｄ1 の後にク
ロックＣＬＫとしてディレイモニタ３及びインバータ10
に供給される。
ッファ８の遅延時間は夫々Ｄ1 ，Ａ，Ｄ2 である。レシ
ーバ２の出力を一時停止させるまでの動作は、図２６に
示す従来例の動作と同様である。即ち、入力端子１には
図２６（ａ）に示す外部クロックＣＫが入力される。こ
の外部クロックＣＫはレシーバ２によって取り込まれ
て、図２６（ｂ）に示すように、遅延時間Ｄ1 の後にク
ロックＣＬＫとしてディレイモニタ３及びインバータ10
に供給される。
【００８６】インバータ10はクロックＣＬＫを反転させ
たクロック/ＣＬＫ を出力する。これらのクロックＣＬ
Ｋ，/ＣＬＫ は制御パルス生成回路９に供給されて、ク
ロックＣＬＫに同期しパルス幅がＡ′の制御パルスＰ
（図２６（ｃ））が生成される。
たクロック/ＣＬＫ を出力する。これらのクロックＣＬ
Ｋ，/ＣＬＫ は制御パルス生成回路９に供給されて、ク
ロックＣＬＫに同期しパルス幅がＡ′の制御パルスＰ
（図２６（ｃ））が生成される。
【００８７】一方、ディレイモニタ３はクロックＣＬＫ
を時間Ａだけ遅延させて図２６（ｄ）に示す前進パルス
ＦＣＬを初段の前進パルス用単位遅延回路81-1に供給す
る。
を時間Ａだけ遅延させて図２６（ｄ）に示す前進パルス
ＦＣＬを初段の前進パルス用単位遅延回路81-1に供給す
る。
【００８８】いま、初期状態であり、全ての単位遅延ユ
ニット80は初期化されているものとする。即ち、前進パ
ルス用単位遅延回路81-1，81-2，…及び後退パルス用単
位遅延回路83-1，83-2，…は“Ｌ”の出力を出力し、状
態保持回路82-1，82-2，…はリセット状態を示す“Ｌ”
の状態信号Ｑを出力しているものとする。
ニット80は初期化されているものとする。即ち、前進パ
ルス用単位遅延回路81-1，81-2，…及び後退パルス用単
位遅延回路83-1，83-2，…は“Ｌ”の出力を出力し、状
態保持回路82-1，82-2，…はリセット状態を示す“Ｌ”
の状態信号Ｑを出力しているものとする。
【００８９】ここで、制御パルスＰが“Ｌ”のとき、前
進パルス用遅延線81は前進パルスＦＣＬの伝播を開始す
る。前進パルスＦＣＬが伝播することによって、伝播し
た段の状態保持回路はセット状態に変化する。前進パル
スＦＣＬが前進パルス用遅延線81に入力されてから時間
（τ−Ａ）が経過すると、制御パルスＰが“Ｈ”にな
り、前進パルスＦＣＬの伝播は停止する。
進パルス用遅延線81は前進パルスＦＣＬの伝播を開始す
る。前進パルスＦＣＬが伝播することによって、伝播し
た段の状態保持回路はセット状態に変化する。前進パル
スＦＣＬが前進パルス用遅延線81に入力されてから時間
（τ−Ａ）が経過すると、制御パルスＰが“Ｈ”にな
り、前進パルスＦＣＬの伝播は停止する。
【００９０】前進パルスＦＣＬがｍ段まで伝播したもの
とすると、初段からｍ段までの状態保持回路はセット状
態となり、（ｍ＋１）段以降の段の状態保持回路はリセ
ット状態となる。このタイミングでは、クロックＣＬＫ
は“Ｈ”であるので、（ｍ＋１）段以降の段の後退パル
ス用単位遅延回路は“Ｈ”の後退パルスを出力する。こ
の後退パルスはｍ段の後退パルス用単位遅延回路83-mに
供給される。ｍ段以前の段の後退パルス用単位遅延回路
はセット状態であるので、以後、後退パルスは後退パル
ス用遅延線83を前段側に順次伝播する。なお、後退パル
スの発生から時間Ａ′に対応する段数だけ、伝播した後
退パルスによって状態保持回路はリセット状態に戻され
る。
とすると、初段からｍ段までの状態保持回路はセット状
態となり、（ｍ＋１）段以降の段の状態保持回路はリセ
ット状態となる。このタイミングでは、クロックＣＬＫ
は“Ｈ”であるので、（ｍ＋１）段以降の段の後退パル
ス用単位遅延回路は“Ｈ”の後退パルスを出力する。こ
の後退パルスはｍ段の後退パルス用単位遅延回路83-mに
供給される。ｍ段以前の段の後退パルス用単位遅延回路
はセット状態であるので、以後、後退パルスは後退パル
ス用遅延線83を前段側に順次伝播する。なお、後退パル
スの発生から時間Ａ′に対応する段数だけ、伝播した後
退パルスによって状態保持回路はリセット状態に戻され
る。
【００９１】こうして、後退パルスの発生から時間（τ
−Ａ）後に、初段の後退パルス用単位遅延回路83-1は後
退パルスＲＣＬを出力する。後退パルスＲＣＬは出力バ
ッファ８によって時間Ｄ2 だけ遅延されて内部クロック
ＣＫ′として出力される。
−Ａ）後に、初段の後退パルス用単位遅延回路83-1は後
退パルスＲＣＬを出力する。後退パルスＲＣＬは出力バ
ッファ８によって時間Ｄ2 だけ遅延されて内部クロック
ＣＫ′として出力される。
【００９２】ディレイモニタ３の遅延時間ＡをＡ＝Ｄ1
＋Ｄ2 に設定することによって、外部クロックＣＫに２
τ遅延して同期した内部クロックＣＫ′を生成すること
ができる。
＋Ｄ2 に設定することによって、外部クロックＣＫに２
τ遅延して同期した内部クロックＣＫ′を生成すること
ができる。
【００９３】ここで、レシーバ２の出力が一時停止する
ものとする。そうすると、制御パルスＰが生成されない
ので、前進パルス用遅延線81を伝播している前進パルス
は最終段の前進パルス用遅延線81-Lまで伝播する。
ものとする。そうすると、制御パルスＰが生成されない
ので、前進パルス用遅延線81を伝播している前進パルス
は最終段の前進パルス用遅延線81-Lまで伝播する。
【００９４】最終段の前進パルス用遅延線81-Lまで伝播
した前進パルスは、端子23から前進パルス検出回路72の
インバータ76に供給される。インバータ76は前進パルス
を反転させてバッファ75に入力し、バッファ75の出力信
号が全てのｐＭＯＳトランジスタ77-1乃至77-Lのゲート
に入力する。これにより、状態信号Ｑは“Ｌ”となっ
て、状態保持回路は強制的にリセット状態となる。
した前進パルスは、端子23から前進パルス検出回路72の
インバータ76に供給される。インバータ76は前進パルス
を反転させてバッファ75に入力し、バッファ75の出力信
号が全てのｐＭＯＳトランジスタ77-1乃至77-Lのゲート
に入力する。これにより、状態信号Ｑは“Ｌ”となっ
て、状態保持回路は強制的にリセット状態となる。
【００９５】次に、レシーバ２の出力が再開するものと
する。レシーバ２から出力されたクロックＣＬＫはディ
レイモニタ３によって時間Ａだけ遅延されて前進パルス
用遅延線81に供給される。前進パルスＦＣＬは制御パル
スＰの“Ｌ”期間に前進パルス用遅延線81を伝播して、
前進パルスＦＣＬの入力から時間（τ−Ａ）後に伝播が
停止する。前進パルスＦＣＬの伝播した段は、リセット
状態からセット状態に変化する。
する。レシーバ２から出力されたクロックＣＬＫはディ
レイモニタ３によって時間Ａだけ遅延されて前進パルス
用遅延線81に供給される。前進パルスＦＣＬは制御パル
スＰの“Ｌ”期間に前進パルス用遅延線81を伝播して、
前進パルスＦＣＬの入力から時間（τ−Ａ）後に伝播が
停止する。前進パルスＦＣＬの伝播した段は、リセット
状態からセット状態に変化する。
【００９６】一方、“Ｈ”のクロックＣＬＫは、リセッ
ト状態の後退パルス用単位遅延回路から後退パルスとし
て出力される。即ち、状態保持部初期化回路71によっ
て、全ての段の状態保持回路はリセット状態になってお
り、前進パルスＦＣＬが伝播した段まではセット状態
で、前進パルスが伝播した段の次の段以降の段ではリセ
ット状態である。従って、レシーバ２の出力の再開後、
遅延することなく内部クロックＣＫ′を生成することが
できる。
ト状態の後退パルス用単位遅延回路から後退パルスとし
て出力される。即ち、状態保持部初期化回路71によっ
て、全ての段の状態保持回路はリセット状態になってお
り、前進パルスＦＣＬが伝播した段まではセット状態
で、前進パルスが伝播した段の次の段以降の段ではリセ
ット状態である。従って、レシーバ２の出力の再開後、
遅延することなく内部クロックＣＫ′を生成することが
できる。
【００９７】このように、本実施の形態においては、前
進パルスが最終段まで伝播したことを検出すると、状態
保持部初期化回路71によって全ての状態保持部を初期化
するようになっており、レシーバ２の出力が再開した場
合でも、内部クロックＣＫ′を遅延することなく生成す
ることができる。
進パルスが最終段まで伝播したことを検出すると、状態
保持部初期化回路71によって全ての状態保持部を初期化
するようになっており、レシーバ２の出力が再開した場
合でも、内部クロックＣＫ′を遅延することなく生成す
ることができる。
【００９８】なお、上述したように、単位遅延ユニット
としては図２２乃至図２４に示すもの以外に、種々のも
のを採用することができる。また、図２の状態保持部初
期化回路71では、初期化回路73としてｐＭＯＳトランジ
スタを採用したが、他の回路構成も可能である。例え
ば、インバータ76を省略しｎＭＯＳトランジスタによっ
て初期化回路73を構成してもよく、また、初期化回路73
をパスゲートによって構成してもよい。また、図２の点
線で示したように、前進パルス用遅延線の出力の代わり
に状態保持部の出力ＱL を状態保持部初期化回路に接続
し、ＱL の変化で前進パルスが遅延線の最終段まで伝播
したかどうかを判断してもよい。
としては図２２乃至図２４に示すもの以外に、種々のも
のを採用することができる。また、図２の状態保持部初
期化回路71では、初期化回路73としてｐＭＯＳトランジ
スタを採用したが、他の回路構成も可能である。例え
ば、インバータ76を省略しｎＭＯＳトランジスタによっ
て初期化回路73を構成してもよく、また、初期化回路73
をパスゲートによって構成してもよい。また、図２の点
線で示したように、前進パルス用遅延線の出力の代わり
に状態保持部の出力ＱL を状態保持部初期化回路に接続
し、ＱL の変化で前進パルスが遅延線の最終段まで伝播
したかどうかを判断してもよい。
【００９９】図１の実施の形態によって解決しようとす
る問題は、遅延線の長さが長い場合に生じるので、遅延
線の長さが短く前進パルスが（τ−Ａ）だけ伝播するよ
りも早く、最終段から伝播してくる後退パルスが伝播す
る場合には、状態保持部初期化回路は不要である。しか
し、ＳＴＢＤの動作周波数帯域を大きくするために遅延
線を長くする必要がある場合が多く、状態保持部初期化
回路71が必要となることが多い。
る問題は、遅延線の長さが長い場合に生じるので、遅延
線の長さが短く前進パルスが（τ−Ａ）だけ伝播するよ
りも早く、最終段から伝播してくる後退パルスが伝播す
る場合には、状態保持部初期化回路は不要である。しか
し、ＳＴＢＤの動作周波数帯域を大きくするために遅延
線を長くする必要がある場合が多く、状態保持部初期化
回路71が必要となることが多い。
【０１００】図３は本発明の他の実施の形態を示す回路
図である。図３において図１と同一の構成要素には同一
符号を付して説明を省略する。
図である。図３において図１と同一の構成要素には同一
符号を付して説明を省略する。
【０１０１】本実施の形態は、状態保持部制御回路64を
付加した点が図１と異なる。なお、単位遅延ユニット80
は従来例における単位遅延ユニット４と同一構成のもの
を採用してもよい。状態保持部制御回路64は、外部クロ
ックのデューティーが大きい場合でも、外部クロックと
内部クロックとの同期を確立するためのものである。な
お、状態保持部初期化回路71は、状態保持部制御回路64
の動作に影響を与えないので、上述したように、遅延線
が比較的短い場合等には不要である。
付加した点が図１と異なる。なお、単位遅延ユニット80
は従来例における単位遅延ユニット４と同一構成のもの
を採用してもよい。状態保持部制御回路64は、外部クロ
ックのデューティーが大きい場合でも、外部クロックと
内部クロックとの同期を確立するためのものである。な
お、状態保持部初期化回路71は、状態保持部制御回路64
の動作に影響を与えないので、上述したように、遅延線
が比較的短い場合等には不要である。
【０１０２】本実施の形態では、後退パルスが伝播中に
新たに後退パルス用遅延線83上に後退パルスが発生する
場合において前進及び後退パルスのデューティが大きい
ときには、伝播中の後退パルスによる状態保持回路のリ
セット動作のタイミングをずらすことによって、図３１
の状態が発生することを防止するようになっている。
新たに後退パルス用遅延線83上に後退パルスが発生する
場合において前進及び後退パルスのデューティが大きい
ときには、伝播中の後退パルスによる状態保持回路のリ
セット動作のタイミングをずらすことによって、図３１
の状態が発生することを防止するようになっている。
【０１０３】即ち、図１の実施の形態における状態保持
部82においては、後退パルスの発生時から期間Ａ′だけ
“Ｌ”になる制御パルス/Ｐ によってリセット動作を行
っているが、本実施の形態においては、各単位遅延ユニ
ット80の状態保持回路82-1，82-2，…，82-Lは、制御パ
ルス/Ｐ に代えて後述する状態保持部制御回路64からの
制御パルスＢＰＭによって制御されるようになってい
る。
部82においては、後退パルスの発生時から期間Ａ′だけ
“Ｌ”になる制御パルス/Ｐ によってリセット動作を行
っているが、本実施の形態においては、各単位遅延ユニ
ット80の状態保持回路82-1，82-2，…，82-Lは、制御パ
ルス/Ｐ に代えて後述する状態保持部制御回路64からの
制御パルスＢＰＭによって制御されるようになってい
る。
【０１０４】即ち、状態保持回路82-1乃至82-Lは、制御
パルスＢＰＭが“Ｈ”の場合には、前進パルスに基づく
状態信号Ｑを設定し、制御パルスＢＰＭが“Ｌ”の場合
には、後退パルスに基づく状態信号Ｑを設定するように
なっている。従って、制御パルスＢＰＭが“Ｈ”の期間
には、前進パルスが伝播された段では状態信号Ｑを
“Ｈ”にしてセット状態にし、制御パルスＢＰＭが
“Ｌ”の期間には、後退パルスが伝播された段では状態
信号Ｑを“Ｌ”にしてリセット状態にするようになって
いる。
パルスＢＰＭが“Ｈ”の場合には、前進パルスに基づく
状態信号Ｑを設定し、制御パルスＢＰＭが“Ｌ”の場合
には、後退パルスに基づく状態信号Ｑを設定するように
なっている。従って、制御パルスＢＰＭが“Ｈ”の期間
には、前進パルスが伝播された段では状態信号Ｑを
“Ｈ”にしてセット状態にし、制御パルスＢＰＭが
“Ｌ”の期間には、後退パルスが伝播された段では状態
信号Ｑを“Ｌ”にしてリセット状態にするようになって
いる。
【０１０５】本実施の形態においては、単位遅延ユニッ
ト80として図２２乃至図２４に示す単位遅延ユニット４
と同一構成のものを採用してもよい。全ての状態保持回
路82-1乃至82-Lの端子32に制御パルス/Ｐ に代えて制御
パルスＢＰＭを供給すればよい。この場合には、クロッ
クドインバータ30は、制御パルスＢＰＭが“Ｈ”となる
ことによってｐＭＯＳトランジスタ39がオンとなって、
トランジスタ40のゲートに供給される前進パルスに応じ
たレベルを出力し、制御パルスＢＰＭが“Ｌ”となるこ
とによってトランジスタ38がオンとなって、トランジス
タ37のゲートに供給される後退パルスに応じたレベルを
出力する。インバータ36はクロックドインバータ30の出
力を反転させて状態信号Ｑとして端子34に出力する。ま
た、クロックドインバータ30の出力は状態信号/Ｑ とし
て端子35から出力されるようになっている。
ト80として図２２乃至図２４に示す単位遅延ユニット４
と同一構成のものを採用してもよい。全ての状態保持回
路82-1乃至82-Lの端子32に制御パルス/Ｐ に代えて制御
パルスＢＰＭを供給すればよい。この場合には、クロッ
クドインバータ30は、制御パルスＢＰＭが“Ｈ”となる
ことによってｐＭＯＳトランジスタ39がオンとなって、
トランジスタ40のゲートに供給される前進パルスに応じ
たレベルを出力し、制御パルスＢＰＭが“Ｌ”となるこ
とによってトランジスタ38がオンとなって、トランジス
タ37のゲートに供給される後退パルスに応じたレベルを
出力する。インバータ36はクロックドインバータ30の出
力を反転させて状態信号Ｑとして端子34に出力する。ま
た、クロックドインバータ30の出力は状態信号/Ｑ とし
て端子35から出力されるようになっている。
【０１０６】このような構成によれば、各段の状態保持
回路は、制御パルスＢＰＭの“Ｈ”期間には、前進パル
スの出力に応じた状態信号Ｑを出力する。即ち、前進パ
ルスが伝播した段においては、状態信号Ｑをハイレベル
（セット状態）にする。また、各段の状態保持回路は、
制御パルスＢＰＭの“Ｌ”期間には、後退パルスの出力
に応じた状態信号Ｑを出力する。即ち、入力される後退
パルスの反転信号が“Ｌ”の段においては、状態信号Ｑ
をローレベル（リセット状態）にする。
回路は、制御パルスＢＰＭの“Ｈ”期間には、前進パル
スの出力に応じた状態信号Ｑを出力する。即ち、前進パ
ルスが伝播した段においては、状態信号Ｑをハイレベル
（セット状態）にする。また、各段の状態保持回路は、
制御パルスＢＰＭの“Ｌ”期間には、後退パルスの出力
に応じた状態信号Ｑを出力する。即ち、入力される後退
パルスの反転信号が“Ｌ”の段においては、状態信号Ｑ
をローレベル（リセット状態）にする。
【０１０７】制御パルスＢＰＭは状態保持部制御回路64
によって生成されるようになっている。状態保持部制御
回路64には制御パルス/Ｐ 及び後退パルス用遅延線83か
らの後退パルスＲＣＬが与えられる。状態保持部制御回
路64は、後退パルスが後退パルス用遅延線83から出力さ
れている途中、即ち、後退パルスＲＣＬが“Ｈ”である
場合に制御パルス/Ｐ が“Ｌ”になったら後退パルス用
遅延線83から出力されている後退パルスＲＣＬが“Ｌ”
になった後に、“Ｌ”の制御パルスＢＰＭを生成する。
によって生成されるようになっている。状態保持部制御
回路64には制御パルス/Ｐ 及び後退パルス用遅延線83か
らの後退パルスＲＣＬが与えられる。状態保持部制御回
路64は、後退パルスが後退パルス用遅延線83から出力さ
れている途中、即ち、後退パルスＲＣＬが“Ｈ”である
場合に制御パルス/Ｐ が“Ｌ”になったら後退パルス用
遅延線83から出力されている後退パルスＲＣＬが“Ｌ”
になった後に、“Ｌ”の制御パルスＢＰＭを生成する。
【０１０８】また、状態保持部制御回路64は、後退パル
ス用遅延線83からの後退パルスＲＣＬが“Ｌ”である場
合に即ち後退パルスが後退パルス用遅延線83から出力さ
れた後に制御パルス/Ｐ が“Ｌ”になるときには、この
制御パルス/Ｐ に同期して“Ｌ”になる制御パルスＢＰ
Ｍを出力するようになっている。これにより、状態保持
部制御回路64は、後退パルスＲＣＬの出力中に状態保持
部82がリセット状態Ｒになることを防ぐようになってい
る。
ス用遅延線83からの後退パルスＲＣＬが“Ｌ”である場
合に即ち後退パルスが後退パルス用遅延線83から出力さ
れた後に制御パルス/Ｐ が“Ｌ”になるときには、この
制御パルス/Ｐ に同期して“Ｌ”になる制御パルスＢＰ
Ｍを出力するようになっている。これにより、状態保持
部制御回路64は、後退パルスＲＣＬの出力中に状態保持
部82がリセット状態Ｒになることを防ぐようになってい
る。
【０１０９】図４は図３中の状態保持部制御回路64の具
体的な構成を示す回路図である。
体的な構成を示す回路図である。
【０１１０】状態保持部制御回路64は、フリップフロッ
プ93、インバータ100 ，101 ，104、ナンド回路102 ，1
03 及びパルス生成回路99によって構成されている。フ
リップフロップ93は、ナンド回路94，95によって構成さ
れており、入力端子91，92に夫々入力された制御パルス
/Ｐ 及び後退パルスＲＣＬが入力される。フリップフロ
ップ93は、制御パルス/Ｐ が“Ｌ”で後退パルスＲＣＬ
が“Ｈ”の場合に“Ｈ”となり、制御パルス/Ｐ が
“Ｈ”で後退パルスＲＣＬが“Ｌ”の場合に“Ｌ”とな
り、制御パルス/Ｐ 及び後退パルスＲＣＬがいずれも
“Ｈ”の場合には変化しない出力パルスＣを出力する。
プ93、インバータ100 ，101 ，104、ナンド回路102 ，1
03 及びパルス生成回路99によって構成されている。フ
リップフロップ93は、ナンド回路94，95によって構成さ
れており、入力端子91，92に夫々入力された制御パルス
/Ｐ 及び後退パルスＲＣＬが入力される。フリップフロ
ップ93は、制御パルス/Ｐ が“Ｌ”で後退パルスＲＣＬ
が“Ｈ”の場合に“Ｈ”となり、制御パルス/Ｐ が
“Ｈ”で後退パルスＲＣＬが“Ｌ”の場合に“Ｌ”とな
り、制御パルス/Ｐ 及び後退パルスＲＣＬがいずれも
“Ｈ”の場合には変化しない出力パルスＣを出力する。
【０１１１】インバータ100 は後退パルスＲＣＬを反転
させてナンド回路102 に出力する。ナンド回路102 はイ
ンバータ100 の出力とパルスＣとのナンド演算によっ
て、後退パルスＲＣＬが“Ｌ”でパルスＣが“Ｈ”のと
きにのみ“Ｌ”となるパルスＲＣＬＤをナンド回路103
に出力する。
させてナンド回路102 に出力する。ナンド回路102 はイ
ンバータ100 の出力とパルスＣとのナンド演算によっ
て、後退パルスＲＣＬが“Ｌ”でパルスＣが“Ｈ”のと
きにのみ“Ｌ”となるパルスＲＣＬＤをナンド回路103
に出力する。
【０１１２】フリップフロップ93からのパルスＣはイン
バータ101 にも与えられる。インバータ101 はパルスＣ
を反転させてパルス生成回路99に与える。パルス生成回
路99は、インバータ96、遅延回路97及びナンド回路98に
よって構成されている。パルスＣの反転信号/Ｃ はイン
バータ96によって反転され、遅延回路97によって時間Ｄ
1 だけ遅延されて、パルスＤとしてナンド回路98に与え
るられる。ナンド回路98は遅延回路97からのパルスＤと
パルス/Ｃ とのナンド演算によって、パルスＣの立ち下
がりで立ち下り、パルス幅がＤ1 のパルスＮを生成して
ナンド回路103に出力する。なお、パルス生成回路99
は、入力信号の立ち上がりに同期して立ち下がる負のパ
ルスを生成することができるものであれば、他の回路で
もよい。
バータ101 にも与えられる。インバータ101 はパルスＣ
を反転させてパルス生成回路99に与える。パルス生成回
路99は、インバータ96、遅延回路97及びナンド回路98に
よって構成されている。パルスＣの反転信号/Ｃ はイン
バータ96によって反転され、遅延回路97によって時間Ｄ
1 だけ遅延されて、パルスＤとしてナンド回路98に与え
るられる。ナンド回路98は遅延回路97からのパルスＤと
パルス/Ｃ とのナンド演算によって、パルスＣの立ち下
がりで立ち下り、パルス幅がＤ1 のパルスＮを生成して
ナンド回路103に出力する。なお、パルス生成回路99
は、入力信号の立ち上がりに同期して立ち下がる負のパ
ルスを生成することができるものであれば、他の回路で
もよい。
【０１１３】ナンド回路103 はパルスＮ，ＲＣＬＤのナ
ンド演算によって、２入力が“Ｈ”の場合にのみ“Ｌ”
となるパルスＰＭを出力する。インバータ104 はパルス
ＰＭを反転させて、制御パルスＢＰＭとして出力する。
ンド演算によって、２入力が“Ｈ”の場合にのみ“Ｌ”
となるパルスＰＭを出力する。インバータ104 はパルス
ＰＭを反転させて、制御パルスＢＰＭとして出力する。
【０１１４】次に、このように構成された実施の形態の
動作について図５乃至図７の波形図を参照して説明す
る。図５乃至図７の（ａ）はクロックＣＬＫを示し、
（ｂ）は制御パルス/Ｐ を示し、（ｃ）は後退パルスＲ
ＣＬを示し、（ｄ）はパルスＣを示し、（ｅ）はパルス
Ｄを示し、（ｆ）はパルス/Ｃ を示し、（ｇ）はパルス
Ｎを示し、（ｈ）はパルスＲＣＬＤを示し、（ｉ）は制
御パルスＢＰＭを示している。
動作について図５乃至図７の波形図を参照して説明す
る。図５乃至図７の（ａ）はクロックＣＬＫを示し、
（ｂ）は制御パルス/Ｐ を示し、（ｃ）は後退パルスＲ
ＣＬを示し、（ｄ）はパルスＣを示し、（ｅ）はパルス
Ｄを示し、（ｆ）はパルス/Ｃ を示し、（ｇ）はパルス
Ｎを示し、（ｈ）はパルスＲＣＬＤを示し、（ｉ）は制
御パルスＢＰＭを示している。
【０１１５】本実施の形態においては、前進パルス用遅
延線81における前進パルスＦＣＬの伝播は、図１の実施
の形態と同様である。また、後退パルスの発生及び伝播
が状態保持回路の状態によって制御されることも図１の
実施の形態と同様である。本実施の形態においては、状
態保持回路の後退パルスに基づくリセットの設定方法が
異なる。
延線81における前進パルスＦＣＬの伝播は、図１の実施
の形態と同様である。また、後退パルスの発生及び伝播
が状態保持回路の状態によって制御されることも図１の
実施の形態と同様である。本実施の形態においては、状
態保持回路の後退パルスに基づくリセットの設定方法が
異なる。
【０１１６】即ち、本実施の形態においては、図３１に
示すように、後退パルスの伝播中に新たに後退パルス用
遅延線83上に後退パルスが発生する場合において前進及
び後退パルスのデューティが大きいときには、伝播中の
後退パルスによる状態保持回路のリセット動作をずらす
ように、状態保持部制御回路64からの制御パルスＢＰＭ
によって状態保持回路を制御する。
示すように、後退パルスの伝播中に新たに後退パルス用
遅延線83上に後退パルスが発生する場合において前進及
び後退パルスのデューティが大きいときには、伝播中の
後退パルスによる状態保持回路のリセット動作をずらす
ように、状態保持部制御回路64からの制御パルスＢＰＭ
によって状態保持回路を制御する。
【０１１７】制御パルス/Ｐ の発生タイミングと後退パ
ルス用遅延線83からの後退パルスＲＣＬが立ち下がるタ
イミングとは図５乃至図７に示す３通りが考えられる。
ルス用遅延線83からの後退パルスＲＣＬが立ち下がるタ
イミングとは図５乃至図７に示す３通りが考えられる。
【０１１８】（Ｉ）制御パルス/Ｐ が“Ｌ”になる前に
後退パルスＲＣＬが立ち下がる場合 図５はこの場合の例を示している。この場合には、制御
パルス/Ｐ が“Ｌ”になったとき既に後退パルスは後退
パルス用遅延線から出力され終わっているので、状態保
持部制御回路64は、制御パルス/Ｐ の立ち下がりに同期
して立ち下がる制御パルスＢＰＭを生成する。
後退パルスＲＣＬが立ち下がる場合 図５はこの場合の例を示している。この場合には、制御
パルス/Ｐ が“Ｌ”になったとき既に後退パルスは後退
パルス用遅延線から出力され終わっているので、状態保
持部制御回路64は、制御パルス/Ｐ の立ち下がりに同期
して立ち下がる制御パルスＢＰＭを生成する。
【０１１９】即ち、後退パルスＲＣＬが“Ｌ”のときに
制御パルス/Ｐ が“Ｌ”になるので、フリップフロップ
93の出力パルスＣは図５（ｄ）に示すものとなる。イン
バータ101 によって、図５（ｆ）に示すパルス/Ｃ が生
成される。また、パルスＣはインバータ101 、インバー
タ96及び遅延回路97によって、図５（ｅ）に示すよう
に、パルスＣから時間Ｄ1 だけ遅延したパルスＤとな
る。パルスＤとパルス/Ｃとのナンド演算によって、ナ
ンド回路98からは図５（ｇ）に示すパルスＮが出力され
る。
制御パルス/Ｐ が“Ｌ”になるので、フリップフロップ
93の出力パルスＣは図５（ｄ）に示すものとなる。イン
バータ101 によって、図５（ｆ）に示すパルス/Ｃ が生
成される。また、パルスＣはインバータ101 、インバー
タ96及び遅延回路97によって、図５（ｅ）に示すよう
に、パルスＣから時間Ｄ1 だけ遅延したパルスＤとな
る。パルスＤとパルス/Ｃとのナンド演算によって、ナ
ンド回路98からは図５（ｇ）に示すパルスＮが出力され
る。
【０１２０】ナンド回路102 はパルスＣが“Ｈ”の場合
に後退パルスＲＣＬを伝播し、パルスＣが“Ｌ”の場合
には“Ｈ”を出力するので、ナンド回路102 からは制御
パルス/Ｐ と同期して立ち下がるパルスＲＣＬＤが出力
される（図５（ｈ））。ナンド回路103 はパルスＲＣＬ
ＤとパルスＮとのナンド演算を行い、インバータ104は
ナンド回路103 の出力を反転させて図５（ｉ）に示す制
御パルスＢＰＭを得る。結果として制御パルス/Ｐ が
“Ｌ”になる前に後退パルスが後退パルス用遅延線から
出力され終わっている場合、/Ｐ に同期して立ち下がる
制御パルスＢＰＭを得る。
に後退パルスＲＣＬを伝播し、パルスＣが“Ｌ”の場合
には“Ｈ”を出力するので、ナンド回路102 からは制御
パルス/Ｐ と同期して立ち下がるパルスＲＣＬＤが出力
される（図５（ｈ））。ナンド回路103 はパルスＲＣＬ
ＤとパルスＮとのナンド演算を行い、インバータ104は
ナンド回路103 の出力を反転させて図５（ｉ）に示す制
御パルスＢＰＭを得る。結果として制御パルス/Ｐ が
“Ｌ”になる前に後退パルスが後退パルス用遅延線から
出力され終わっている場合、/Ｐ に同期して立ち下がる
制御パルスＢＰＭを得る。
【０１２１】（ＩＩ）制御パルス/Ｐ が“Ｌ”の期間に
後退パルスＲＣＬが立ち下がる場合 図６はこの場合の例を示している。この場合には、制御
パルス/Ｐ が“Ｌ”になっている間に後退パルスの出力
が終わるので、状態保持部制御回路64は、後退パルスＲ
ＣＬの立ち下がりに同期して立ち下がる制御パルスＢＰ
Ｍを生成する。
後退パルスＲＣＬが立ち下がる場合 図６はこの場合の例を示している。この場合には、制御
パルス/Ｐ が“Ｌ”になっている間に後退パルスの出力
が終わるので、状態保持部制御回路64は、後退パルスＲ
ＣＬの立ち下がりに同期して立ち下がる制御パルスＢＰ
Ｍを生成する。
【０１２２】即ち、図６（ｂ），（ｃ）に示すように、
制御パルス/Ｐ が“Ｌ”の期間に後退パルスＲＣＬが立
ち下がる場合には、フリップフロップ93の出力パルスＣ
は図６（ｄ）に示すものとなる。パルス生成回路99によ
って、パルスＣの立ち下がりに立ち下がり、パルス幅が
Ｄ1 のパルスＮ（図６（ｇ））が生成される。ナンド回
路102 はパルスＣが“Ｈ”のとき後退パルスＲＣＬを伝
播し、パルスＣが“Ｌ”のときに“Ｈ”を出力するの
で、ナンド回路102 からは、図６（ｈ）に示すように、
後退パルスＲＣＬに同期して立ち下がるパルスＲＣＬＤ
が出力される。ナンド回路103 はパルスＲＣＬＤとパル
スＮとのナンド演算を行い、インバータ104 はナンド回
路103 の出力を反転させて、図６（ｉ）に示す制御パル
スＢＰＭを生成する。この場合には、上記（Ｉ）の場合
と異なり、後退パルスＲＣＬの立ち下がりに同期して制
御パルスＢＰＭが立ち下がっている。結果として制御パ
ルス/Ｐ が“Ｌ”の間に後退パルスの出力が終わる場
合、後退パルスの出力が終わると同時に立ち下がる制御
パルスＢＰＭを得る。
制御パルス/Ｐ が“Ｌ”の期間に後退パルスＲＣＬが立
ち下がる場合には、フリップフロップ93の出力パルスＣ
は図６（ｄ）に示すものとなる。パルス生成回路99によ
って、パルスＣの立ち下がりに立ち下がり、パルス幅が
Ｄ1 のパルスＮ（図６（ｇ））が生成される。ナンド回
路102 はパルスＣが“Ｈ”のとき後退パルスＲＣＬを伝
播し、パルスＣが“Ｌ”のときに“Ｈ”を出力するの
で、ナンド回路102 からは、図６（ｈ）に示すように、
後退パルスＲＣＬに同期して立ち下がるパルスＲＣＬＤ
が出力される。ナンド回路103 はパルスＲＣＬＤとパル
スＮとのナンド演算を行い、インバータ104 はナンド回
路103 の出力を反転させて、図６（ｉ）に示す制御パル
スＢＰＭを生成する。この場合には、上記（Ｉ）の場合
と異なり、後退パルスＲＣＬの立ち下がりに同期して制
御パルスＢＰＭが立ち下がっている。結果として制御パ
ルス/Ｐ が“Ｌ”の間に後退パルスの出力が終わる場
合、後退パルスの出力が終わると同時に立ち下がる制御
パルスＢＰＭを得る。
【０１２３】（ＩＩＩ）制御パルス/Ｐ の“Ｌ”期間が
終了した後に後退パルスＲＣＬが立ち下がる場合 図７はこの場合の例を示している。この場合には、後退
パルスが後退パルス用遅延線83から出力されている最中
に制御パルス/Ｐ が“Ｌ”になるので、状態保持部制御
回路64は、後退パルスＲＣＬの立ち下がりに同期して立
ち下がる制御パルスＢＰＭを生成する。
終了した後に後退パルスＲＣＬが立ち下がる場合 図７はこの場合の例を示している。この場合には、後退
パルスが後退パルス用遅延線83から出力されている最中
に制御パルス/Ｐ が“Ｌ”になるので、状態保持部制御
回路64は、後退パルスＲＣＬの立ち下がりに同期して立
ち下がる制御パルスＢＰＭを生成する。
【０１２４】図７（ｂ），（ｃ）に示すように、後退パ
ルスＲＣＬが“Ｈ”のときに制御パルス/Ｐ が立ち下が
るので、図７（ｄ）に示すように、フリップフロップ93
は制御パルス/Ｐ が立ち下がってから後退パルスＲＣＬ
が立ち上がるまでの間“Ｈ”となるパルスＣを出力す
る。パルス生成回路99は、パルスＣの立ち下がりで立ち
下がりパルス幅がＤ1 のパルスＮ（図７（ｇ））を生成
する。ナンド回路102 はパルスＣが“Ｈ”のとき後退パ
ルスＲＣＬを伝播し、パルスＣが“Ｌ”のときに“Ｈ”
を出力するので、ナンド回路102 からは図７（ｈ）に示
すように、“Ｈ”に固定されたパルスＲＣＬＤが出力さ
れる。このパルスＲＣＬＤとパルスＮとナンド演算結果
を反転させた制御パルス（図７（ｉ））がインバータ10
4 から出力される。即ち、制御パルスＢＰＭは後退パル
スＲＣＬの立ち下がりに同期して立ち下がる。結果とし
て、後退パルスが後退パルス用遅延線から出力している
最中に制御パルスが“Ｌ”となった場合、後退パルスの
出力が終わると同時に立ち下がる制御パルスＢＰＭを得
る。
ルスＲＣＬが“Ｈ”のときに制御パルス/Ｐ が立ち下が
るので、図７（ｄ）に示すように、フリップフロップ93
は制御パルス/Ｐ が立ち下がってから後退パルスＲＣＬ
が立ち上がるまでの間“Ｈ”となるパルスＣを出力す
る。パルス生成回路99は、パルスＣの立ち下がりで立ち
下がりパルス幅がＤ1 のパルスＮ（図７（ｇ））を生成
する。ナンド回路102 はパルスＣが“Ｈ”のとき後退パ
ルスＲＣＬを伝播し、パルスＣが“Ｌ”のときに“Ｈ”
を出力するので、ナンド回路102 からは図７（ｈ）に示
すように、“Ｈ”に固定されたパルスＲＣＬＤが出力さ
れる。このパルスＲＣＬＤとパルスＮとナンド演算結果
を反転させた制御パルス（図７（ｉ））がインバータ10
4 から出力される。即ち、制御パルスＢＰＭは後退パル
スＲＣＬの立ち下がりに同期して立ち下がる。結果とし
て、後退パルスが後退パルス用遅延線から出力している
最中に制御パルスが“Ｌ”となった場合、後退パルスの
出力が終わると同時に立ち下がる制御パルスＢＰＭを得
る。
【０１２５】上記（Ｉ）〜（ＩＩＩ）の場合に対応した
図５乃至図７に示したように、制御パルスＢＰＭは、い
ずれの場合においても、後退パルス用遅延線83からの後
退パルスＲＣＬが“Ｌ”となった後に、“Ｌ”となる。
状態保持部82の各状態保持回路は、制御パルスＢＰＭが
“Ｌ”の場合に後退パルスが伝播された段ではリセット
状態を呈するので、後退パルスの伝播中にはリセット状
態に設定されないことになる。
図５乃至図７に示したように、制御パルスＢＰＭは、い
ずれの場合においても、後退パルス用遅延線83からの後
退パルスＲＣＬが“Ｌ”となった後に、“Ｌ”となる。
状態保持部82の各状態保持回路は、制御パルスＢＰＭが
“Ｌ”の場合に後退パルスが伝播された段ではリセット
状態を呈するので、後退パルスの伝播中にはリセット状
態に設定されないことになる。
【０１２６】例えば、図３１のように、後退パルス用遅
延線83から後退パルスＲ0 が出力されている途中で、レ
シーバ２からのクロックＣＬＫが後退パルス用遅延線83
に入力される場合には、後退パルスＲ0 が出力された
後、状態保持部82をリセット状態Ｒにする制御パルスＢ
ＰＭが生成される。このため、後退パルス用遅延線83に
２つの後退パルスが存在する場合であっても、状態保持
部82がリセット状態Ｒにされることはなく、前進パルス
及び後退パルスのパルス幅がτ／２よりも大きい場合で
も、新たに発生した後退パルスは確実に初段まで伝播さ
れる。
延線83から後退パルスＲ0 が出力されている途中で、レ
シーバ２からのクロックＣＬＫが後退パルス用遅延線83
に入力される場合には、後退パルスＲ0 が出力された
後、状態保持部82をリセット状態Ｒにする制御パルスＢ
ＰＭが生成される。このため、後退パルス用遅延線83に
２つの後退パルスが存在する場合であっても、状態保持
部82がリセット状態Ｒにされることはなく、前進パルス
及び後退パルスのパルス幅がτ／２よりも大きい場合で
も、新たに発生した後退パルスは確実に初段まで伝播さ
れる。
【０１２７】このように、本実施の形態においては、後
退パルスが後退パルス用遅延線83から出力された後に発
生する制御パルスＢＰＭによって状態保持部82を制御し
ているので、後退パルス用遅延線83に２つの後退パルス
が存在し、前進パルス及び後退パルスのパルス幅がτ／
２よりも大きい場合でも、後退パルスを確実に初段まで
伝播して、外部クロックＣＫに同期した内部クロックＣ
Ｋ′を生成することができる。
退パルスが後退パルス用遅延線83から出力された後に発
生する制御パルスＢＰＭによって状態保持部82を制御し
ているので、後退パルス用遅延線83に２つの後退パルス
が存在し、前進パルス及び後退パルスのパルス幅がτ／
２よりも大きい場合でも、後退パルスを確実に初段まで
伝播して、外部クロックＣＫに同期した内部クロックＣ
Ｋ′を生成することができる。
【０１２８】図２８（ｃ）で制御パルス/Ｐ が“Ｌ”
（Ｐが“Ｈ”）で後退パルスが伝播した段に対応する段
の状態保持部がリセット状態になる機能は上述の通りジ
ッタ対策であった。これに対しＢＰＭで状態保持部を制
御することでジッタ対策がうまくいかなくなると考えら
れる。図９に示す後退パルスＲ1 が出力されきったとき
後退パルスＲ2 は３段目まで伝播しており、このとき状
態保持部をリセットされるので、３段目以降がリセット
状態Ｒになる。このためジッタにより前進パルスＦ2 の
周期が短くなるように変化しても、外部クロックと内部
クロックを同期することが可能になる。
（Ｐが“Ｈ”）で後退パルスが伝播した段に対応する段
の状態保持部がリセット状態になる機能は上述の通りジ
ッタ対策であった。これに対しＢＰＭで状態保持部を制
御することでジッタ対策がうまくいかなくなると考えら
れる。図９に示す後退パルスＲ1 が出力されきったとき
後退パルスＲ2 は３段目まで伝播しており、このとき状
態保持部をリセットされるので、３段目以降がリセット
状態Ｒになる。このためジッタにより前進パルスＦ2 の
周期が短くなるように変化しても、外部クロックと内部
クロックを同期することが可能になる。
【０１２９】図８は本発明の他の実施の形態を示す回路
図である。図８において図３と同一の構成要素には同一
符号を付して説明を省略する。
図である。図８において図３と同一の構成要素には同一
符号を付して説明を省略する。
【０１３０】本実施の形態は、前進パルス調整回路61を
付加した点が図３の実施の形態と異なる。なお、単位遅
延ユニット80は従来例における単位遅延ユニット４と同
一構成のものを採用してもよい。前進パルス調整回路61
は、状態保持部制御回路64と共に作用して外部クロック
のデューティーが大きい場合でも、外部クロックと内部
クロックとの同期を確立するためのものである。なお、
状態保持部初期化回路71は、前進パルス調整回路61及び
状態保持部制御回路64の動作に影響を与えないので、上
述したように、遅延線が比較的短い場合等には不要であ
る。
付加した点が図３の実施の形態と異なる。なお、単位遅
延ユニット80は従来例における単位遅延ユニット４と同
一構成のものを採用してもよい。前進パルス調整回路61
は、状態保持部制御回路64と共に作用して外部クロック
のデューティーが大きい場合でも、外部クロックと内部
クロックとの同期を確立するためのものである。なお、
状態保持部初期化回路71は、前進パルス調整回路61及び
状態保持部制御回路64の動作に影響を与えないので、上
述したように、遅延線が比較的短い場合等には不要であ
る。
【０１３１】図３の実施の形態においては、状態保持部
制御回路64を採用することによって、例えば、図２９の
例のように、伝播中の後退パルスによって状態保持部82
がリセットされて、（Ｍ−１）段から入力した後退パル
スがＮ段目で伝播が停止してしまうことを防止してい
る。
制御回路64を採用することによって、例えば、図２９の
例のように、伝播中の後退パルスによって状態保持部82
がリセットされて、（Ｍ−１）段から入力した後退パル
スがＮ段目で伝播が停止してしまうことを防止してい
る。
【０１３２】しかしながら、状態保持部制御回路64の作
用によって、後退パルスの伝播が停止されてしまう場合
が新たに生じる。図９はこの場合を説明するための説明
図である。なお、図９は図面を簡略化するために前進パ
ルス及び後退パルスの正確な位置は示していない。
用によって、後退パルスの伝播が停止されてしまう場合
が新たに生じる。図９はこの場合を説明するための説明
図である。なお、図９は図面を簡略化するために前進パ
ルス及び後退パルスの正確な位置は示していない。
【０１３３】ＳＴＢＤにおいては、前進パルスが初段か
ら時間（τ−Ａ）に相当する段まで前進パルス用遅延線
81を伝播しながら状態保持回路をセット状態にすること
によって、発生した後退パルスを初段まで伝播するよう
になっている。しかし、状態保持部制御回路64は後退パ
ルス用遅延線83から後退パルスが出力された後に制御パ
ルスＢＰＭを発生させて、伝播される後退パルスによっ
て状態保持回路をリセット状態に設定する。前進パルス
が所定の段に伝播したか否かに拘わらず、前進パルスが
通過した後に後退パルスが伝播する単位遅延ユニットが
あるときに制御パルスＢＰＭが発生することがある。
ら時間（τ−Ａ）に相当する段まで前進パルス用遅延線
81を伝播しながら状態保持回路をセット状態にすること
によって、発生した後退パルスを初段まで伝播するよう
になっている。しかし、状態保持部制御回路64は後退パ
ルス用遅延線83から後退パルスが出力された後に制御パ
ルスＢＰＭを発生させて、伝播される後退パルスによっ
て状態保持回路をリセット状態に設定する。前進パルス
が所定の段に伝播したか否かに拘わらず、前進パルスが
通過した後に後退パルスが伝播する単位遅延ユニットが
あるときに制御パルスＢＰＭが発生することがある。
【０１３４】例えば、図９のＸ段目に示すように、Ｘ段
をセット状態にするための前進パルスがＸ段を通過した
後に、後退パルスによるＸ段のリセットが行われてしま
うことがある。そうすると、リセット状態となった段に
おいては、後退パルス用単位遅延回路83-Xからクロック
が入力されて、後退パルスとして伝播されてしまい、同
期がとれなくなる。
をセット状態にするための前進パルスがＸ段を通過した
後に、後退パルスによるＸ段のリセットが行われてしま
うことがある。そうすると、リセット状態となった段に
おいては、後退パルス用単位遅延回路83-Xからクロック
が入力されて、後退パルスとして伝播されてしまい、同
期がとれなくなる。
【０１３５】本実施の形態はこの場合における問題を解
決することを可能にするものである。
決することを可能にするものである。
【０１３６】本実施の形態においては、ディレイモニタ
３からの前進パルスＦＣＬは前進パルス調整回路61を介
して前進パルス用単位遅延回路81-1に供給されるように
なっている。前進パルス調整回路61は前進パルスＦＣＬ
のパルス幅を変更して補正後の前進パルスＦＣＬ′を前
進パルス用遅延線81に供給する。
３からの前進パルスＦＣＬは前進パルス調整回路61を介
して前進パルス用単位遅延回路81-1に供給されるように
なっている。前進パルス調整回路61は前進パルスＦＣＬ
のパルス幅を変更して補正後の前進パルスＦＣＬ′を前
進パルス用遅延線81に供給する。
【０１３７】前進パルス調整回路61は、後退パルスＲＣ
Ｌの出力中又は後退パルスＲＣＬの出力終了後において
“Ｌ”の制御パルスＢＰＭが発生する場合には、この制
御パルスＢＰＭの発生中に前進パルスが前進パルス用遅
延線81に入力されるときには、制御パルスＢＰＭが
“Ｈ”となるまで前進パルス用遅延線81の入力信号（前
進パルスＦＣＬ′）を“Ｈ”に保つようになっている。
なお、前進パルス調整回路61は、後退パルスの出力が終
わった後に前進パルスＦＣＬが“Ｈ”となってディレイ
モニタ３から出力される場合には、ディレイモニタ３の
出力をそのまま前進パルスＦＣＬ′として前進パルス用
遅延線81に供給するようになっている。
Ｌの出力中又は後退パルスＲＣＬの出力終了後において
“Ｌ”の制御パルスＢＰＭが発生する場合には、この制
御パルスＢＰＭの発生中に前進パルスが前進パルス用遅
延線81に入力されるときには、制御パルスＢＰＭが
“Ｈ”となるまで前進パルス用遅延線81の入力信号（前
進パルスＦＣＬ′）を“Ｈ”に保つようになっている。
なお、前進パルス調整回路61は、後退パルスの出力が終
わった後に前進パルスＦＣＬが“Ｈ”となってディレイ
モニタ３から出力される場合には、ディレイモニタ３の
出力をそのまま前進パルスＦＣＬ′として前進パルス用
遅延線81に供給するようになっている。
【０１３８】これにより、後退パルスの出力中には前進
パルス用遅延線81への入力信号を“Ｈ”に保つことが可
能となり、図９のＸ段目のように前進パルスが通過した
後に後退パルスが伝播し、リセット状態になる単位遅延
ユニットを無くすことができる。
パルス用遅延線81への入力信号を“Ｈ”に保つことが可
能となり、図９のＸ段目のように前進パルスが通過した
後に後退パルスが伝播し、リセット状態になる単位遅延
ユニットを無くすことができる。
【０１３９】図１０は図８中の前進パルス調整回路61の
具体的な構成を示す回路図である。
具体的な構成を示す回路図である。
【０１４０】前進パルス調整回路61は、パルス幅調整部
制御回路63とパルス幅調整部62とによって構成されてい
る。パルス幅調整部制御回路63は、状態保持部制御回路
64からのパルスＣとディレイモニタ３からの前進パルス
ＦＣＬとの関係を調べ、前進パルスＦＣＬをそのまま前
進パルスＦＣＬ′として前進パルス用遅延線81に供給す
るか又は前進パルスＦＣＬのパルス幅を増加させた補正
後の前進パルスＦＣＬ′を供給するかを判断する。
制御回路63とパルス幅調整部62とによって構成されてい
る。パルス幅調整部制御回路63は、状態保持部制御回路
64からのパルスＣとディレイモニタ３からの前進パルス
ＦＣＬとの関係を調べ、前進パルスＦＣＬをそのまま前
進パルスＦＣＬ′として前進パルス用遅延線81に供給す
るか又は前進パルスＦＣＬのパルス幅を増加させた補正
後の前進パルスＦＣＬ′を供給するかを判断する。
【０１４１】図１０において、パルス幅調整部制御回路
63の入力端子111 にはディレイモニタ３からの前進パル
スＦＣＬが入力され、入力端子117 には後退パルス用遅
延線83からの後退パルスＲＣＬが入力される。また、入
力端子112 ，122 には夫々状態保持部制御回路64からパ
ルスＣ及びパルスＰＭが入力される。
63の入力端子111 にはディレイモニタ３からの前進パル
スＦＣＬが入力され、入力端子117 には後退パルス用遅
延線83からの後退パルスＲＣＬが入力される。また、入
力端子112 ，122 には夫々状態保持部制御回路64からパ
ルスＣ及びパルスＰＭが入力される。
【０１４２】パルス幅調整部制御回路63は、パルス生成
回路113 ，123 、フリップフロップ118 ，126 及びイン
バータ121 によって構成されている。パルス生成回路11
3 は、端子111 から入力された前進パルスＦＣＬを反転
させるインバータ114 、インバータ114 の出力を時間Ｄ
2 だけ遅延させる遅延回路115 並びにパルスＣ、前進パ
ルスＦＣＬ及び遅延回路115 の出力のナンド演算を行う
ナンド回路116 によって構成されている。パルス生成回
路113 は、パルスＣと前進パルスＦＣＬとが同時に
“Ｈ”となる場合において、前進パルスＦＣＬの立ち上
がりで立ち下りパルス幅がＤ2 のパルスＮ1 を出力す
る。
回路113 ，123 、フリップフロップ118 ，126 及びイン
バータ121 によって構成されている。パルス生成回路11
3 は、端子111 から入力された前進パルスＦＣＬを反転
させるインバータ114 、インバータ114 の出力を時間Ｄ
2 だけ遅延させる遅延回路115 並びにパルスＣ、前進パ
ルスＦＣＬ及び遅延回路115 の出力のナンド演算を行う
ナンド回路116 によって構成されている。パルス生成回
路113 は、パルスＣと前進パルスＦＣＬとが同時に
“Ｈ”となる場合において、前進パルスＦＣＬの立ち上
がりで立ち下りパルス幅がＤ2 のパルスＮ1 を出力す
る。
【０１４３】フリップフロップ118 は、パルスＮ1 が入
力されるナンド回路119 及び端子117 から後退パルスＲ
ＣＬが入力されるナンド回路120 によって構成されてい
る。フリップフロップ118 は、パルスＮ1 が“Ｌ”で後
退パルスＲＣＬが“Ｈ”の場合に“Ｈ”となり、パルス
Ｎ1 が“Ｈ”で後退パルスＲＣＬが“Ｌ”の場合に
“Ｌ”となり、パルスＮ1 及び後退パルスＲＣＬがいず
れも“Ｈ”の場合には変化しない出力パルスＮ2 を出力
する。パルスＮ2 はインバータ121 及びパルス生成回路
123 に供給される。インバータ121 は、パルスＮ2 の反
転信号であるパルスＮ4 をフリップフロップ126 に出力
する。
力されるナンド回路119 及び端子117 から後退パルスＲ
ＣＬが入力されるナンド回路120 によって構成されてい
る。フリップフロップ118 は、パルスＮ1 が“Ｌ”で後
退パルスＲＣＬが“Ｈ”の場合に“Ｈ”となり、パルス
Ｎ1 が“Ｈ”で後退パルスＲＣＬが“Ｌ”の場合に
“Ｌ”となり、パルスＮ1 及び後退パルスＲＣＬがいず
れも“Ｈ”の場合には変化しない出力パルスＮ2 を出力
する。パルスＮ2 はインバータ121 及びパルス生成回路
123 に供給される。インバータ121 は、パルスＮ2 の反
転信号であるパルスＮ4 をフリップフロップ126 に出力
する。
【０１４４】パルス生成回路123 は、遅延時間がＤ3 の
遅延回路124 及びオア回路125 によって構成されてい
る。パルス生成回路123 は、遅延回路124 によってパル
スＮ2を時間Ｄ3 だけ遅延させ、オア回路125 によって
この遅延信号と端子122 を介して入力される状態保持部
制御回路64からのパルスＰＭとのオア演算を行って、パ
ルスＮ3 を出力する。パルスＮ3 は、パルスＮ2 の立ち
上がりから時間Ｄ3 だけ遅延して立ち上がりパルスＰＭ
の立ち下がりで立ち下がるパルスである。
遅延回路124 及びオア回路125 によって構成されてい
る。パルス生成回路123 は、遅延回路124 によってパル
スＮ2を時間Ｄ3 だけ遅延させ、オア回路125 によって
この遅延信号と端子122 を介して入力される状態保持部
制御回路64からのパルスＰＭとのオア演算を行って、パ
ルスＮ3 を出力する。パルスＮ3 は、パルスＮ2 の立ち
上がりから時間Ｄ3 だけ遅延して立ち上がりパルスＰＭ
の立ち下がりで立ち下がるパルスである。
【０１４５】フリップフロップ126 はナンド回路127 ，
128 によって構成されている。ナンド回路127 にはパル
スＲ4 が供給され、ナンド回路128 にはパルスＮ3 が供
給される。フリップフロップ126 は、パルスＮ4 が
“Ｌ”でパルスＮ3 が“Ｈ”の場合に“Ｈ”となり、パ
ルスＮ4 が“Ｈ”でパルスＮ3 が“Ｌ”の場合に“Ｌ”
となり、パルスＮ4 ，Ｎ3 がいずれも“Ｈ”の場合には
変化しないパルスを制御パルスＣＴＬとしてパルス幅調
整部62に出力するようになっている。
128 によって構成されている。ナンド回路127 にはパル
スＲ4 が供給され、ナンド回路128 にはパルスＮ3 が供
給される。フリップフロップ126 は、パルスＮ4 が
“Ｌ”でパルスＮ3 が“Ｈ”の場合に“Ｈ”となり、パ
ルスＮ4 が“Ｈ”でパルスＮ3 が“Ｌ”の場合に“Ｌ”
となり、パルスＮ4 ，Ｎ3 がいずれも“Ｈ”の場合には
変化しないパルスを制御パルスＣＴＬとしてパルス幅調
整部62に出力するようになっている。
【０１４６】図１１は図８中のパルス幅調整部62の具体
的な構成を示す回路図である。
的な構成を示す回路図である。
【０１４７】パルス幅調整部62は例えばオア回路133 に
よって構成することができる。オア回路133 は、端子12
9 を介して入力されるディレイモニタ３からの前進パル
スＦＣＬとパルス幅調整部制御回路63からの制御パルス
ＣＴＬとのオア演算を行って、演算結果を前進パルスＦ
ＣＬ′として前進パルス用遅延線81に供給するようにな
っている。オア演算を行えれば他の回路でも構わない。
パルス幅調整部はディレイモニタ３と前進パルス用遅延
線の間に付加されるため、パルス幅調整部の遅延時間と
等しい遅延時間を持つ回路をレシーバ又は出力バッファ
に付加するなどしてＡ＋（パルス幅調整部の遅延時間）
＝Ｄ1 ＋Ｄ2 を満たすようにする。
よって構成することができる。オア回路133 は、端子12
9 を介して入力されるディレイモニタ３からの前進パル
スＦＣＬとパルス幅調整部制御回路63からの制御パルス
ＣＴＬとのオア演算を行って、演算結果を前進パルスＦ
ＣＬ′として前進パルス用遅延線81に供給するようにな
っている。オア演算を行えれば他の回路でも構わない。
パルス幅調整部はディレイモニタ３と前進パルス用遅延
線の間に付加されるため、パルス幅調整部の遅延時間と
等しい遅延時間を持つ回路をレシーバ又は出力バッファ
に付加するなどしてＡ＋（パルス幅調整部の遅延時間）
＝Ｄ1 ＋Ｄ2 を満たすようにする。
【０１４８】次に、このように構成された実施の形態の
動作について図１２のフローチャート及び図１３乃至図
１９の波形図を参照して説明する。図１３乃至図１５は
前進パルス調整回路61の動作を説明するためのものであ
り、図１３乃至図１５の（ａ）はパルスＣを示し、
（ｂ）はディレイモニタ３からの前進パルスＦＣＬを示
し、（ｃ）はパルスＮ1 を示し、（ｄ）は後退パルス用
遅延線83からの後退パルスＲＣＬを示し、（ｅ）はパル
スＮ2 を示し、（ｆ）はパルスＮ4 を示し、（ｇ）はパ
ルスＰＭを示し、（ｈ）はパルスＮ3 を示し、（ｉ）は
制御パルスＣＴＬを示し、（ｊ）は補正後の前進パルス
ＦＣＬ′を示している。
動作について図１２のフローチャート及び図１３乃至図
１９の波形図を参照して説明する。図１３乃至図１５は
前進パルス調整回路61の動作を説明するためのものであ
り、図１３乃至図１５の（ａ）はパルスＣを示し、
（ｂ）はディレイモニタ３からの前進パルスＦＣＬを示
し、（ｃ）はパルスＮ1 を示し、（ｄ）は後退パルス用
遅延線83からの後退パルスＲＣＬを示し、（ｅ）はパル
スＮ2 を示し、（ｆ）はパルスＮ4 を示し、（ｇ）はパ
ルスＰＭを示し、（ｈ）はパルスＮ3 を示し、（ｉ）は
制御パルスＣＴＬを示し、（ｊ）は補正後の前進パルス
ＦＣＬ′を示している。
【０１４９】本実施の形態は、前進パルス用遅延線81に
供給する前進パルスのパルス幅を調整する点のみが図３
の実施の形態と異なる。図１２は本実施の形態における
動作フローを示している。図１２のステップＳ1 乃至Ｓ
3 の処理は状態保持部制御回路64による処理であり、ス
テップＳ4 乃至Ｓ6 が前進パルス調整回路61による処理
である。
供給する前進パルスのパルス幅を調整する点のみが図３
の実施の形態と異なる。図１２は本実施の形態における
動作フローを示している。図１２のステップＳ1 乃至Ｓ
3 の処理は状態保持部制御回路64による処理であり、ス
テップＳ4 乃至Ｓ6 が前進パルス調整回路61による処理
である。
【０１５０】状態保持部制御回路64による処理は図３と
同様である。即ち、状態保持部制御回路64は、ステップ
Ｓ1 において、制御パルス/Ｐ が立ち上がったときに後
退パルスＲＣＬが“Ｈ”であるか否かを判定する。後退
パルスＲＣＬが“Ｈ”である場合には、処理をステップ
Ｓ2 に移行して、後退パルスＲＣＬが“Ｌ”になった後
に制御パルスＢＰＭを発生させる。後退パルスＲＣＬが
“Ｌ”である場合には、処理をステップＳ3 に移行し
て、制御パルス/Ｐ に同期した制御パルスＢＰＭを発生
させる。
同様である。即ち、状態保持部制御回路64は、ステップ
Ｓ1 において、制御パルス/Ｐ が立ち上がったときに後
退パルスＲＣＬが“Ｈ”であるか否かを判定する。後退
パルスＲＣＬが“Ｈ”である場合には、処理をステップ
Ｓ2 に移行して、後退パルスＲＣＬが“Ｌ”になった後
に制御パルスＢＰＭを発生させる。後退パルスＲＣＬが
“Ｌ”である場合には、処理をステップＳ3 に移行し
て、制御パルス/Ｐ に同期した制御パルスＢＰＭを発生
させる。
【０１５１】次に、図１３乃至図１５を参照して前進パ
ルス調整回路61の動作について説明する。
ルス調整回路61の動作について説明する。
【０１５２】前進パルス調整回路61は、状態保持部制御
回路64の制御によって新たに発生する問題を除去するも
のであるので、状態保持部制御回路64からの制御パルス
ＢＰＭが制御パルス/Ｐ と同期したものである場合に
は、図１１のステップＳ6 に示すように、前進パルスＦ
ＣＬのパルス幅を延ばすことなく、そのまま前進パルス
ＦＣＬ′として前進パルス用遅延線81に供給する。
回路64の制御によって新たに発生する問題を除去するも
のであるので、状態保持部制御回路64からの制御パルス
ＢＰＭが制御パルス/Ｐ と同期したものである場合に
は、図１１のステップＳ6 に示すように、前進パルスＦ
ＣＬのパルス幅を延ばすことなく、そのまま前進パルス
ＦＣＬ′として前進パルス用遅延線81に供給する。
【０１５３】状態保持部制御回路64が制御パルス/Ｐ と
同期しない制御パルスＢＰＭを発生する場合であって
も、前進パルスＦＣＬ′のパルス幅を延ばす必要がない
ことがある。前進パルス調整回路61のパルス幅調整部制
御回路63は、状態保持部制御回路64からの出力パルスＣ
と前進パルスＦＣＬ′との関係を調べることによって、
前進パルスＦＣＬ′のパルス幅の変更の要不要を判断す
る。なお、以下、前進パルスの立ち上がり及び立ち下が
りタイミングについては前進パルスがディレイモニタ３
から出力される時点又は前進パルス用遅延線81に入力さ
れる時点のものをいうものとする。
同期しない制御パルスＢＰＭを発生する場合であって
も、前進パルスＦＣＬ′のパルス幅を延ばす必要がない
ことがある。前進パルス調整回路61のパルス幅調整部制
御回路63は、状態保持部制御回路64からの出力パルスＣ
と前進パルスＦＣＬ′との関係を調べることによって、
前進パルスＦＣＬ′のパルス幅の変更の要不要を判断す
る。なお、以下、前進パルスの立ち上がり及び立ち下が
りタイミングについては前進パルスがディレイモニタ３
から出力される時点又は前進パルス用遅延線81に入力さ
れる時点のものをいうものとする。
【０１５４】状態保持部制御回路64の出力パルスＣが生
成されるタイミングと前進パルスＦＣＬ′が立ち上るタ
イミングとは図１３及び図１４に示す２通りが考えられ
る。パルス幅調整部制御回路63は図１１のステップＳ4
において前進パルスＦＣＬが立ち上がったときに後退パ
ルスＲＣＬが“Ｈ”であるか否か判定する。
成されるタイミングと前進パルスＦＣＬ′が立ち上るタ
イミングとは図１３及び図１４に示す２通りが考えられ
る。パルス幅調整部制御回路63は図１１のステップＳ4
において前進パルスＦＣＬが立ち上がったときに後退パ
ルスＲＣＬが“Ｈ”であるか否か判定する。
【０１５５】（ＩＶ）パルスＣが立ち下がった後に前進
パルスＦＣＬ′が立ち上がる場合 図１３はこの場合の例を示している。この場合には、前
進パルス用遅延線の入力ＦＣＬ′が立ち上がる前に後退
パルスが後退パルス用遅延線から出力され終わっている
ので、パルス幅調整部制御回路63からの制御パルスＣＴ
Ｌは、図１３（ｉ）に示すように、“Ｌ”に固定され
る。初期状態ではＣＴＬ＝“Ｌ”なので、ディレイモニ
タ３の出力ＦＣＬと“Ｌ”のオアがＦＣＬ′として遅延
線に入力する（ＦＣＬとＦＣＬ′の立ち上がりは同期す
る）。
パルスＦＣＬ′が立ち上がる場合 図１３はこの場合の例を示している。この場合には、前
進パルス用遅延線の入力ＦＣＬ′が立ち上がる前に後退
パルスが後退パルス用遅延線から出力され終わっている
ので、パルス幅調整部制御回路63からの制御パルスＣＴ
Ｌは、図１３（ｉ）に示すように、“Ｌ”に固定され
る。初期状態ではＣＴＬ＝“Ｌ”なので、ディレイモニ
タ３の出力ＦＣＬと“Ｌ”のオアがＦＣＬ′として遅延
線に入力する（ＦＣＬとＦＣＬ′の立ち上がりは同期す
る）。
【０１５６】即ち、図１３（ａ），（ｂ）に示すよう
に、パルスＣが立ち下がった後に前進パルスＦＣＬが立
ち上がる（即ち、ＦＣＬ′が立ち上がる）場合には、パ
ルス生成回路113 の出力パルスＮ1 は“Ｈ”に固定され
る。この状態で後退パルスＲＣＬが“Ｈ”から“Ｌ”に
変化するか又は“Ｌ”から“Ｈ”に変化すると、フリッ
プフロップ118 の出力パルスＮ2 は“Ｌ”に固定され
る。このため、フリップフロップ126 の入力パルスＮ4
は“Ｈ”に固定される。パルス生成回路123 は、パルス
Ｎ2 を遅延回路124 によって時間Ｄ3 だけ遅延させて、
状態保持部制御回路64の出力パルスＰＭとオア演算を行
ってパルスＮ3 （図１３（ｈ））を生成する。このパル
スＮ3 が立ち下がるとフリップフロップ126 の出力制御
パルスＣＴＬは“Ｌ”に固定される。
に、パルスＣが立ち下がった後に前進パルスＦＣＬが立
ち上がる（即ち、ＦＣＬ′が立ち上がる）場合には、パ
ルス生成回路113 の出力パルスＮ1 は“Ｈ”に固定され
る。この状態で後退パルスＲＣＬが“Ｈ”から“Ｌ”に
変化するか又は“Ｌ”から“Ｈ”に変化すると、フリッ
プフロップ118 の出力パルスＮ2 は“Ｌ”に固定され
る。このため、フリップフロップ126 の入力パルスＮ4
は“Ｈ”に固定される。パルス生成回路123 は、パルス
Ｎ2 を遅延回路124 によって時間Ｄ3 だけ遅延させて、
状態保持部制御回路64の出力パルスＰＭとオア演算を行
ってパルスＮ3 （図１３（ｈ））を生成する。このパル
スＮ3 が立ち下がるとフリップフロップ126 の出力制御
パルスＣＴＬは“Ｌ”に固定される。
【０１５７】この出力制御パルスＣＴＬはパルス幅調整
部62に供給される。パルス幅調整部62はオア回路なの
で、この場合には、制御パルスＣＴＬは“Ｌ”に固定さ
れており、パルス幅調整部62は、図１１のステップＳ6
において前進パルスＦＣＬをそのまま前進パルスＦＣ
Ｌ′として前進パルス用遅延線81に供給する。結果とし
て、後退パルスが後退パルス用遅延線から出力され終わ
った後に、前進パルスが入力する場合、前進パルスのパ
ルス幅はそのままに保たれる。
部62に供給される。パルス幅調整部62はオア回路なの
で、この場合には、制御パルスＣＴＬは“Ｌ”に固定さ
れており、パルス幅調整部62は、図１１のステップＳ6
において前進パルスＦＣＬをそのまま前進パルスＦＣ
Ｌ′として前進パルス用遅延線81に供給する。結果とし
て、後退パルスが後退パルス用遅延線から出力され終わ
った後に、前進パルスが入力する場合、前進パルスのパ
ルス幅はそのままに保たれる。
【０１５８】（Ｖ）パルスＣが“Ｈ”の間に前進パルス
ＦＣＬが立ち上がる場合 図１４はこの場合の例を示している。この場合には、前
進パルス用遅延線の入力ＦＣＬ′が立ち上がるとき、後
退パルスが後退パルス用遅延線から出力されている最中
なので、パルス幅調整部制御回路63からの制御パルスＣ
ＴＬは、図１４（ｉ）に示すように、制御パルスＦＣＬ
の立ち上がりに同期して立ち上がり、状態保持部制御回
路64の出力信号ＰＭ（ＰＭはＢＰＭの反転信号）に同期
して立ち下がるパルスとなる。初期状態ではＣＴＬ＝
“Ｌ”なので、ディレイモニタ３の出力ＦＣＬと“Ｌ”
のオアがＦＣＬ′として遅延線に入力する（ＦＣＬとＦ
ＣＬ′の立ち上がりは同期する）。
ＦＣＬが立ち上がる場合 図１４はこの場合の例を示している。この場合には、前
進パルス用遅延線の入力ＦＣＬ′が立ち上がるとき、後
退パルスが後退パルス用遅延線から出力されている最中
なので、パルス幅調整部制御回路63からの制御パルスＣ
ＴＬは、図１４（ｉ）に示すように、制御パルスＦＣＬ
の立ち上がりに同期して立ち上がり、状態保持部制御回
路64の出力信号ＰＭ（ＰＭはＢＰＭの反転信号）に同期
して立ち下がるパルスとなる。初期状態ではＣＴＬ＝
“Ｌ”なので、ディレイモニタ３の出力ＦＣＬと“Ｌ”
のオアがＦＣＬ′として遅延線に入力する（ＦＣＬとＦ
ＣＬ′の立ち上がりは同期する）。
【０１５９】即ち、図１４（ａ），（ｂ）に示すよう
に、パルスＣが“Ｈ”のときに前進パルスＦＣＬが立ち
上がると、即ち、ＦＣＬ′が立ち上がると、パルス生成
回路113 は図１４（ｃ）に示すように、パルスＣが
“Ｌ”のとき“Ｈ”となり、パルスＣが“Ｈ”のとき前
進パルスＦＣＬの立ち上がりに同期して立ち下がり、パ
ルス幅がＤ2 のパルスＮ1 を生成する。フリップフロッ
プ118 の出力パルスＮ2 はパルスＮ1 の立ち上がりに同
期して立ち上がり、後退パルスＲＣＬの立ち下がりに同
期して立ち下がる。パルス生成回路123 は後退パルスＲ
ＣＬの立ち下がりに同期して立ち上がるパルスＰＭと、
パルスＮ2 を時間Ｄ3 だけ遅延させた信号とのオア演算
によってパルスＮ3 を生成する。フリップフロップ126
はパルスＮ2 の反転信号であるパルスＮ4 の立ち下がり
に同期して立ち上がり、パルスＮ3 の立ち下がりに同期
して立ち下がる制御パルスＣＴＬを生成する。
に、パルスＣが“Ｈ”のときに前進パルスＦＣＬが立ち
上がると、即ち、ＦＣＬ′が立ち上がると、パルス生成
回路113 は図１４（ｃ）に示すように、パルスＣが
“Ｌ”のとき“Ｈ”となり、パルスＣが“Ｈ”のとき前
進パルスＦＣＬの立ち上がりに同期して立ち下がり、パ
ルス幅がＤ2 のパルスＮ1 を生成する。フリップフロッ
プ118 の出力パルスＮ2 はパルスＮ1 の立ち上がりに同
期して立ち上がり、後退パルスＲＣＬの立ち下がりに同
期して立ち下がる。パルス生成回路123 は後退パルスＲ
ＣＬの立ち下がりに同期して立ち上がるパルスＰＭと、
パルスＮ2 を時間Ｄ3 だけ遅延させた信号とのオア演算
によってパルスＮ3 を生成する。フリップフロップ126
はパルスＮ2 の反転信号であるパルスＮ4 の立ち下がり
に同期して立ち上がり、パルスＮ3 の立ち下がりに同期
して立ち下がる制御パルスＣＴＬを生成する。
【０１６０】この場合には、パルス幅調整部62は図１１
のステップＳ5 において、制御パルスＣＴＬに基づいて
前進パルスＦＣＬのパルス幅を延ばした前進パルスＦＣ
Ｌ′を前進パルス用遅延線81に供給するようになってい
る（図１４（ｊ））。
のステップＳ5 において、制御パルスＣＴＬに基づいて
前進パルスＦＣＬのパルス幅を延ばした前進パルスＦＣ
Ｌ′を前進パルス用遅延線81に供給するようになってい
る（図１４（ｊ））。
【０１６１】なお、パルス生成回路123 における遅延時
間Ｄ3 は制御パルスＣＴＬにヒゲが生じることを防止す
るためのものである。図１５はこの場合の例を示してい
る。
間Ｄ3 は制御パルスＣＴＬにヒゲが生じることを防止す
るためのものである。図１５はこの場合の例を示してい
る。
【０１６２】例えば、パルスＮ2 が図１５（ｅ）に示す
ものであって、パルスＰＭが図１５（ｇ）に示すもので
ある場合には、制御パルスＣＴＬは図１５（ｉ）に示す
ように、ヒゲを生じる。これを防止するために遅延時間
Ｄ3 を付加するようになっている。
ものであって、パルスＰＭが図１５（ｇ）に示すもので
ある場合には、制御パルスＣＴＬは図１５（ｉ）に示す
ように、ヒゲを生じる。これを防止するために遅延時間
Ｄ3 を付加するようになっている。
【０１６３】なお、図１２のフローチャートに示したよ
うに、ステップＳ4 において前進パルスＦＣＬ′と後退
パルスＲＣＬとの関係を判定するよりも先に、ステップ
Ｓ1において後退パルスＲＣＬと制御パルス/Ｐ との関
係を判定するので、ＲＣＬと/Ｐ の関係を示すパルスＣ
が生成されるタイミングは前進パルスＦＣＬ′が立ち上
がるタイミングに必ず先行する。従って、パルスＣが前
進パルスＦＣＬ′の立ち上がりよりも後に立ち上ること
はなく、この場合については考慮する必要がない。
うに、ステップＳ4 において前進パルスＦＣＬ′と後退
パルスＲＣＬとの関係を判定するよりも先に、ステップ
Ｓ1において後退パルスＲＣＬと制御パルス/Ｐ との関
係を判定するので、ＲＣＬと/Ｐ の関係を示すパルスＣ
が生成されるタイミングは前進パルスＦＣＬ′が立ち上
がるタイミングに必ず先行する。従って、パルスＣが前
進パルスＦＣＬ′の立ち上がりよりも後に立ち上ること
はなく、この場合については考慮する必要がない。
【０１６４】このように、前進パルス調整回路61は、後
退パルスＲＣＬが“Ｈ”のときに制御パルス/Ｐ が立ち
下がる場合で、前進パルスＦＣＬが“Ｈ”になるときに
後退パルスＲＣＬが“Ｈ”になるとき、即ち、後退パル
ス用遅延線83から後退パルスが出力されている最中で制
御パルス/Ｐ が“Ｌ”になり、前進パルスが前進パルス
用遅延線に入力するときには、制御パルスＢＰＭが
“Ｈ”になるまで前進パルスＦＣＬ′を“Ｈ”に維持す
る。こうして、前進パルスＦＣＬ′では状態保持部初期
化回路71からの制御パルスＢＰＭの作用でセット状態に
されずに残る単位遅延ユニット80を前進パルスＦＣＬ′
によってセット状態にすることができる。結果として、
図９に示す前進パルスＦ2 のパルス幅が増加し（但し、
Ｆ2 の立ち上がりのタイミングは同じ）、ｘ段目も前進
パルスが“Ｈ”になり、状態保持部がリセット状態にな
っても前進パルスＦ2 によってセット状態に戻され、ｘ
段目から後退パルスが生成しなくなる。よって、外部ク
ロックと内部クロックの同期確立が可能になる。
退パルスＲＣＬが“Ｈ”のときに制御パルス/Ｐ が立ち
下がる場合で、前進パルスＦＣＬが“Ｈ”になるときに
後退パルスＲＣＬが“Ｈ”になるとき、即ち、後退パル
ス用遅延線83から後退パルスが出力されている最中で制
御パルス/Ｐ が“Ｌ”になり、前進パルスが前進パルス
用遅延線に入力するときには、制御パルスＢＰＭが
“Ｈ”になるまで前進パルスＦＣＬ′を“Ｈ”に維持す
る。こうして、前進パルスＦＣＬ′では状態保持部初期
化回路71からの制御パルスＢＰＭの作用でセット状態に
されずに残る単位遅延ユニット80を前進パルスＦＣＬ′
によってセット状態にすることができる。結果として、
図９に示す前進パルスＦ2 のパルス幅が増加し（但し、
Ｆ2 の立ち上がりのタイミングは同じ）、ｘ段目も前進
パルスが“Ｈ”になり、状態保持部がリセット状態にな
っても前進パルスＦ2 によってセット状態に戻され、ｘ
段目から後退パルスが生成しなくなる。よって、外部ク
ロックと内部クロックの同期確立が可能になる。
【０１６５】なお、前進パルス調整回路61においては、
前進パルスＦＣＬ′が立ち上がったときに前進パルスＦ
ＣＬ′を“Ｈ”に維持するか否かを判断している。本
来、前進パルスＦＣＬ′が立ち下がったときに前進パル
スＦＣＬ′を“Ｈ”に維持するか否かを判断するべきで
あるが、前進パルスＦＣＬ′が立ち下がったときに後退
パルスＲＣＬのレベルを判定する方法では、前進パルス
ＦＣＬ′が“Ｌ”になってから前進パルスＦＣＬ′を
“Ｈ”に維持するか否かを判定することになるため、制
御パルスＣＴＬにヒゲが生じてしまうことがある。この
理由から、前進パルス調整回路61では前進パルスＦＣ
Ｌ′が立ち上がったときに前進パルスＦＣＬ′を“Ｈ”
に維持するか否かを判断している。
前進パルスＦＣＬ′が立ち上がったときに前進パルスＦ
ＣＬ′を“Ｈ”に維持するか否かを判断している。本
来、前進パルスＦＣＬ′が立ち下がったときに前進パル
スＦＣＬ′を“Ｈ”に維持するか否かを判断するべきで
あるが、前進パルスＦＣＬ′が立ち下がったときに後退
パルスＲＣＬのレベルを判定する方法では、前進パルス
ＦＣＬ′が“Ｌ”になってから前進パルスＦＣＬ′を
“Ｈ”に維持するか否かを判定することになるため、制
御パルスＣＴＬにヒゲが生じてしまうことがある。この
理由から、前進パルス調整回路61では前進パルスＦＣ
Ｌ′が立ち上がったときに前進パルスＦＣＬ′を“Ｈ”
に維持するか否かを判断している。
【０１６６】次に、図１６乃至図１９を参照して状態保
持部制御回路64と前進パルス調整回路61とを用いた場合
の動作について説明する。図１６乃至図１９の（ａ）は
クロックＣＬＫを示し、（ｂ）は前進パルスＦＣＬを示
し、（ｃ）は後退パルスＲＣＬを示し、（ｄ）は制御パ
ルス/Ｐ を示し、（ｅ）はパルスＣを示し、（ｆ）は制
御パルスＢＰＭを示し、（ｇ）は制御パルスＣＴＬを示
し、（ｈ）は前進パルスＦＣＬ′を示している。
持部制御回路64と前進パルス調整回路61とを用いた場合
の動作について説明する。図１６乃至図１９の（ａ）は
クロックＣＬＫを示し、（ｂ）は前進パルスＦＣＬを示
し、（ｃ）は後退パルスＲＣＬを示し、（ｄ）は制御パ
ルス/Ｐ を示し、（ｅ）はパルスＣを示し、（ｆ）は制
御パルスＢＰＭを示し、（ｇ）は制御パルスＣＴＬを示
し、（ｈ）は前進パルスＦＣＬ′を示している。
【０１６７】最初に、状態保持部制御回路64及び前進パ
ルス調整回路61が必要な場合について説明する。
ルス調整回路61が必要な場合について説明する。
【０１６８】先ず、上述した（ＩＩＩ）の場合、即ち、
後退パルス用遅延線83からの後退パルスＲＣＬの出力中
に制御パルス/Ｐ が立ち下がる場合であって、前進パル
スが前進パルス用遅延線81に入力するときも後退パルス
が後退パルス用遅延線83から出力されている状態である
ものとする。
後退パルス用遅延線83からの後退パルスＲＣＬの出力中
に制御パルス/Ｐ が立ち下がる場合であって、前進パル
スが前進パルス用遅延線81に入力するときも後退パルス
が後退パルス用遅延線83から出力されている状態である
ものとする。
【０１６９】図１６はこの場合の例を示している。この
ような状態においては、制御パルス/Ｐ が立ち下がった
ときに後退パルスＲＣＬは“Ｈ”で、前進パルスＦＣＬ
が立ち下がっても後退パルスＲＣＬは“Ｈ”のままであ
る。
ような状態においては、制御パルス/Ｐ が立ち下がった
ときに後退パルスＲＣＬは“Ｈ”で、前進パルスＦＣＬ
が立ち下がっても後退パルスＲＣＬは“Ｈ”のままであ
る。
【０１７０】この場合には、図７に示したように、後退
パルス用遅延線83からの後退パルスＲＣＬが“Ｌ”にな
った後に、状態保持部制御回路64から“Ｌ”の制御パル
スＢＰＭ（図１６（ｆ））が出力される。図１６（ｅ）
に示すように、状態保持部制御回路64の出力パルスＣは
制御パルス/Ｐ が立ち下がって後退パルスＲＣＬが立ち
下がるまで“Ｈ”を維持し（図７参照）、図１６（ｃ）
乃至（ｇ）に示すように、前進パルスＦＣＬが“Ｈ”に
なってから制御パルスＢＰＭが“Ｈ”（パルスＰＭが
“Ｌ”）になるまでの間、制御パルスＣＴＬは“Ｈ”で
ある（図１４参照）。従って、パルス幅調整部62からの
前進パルスＦＣＬ′は、図１６（ｇ）に示すように、前
進パルスＦＣＬが“Ｈ”になってから制御パルスＢＰＭ
が“Ｈ”になるまでの間“Ｈ”に保たれる。
パルス用遅延線83からの後退パルスＲＣＬが“Ｌ”にな
った後に、状態保持部制御回路64から“Ｌ”の制御パル
スＢＰＭ（図１６（ｆ））が出力される。図１６（ｅ）
に示すように、状態保持部制御回路64の出力パルスＣは
制御パルス/Ｐ が立ち下がって後退パルスＲＣＬが立ち
下がるまで“Ｈ”を維持し（図７参照）、図１６（ｃ）
乃至（ｇ）に示すように、前進パルスＦＣＬが“Ｈ”に
なってから制御パルスＢＰＭが“Ｈ”（パルスＰＭが
“Ｌ”）になるまでの間、制御パルスＣＴＬは“Ｈ”で
ある（図１４参照）。従って、パルス幅調整部62からの
前進パルスＦＣＬ′は、図１６（ｇ）に示すように、前
進パルスＦＣＬが“Ｈ”になってから制御パルスＢＰＭ
が“Ｈ”になるまでの間“Ｈ”に保たれる。
【０１７１】これにより、制御パルスＢＰＭは後退パル
スＲＣＬが立ち下がると同時に立ち下がる一方、パルス
幅調整部62から出力される前進パルスＦＣＬ′は、ディ
レイモニタ３の出力ＦＣＬが立ち上がってから制御パル
スＢＰＭが立ち上がるまでの期間“Ｈ”に維持される。
従って、状態保持部82が制御パルスＢＰＭによってリセ
ットされるときに後退パルス用遅延線83を伝播する後退
パルスは１つしか存在せず、制御パルスＢＰＭが“Ｈ”
になって状態保持部82のリセットが終了するまで前進パ
ルスＦＣＬ′は“Ｈ”を維持する。こうして、図９のｘ
段目の単位遅延ユニット80-xのように前進パルスが通過
した後に後退パルスの通過によってリセットされる単位
遅延ユニット80がなくなる。この結果、外部クロックＣ
Ｋと内部クロックＣＫ’との同期を確立することができ
る。
スＲＣＬが立ち下がると同時に立ち下がる一方、パルス
幅調整部62から出力される前進パルスＦＣＬ′は、ディ
レイモニタ３の出力ＦＣＬが立ち上がってから制御パル
スＢＰＭが立ち上がるまでの期間“Ｈ”に維持される。
従って、状態保持部82が制御パルスＢＰＭによってリセ
ットされるときに後退パルス用遅延線83を伝播する後退
パルスは１つしか存在せず、制御パルスＢＰＭが“Ｈ”
になって状態保持部82のリセットが終了するまで前進パ
ルスＦＣＬ′は“Ｈ”を維持する。こうして、図９のｘ
段目の単位遅延ユニット80-xのように前進パルスが通過
した後に後退パルスの通過によってリセットされる単位
遅延ユニット80がなくなる。この結果、外部クロックＣ
Ｋと内部クロックＣＫ’との同期を確立することができ
る。
【０１７２】図１７は、後退パルスＲＣＬが後退パルス
用遅延線83から出力されている最中に、制御パルス/Ｐ
が立ち下がり、前進パルスが前進パルス用遅延線81に入
力しているときに後退パルスは出力され終わっているが
制御パルスＢＰＭが“Ｌ”である状態を示している（図
１７（ｂ），（ｆ））。制御パルスＢＰＭのパルス幅が
比較的大きい場合には、制御パルスＢＰＭが“Ｈ”の間
に前進パルスが通過し、更に制御パルスＢＰＭが“Ｌ”
になったときに後退パルスが伝播している単位遅延ユニ
ット80はリセット状態になり、図９に示す状態が発生す
る。しかし、前進パルスＦＣＬ′がＢＰＭが“Ｈ”にな
るまで“Ｈ”に固定されているので、図９に示す問題を
回避することができる。
用遅延線83から出力されている最中に、制御パルス/Ｐ
が立ち下がり、前進パルスが前進パルス用遅延線81に入
力しているときに後退パルスは出力され終わっているが
制御パルスＢＰＭが“Ｌ”である状態を示している（図
１７（ｂ），（ｆ））。制御パルスＢＰＭのパルス幅が
比較的大きい場合には、制御パルスＢＰＭが“Ｈ”の間
に前進パルスが通過し、更に制御パルスＢＰＭが“Ｌ”
になったときに後退パルスが伝播している単位遅延ユニ
ット80はリセット状態になり、図９に示す状態が発生す
る。しかし、前進パルスＦＣＬ′がＢＰＭが“Ｈ”にな
るまで“Ｈ”に固定されているので、図９に示す問題を
回避することができる。
【０１７３】即ち、後退パルスＲＣＬが“Ｈ”の場合に
制御パルス/Ｐ が立ち下がるので、図７に示すように、
状態保持部制御回路64の出力パルスＣは制御パルス/Ｐ
の立ち下がりから後退パルスＲＣＬの立ち下がりまで
“Ｈ”になり（図１７（ｅ））、図１７（ｆ）に示すよ
うに、制御パルスＢＰＭは後退パルスＲＣＬが立ち下が
ってから立ち下がる（図７参照）。パルスＣが“Ｈ”の
間に前進パルスＦＣＬが立ち上がるので、図１７に示す
ように、制御パルスＣＴＬは前進パルスＦＣＬが立ち上
がってからパルスＢＰＭが“Ｈ”になるまで“Ｈ”に保
たれる（図１４参照）。ＦＣＬ′はＦＣＬとＣＴＬのオ
アなので、この結果、前進パルスＦＣＬ′は前進パルス
ＦＣＬが立ち上がってから制御パルスＢＰＭが“Ｈ”に
なるまで“Ｈ”を維持する。
制御パルス/Ｐ が立ち下がるので、図７に示すように、
状態保持部制御回路64の出力パルスＣは制御パルス/Ｐ
の立ち下がりから後退パルスＲＣＬの立ち下がりまで
“Ｈ”になり（図１７（ｅ））、図１７（ｆ）に示すよ
うに、制御パルスＢＰＭは後退パルスＲＣＬが立ち下が
ってから立ち下がる（図７参照）。パルスＣが“Ｈ”の
間に前進パルスＦＣＬが立ち上がるので、図１７に示す
ように、制御パルスＣＴＬは前進パルスＦＣＬが立ち上
がってからパルスＢＰＭが“Ｈ”になるまで“Ｈ”に保
たれる（図１４参照）。ＦＣＬ′はＦＣＬとＣＴＬのオ
アなので、この結果、前進パルスＦＣＬ′は前進パルス
ＦＣＬが立ち上がってから制御パルスＢＰＭが“Ｈ”に
なるまで“Ｈ”を維持する。
【０１７４】制御パルスＢＰＭは後退パルスＲＣＬが立
ち下がってから立ち下がる。即ち、ＢＰＭは後退パルス
用遅延線から遅延パルスの出力が終わってから“Ｌ”に
なる。前進パルスＦＣＬが立ち下がったときに後退パル
スＲＣＬは“Ｌ”である。しかし、制御パルスＢＰＭの
パルス幅が広く前進パルスＦＣＬが立ち下がったときに
制御パルスＢＰＭが“Ｌ”であるので、図１７に示すよ
うに、制御パルスＢＰＭが“Ｈ”になるまで前進パルス
ＦＣＬ′は“Ｈ”を維持する。
ち下がってから立ち下がる。即ち、ＢＰＭは後退パルス
用遅延線から遅延パルスの出力が終わってから“Ｌ”に
なる。前進パルスＦＣＬが立ち下がったときに後退パル
スＲＣＬは“Ｌ”である。しかし、制御パルスＢＰＭの
パルス幅が広く前進パルスＦＣＬが立ち下がったときに
制御パルスＢＰＭが“Ｌ”であるので、図１７に示すよ
うに、制御パルスＢＰＭが“Ｈ”になるまで前進パルス
ＦＣＬ′は“Ｈ”を維持する。
【０１７５】このため、状態保持部82がリセットされる
ときに後退パルス用遅延線83には１つの後退パルスしか
存在せず、制御パルスＢＰＭが“Ｈ”になるまで前進パ
ルスＦＣＬ′は“Ｈ”を維持し、図９のように前進パル
スが通過した後に後退パルスによってリセットされ、リ
セット状態に保たれる単位遅延ユニット80がなくなる。
これにより、外部クロックＣＫと内部クロックＣＫ′と
の同期を確立することができる。
ときに後退パルス用遅延線83には１つの後退パルスしか
存在せず、制御パルスＢＰＭが“Ｈ”になるまで前進パ
ルスＦＣＬ′は“Ｈ”を維持し、図９のように前進パル
スが通過した後に後退パルスによってリセットされ、リ
セット状態に保たれる単位遅延ユニット80がなくなる。
これにより、外部クロックＣＫと内部クロックＣＫ′と
の同期を確立することができる。
【０１７６】図１８は、後退パルスが後退パルス用遅延
線83から出力されているときに制御パルス/Ｐ が立ち下
がり、前進パルスが前進パルス用遅延線81に入力すると
きには後退パルスは出力され終わって、ＢＰＭも“Ｈ”
になっている状態を示している。
線83から出力されているときに制御パルス/Ｐ が立ち下
がり、前進パルスが前進パルス用遅延線81に入力すると
きには後退パルスは出力され終わって、ＢＰＭも“Ｈ”
になっている状態を示している。
【０１７７】このような状態においては、制御パルス/
Ｐ が立ち下がったときに後退パルスが“Ｈ”で、前進
パルスが立ち上がったときに後退パルスＲＣＬは“Ｌ”
である。図７に示すように、この場合には、後退パルス
ＲＣＬが立ち下がることによって制御パルスＢＰＭが立
ち下がる（図１８（ｃ），（ｆ））。図１８（ｅ）に示
すように、状態保持部制御回路64の出力パルスＣは制御
パルス/Ｐ が立ち下がった後に後退パルスＲＣＬが立ち
下がるまで“Ｈ”である（図７参照）。一方、この状態
では制御パルスＣＴＬは“Ｌ”に固定されているので
（図１８（ｇ））、パルス幅調整部62は前進パルスＦＣ
Ｌをそのまま前進パルスＦＣＬ′として出力する（図１
８（ｈ））。
Ｐ が立ち下がったときに後退パルスが“Ｈ”で、前進
パルスが立ち上がったときに後退パルスＲＣＬは“Ｌ”
である。図７に示すように、この場合には、後退パルス
ＲＣＬが立ち下がることによって制御パルスＢＰＭが立
ち下がる（図１８（ｃ），（ｆ））。図１８（ｅ）に示
すように、状態保持部制御回路64の出力パルスＣは制御
パルス/Ｐ が立ち下がった後に後退パルスＲＣＬが立ち
下がるまで“Ｈ”である（図７参照）。一方、この状態
では制御パルスＣＴＬは“Ｌ”に固定されているので
（図１８（ｇ））、パルス幅調整部62は前進パルスＦＣ
Ｌをそのまま前進パルスＦＣＬ′として出力する（図１
８（ｈ））。
【０１７８】この場合には、制御パルスＢＰＭは後退パ
ルスＲＣＬが立ち下がると同時に立ち下がり、ディレイ
モニタ３からの前進パルスＦＣＬは前進パルスＦＣＬ′
としてそのまま前進パルス用遅延線81に供給される。状
態保持部82をリセットする後退パルスは後退パルス用遅
延線83上に１つしか存在しないため図２９に示す状態は
起こらない。また、前進パルスＦＣＬ′が遅延線に入力
するとき後退パルスは出力され終わり、ＢＰＭも“Ｈ”
に戻っているので図９に示すような問題が起こらないの
で、前進パルスＦＣＬがそのまま前進パルス用遅延線81
に入力される。このような動作をするので、外部クロッ
クＣＫと内部クロックＣＫ′との同期が確立する。
ルスＲＣＬが立ち下がると同時に立ち下がり、ディレイ
モニタ３からの前進パルスＦＣＬは前進パルスＦＣＬ′
としてそのまま前進パルス用遅延線81に供給される。状
態保持部82をリセットする後退パルスは後退パルス用遅
延線83上に１つしか存在しないため図２９に示す状態は
起こらない。また、前進パルスＦＣＬ′が遅延線に入力
するとき後退パルスは出力され終わり、ＢＰＭも“Ｈ”
に戻っているので図９に示すような問題が起こらないの
で、前進パルスＦＣＬがそのまま前進パルス用遅延線81
に入力される。このような動作をするので、外部クロッ
クＣＫと内部クロックＣＫ′との同期が確立する。
【０１７９】次に、状態保持部制御回路64と前進パルス
調整回路61とを付加したことによって、従来のＳＴＢＤ
では正常に動作した条件において逆に同期不能となって
しまう状態が発生しないかを検証する。特に、同期不能
となる可能性が高い場合について説明する。
調整回路61とを付加したことによって、従来のＳＴＢＤ
では正常に動作した条件において逆に同期不能となって
しまう状態が発生しないかを検証する。特に、同期不能
となる可能性が高い場合について説明する。
【０１８０】図１９は、後退パルス用遅延線83からの後
退パルスの出力終了後に制御パルス/Ｐ が立ち下がり、
前進パルスが前進パルス用遅延線81に人力されるとき
（ＦＣＬ′が“Ｈ”）には後退パルスＲＣＬが出力され
ている（ＲＣＬが“Ｌ”）途中である状態を示してい
る。
退パルスの出力終了後に制御パルス/Ｐ が立ち下がり、
前進パルスが前進パルス用遅延線81に人力されるとき
（ＦＣＬ′が“Ｈ”）には後退パルスＲＣＬが出力され
ている（ＲＣＬが“Ｌ”）途中である状態を示してい
る。
【０１８１】この場合には、図５に示すように、制御パ
ルスＢＰＭは制御パルス/Ｐ の立ち下がりに同期して立
ち下がる信号になり、状態保持部制御回路64の出力パル
スＣは制御パルス/Ｐ の反転信号になる（図１９
（ｅ））。パルスＣが“Ｌ”のときに前進パルスＦＣＬ
が“Ｈ”になるので、図１９（ｇ）に示すように、制御
パルスＣＴＬは常に“Ｌ”となる（図１３参照）。この
ためディレイモニタ３の出力がそのままパルス幅調整部
62から前進パルスＦＣＬ′として出力される。
ルスＢＰＭは制御パルス/Ｐ の立ち下がりに同期して立
ち下がる信号になり、状態保持部制御回路64の出力パル
スＣは制御パルス/Ｐ の反転信号になる（図１９
（ｅ））。パルスＣが“Ｌ”のときに前進パルスＦＣＬ
が“Ｈ”になるので、図１９（ｇ）に示すように、制御
パルスＣＴＬは常に“Ｌ”となる（図１３参照）。この
ためディレイモニタ３の出力がそのままパルス幅調整部
62から前進パルスＦＣＬ′として出力される。
【０１８２】従って、この場合には、制御パルスＢＰＭ
は制御パルス/Ｐ と同期した信号になるが、後退パルス
用遅延線83には後退パルスがないので、状態保持部82を
リセット状態Ｒにすることができる。また、ディレイモ
ニタ３の出力がそのまま前進パルスＦＣＬ′として前進
パルス用遅延線81に入力されるので、後述するパルスが
消える問題が生じないため、外部クロックＣＫと内部ク
ロックＣＫ′との同期を確立することができる。
は制御パルス/Ｐ と同期した信号になるが、後退パルス
用遅延線83には後退パルスがないので、状態保持部82を
リセット状態Ｒにすることができる。また、ディレイモ
ニタ３の出力がそのまま前進パルスＦＣＬ′として前進
パルス用遅延線81に入力されるので、後述するパルスが
消える問題が生じないため、外部クロックＣＫと内部ク
ロックＣＫ′との同期を確立することができる。
【０１８３】このような図１９に示す状態は、外部クロ
ックの周期τに対してディレイモニタ３の遅延時間Ａが
大きい場合に発生する。例えば、入力される外部クロッ
クが高周波である場合にはこのような状態になることが
ある。このような状態においては、前進パルス用遅延線
81に前進パルスが入力されたときに後退パルスが後退パ
ルス用遅延線83から出力されていても、前進パルスのパ
ルス幅を増加させてはならない。外部クロックの周波数
が高く前進パルスのデューティーが大きくなる場合には
パルスの幅を太らせると、パルスがなくなる可能性があ
るからである。単に前進パルスが前進パルス用遅延線81
に入力される時点で後退パルスが出力されているか否か
を判断して、前進パルスのパルス幅を増加させるか否か
を決定すると、図１９に示す状態においても前進パルス
のパルス幅を増加させてしまいパルスを消してしまう可
能性があるが、前進パルス調整回路は上記の条件の他に
ＲＣＬと/Ｐ の関係を判断の条件として用いているた
め、この危険を回避している。前進パルスの立ち下がり
によって前進パルスＦＣＬを“Ｈ”に維持するか否かを
決定すればこのような問題を回避することができるが、
本実施の形態においては、上述したように前進パルスに
ヒゲが発生してしまうことがあることから、前進パルス
の立ち上がりエッジにおいて、前進パルスのパルス幅を
増加させるか否かの決定をしなくてはいけない。
ックの周期τに対してディレイモニタ３の遅延時間Ａが
大きい場合に発生する。例えば、入力される外部クロッ
クが高周波である場合にはこのような状態になることが
ある。このような状態においては、前進パルス用遅延線
81に前進パルスが入力されたときに後退パルスが後退パ
ルス用遅延線83から出力されていても、前進パルスのパ
ルス幅を増加させてはならない。外部クロックの周波数
が高く前進パルスのデューティーが大きくなる場合には
パルスの幅を太らせると、パルスがなくなる可能性があ
るからである。単に前進パルスが前進パルス用遅延線81
に入力される時点で後退パルスが出力されているか否か
を判断して、前進パルスのパルス幅を増加させるか否か
を決定すると、図１９に示す状態においても前進パルス
のパルス幅を増加させてしまいパルスを消してしまう可
能性があるが、前進パルス調整回路は上記の条件の他に
ＲＣＬと/Ｐ の関係を判断の条件として用いているた
め、この危険を回避している。前進パルスの立ち下がり
によって前進パルスＦＣＬを“Ｈ”に維持するか否かを
決定すればこのような問題を回避することができるが、
本実施の形態においては、上述したように前進パルスに
ヒゲが発生してしまうことがあることから、前進パルス
の立ち上がりエッジにおいて、前進パルスのパルス幅を
増加させるか否かの決定をしなくてはいけない。
【０１８４】また、本実施の形態においては、制御パル
ス/Ｐ が立ち下がったとき、前進パルスＦＣＬが“Ｈ”
で後退パルスＲＣＬが“Ｌ”の場合については説明して
いない。この場合には、図２０に示す状態保持部制御回
路64及び前進パルス調整回路61を有していない従来の回
路においても、外部クロックＣＫと内部クロックＣＫ′
の同期をとることができる。このような場合には、状態
保持部制御回路64は、図５に示すように、制御パルス/
Ｐ に同期した制御パルスＢＰＭを生成し、前進パルス
調整回路61は、図１９に示すように、制御パルスＣＴＬ
が“Ｌ”になるので、パルス幅調整部62はディレイモニ
タ３の出力をそのまま前進パルスＦＣＬ′として前進パ
ルス用遅延線81に供給する。結果として従来の回路と同
様の動作をするので外部クロックと内部クロックの同期
がとれる。
ス/Ｐ が立ち下がったとき、前進パルスＦＣＬが“Ｈ”
で後退パルスＲＣＬが“Ｌ”の場合については説明して
いない。この場合には、図２０に示す状態保持部制御回
路64及び前進パルス調整回路61を有していない従来の回
路においても、外部クロックＣＫと内部クロックＣＫ′
の同期をとることができる。このような場合には、状態
保持部制御回路64は、図５に示すように、制御パルス/
Ｐ に同期した制御パルスＢＰＭを生成し、前進パルス
調整回路61は、図１９に示すように、制御パルスＣＴＬ
が“Ｌ”になるので、パルス幅調整部62はディレイモニ
タ３の出力をそのまま前進パルスＦＣＬ′として前進パ
ルス用遅延線81に供給する。結果として従来の回路と同
様の動作をするので外部クロックと内部クロックの同期
がとれる。
【０１８５】このように、本実施の形態においては、図
３の実施の形態と同様の効果を得られると共に、前進パ
ルス調整回路61を用いることによって、後退パルス用遅
延線83からの後退パルスの出力終了まで、前進パルスを
“Ｈ”に維持することができることから、前進パルスが
伝播した後に後退パルスが伝播して単位遅延ユニット80
をリセットしてしまうことを防止することができる。こ
れにより、外部クロックＣＫのデューティーが大きい場
合でも、外部クロックＣＫと内部クロックＣＫ′との同
期を確立することができる。
３の実施の形態と同様の効果を得られると共に、前進パ
ルス調整回路61を用いることによって、後退パルス用遅
延線83からの後退パルスの出力終了まで、前進パルスを
“Ｈ”に維持することができることから、前進パルスが
伝播した後に後退パルスが伝播して単位遅延ユニット80
をリセットしてしまうことを防止することができる。こ
れにより、外部クロックＣＫのデューティーが大きい場
合でも、外部クロックＣＫと内部クロックＣＫ′との同
期を確立することができる。
【０１８６】なお、状態保持部制御回路64及び前進パル
ス調整回路61は、図１２のフローチャートを実現するも
のであれば、図４及び図１０に示す回路以外の回路を用
いてもよい。また、パルス幅調整部62の構成も図１１に
示すものに限定されるものではない。
ス調整回路61は、図１２のフローチャートを実現するも
のであれば、図４及び図１０に示す回路以外の回路を用
いてもよい。また、パルス幅調整部62の構成も図１１に
示すものに限定されるものではない。
【０１８７】
【発明の効果】以上説明したように本発明の請求項１に
よれば、外部クロックを取り込むレシーバの出力を一時
停止させた場合でも、次の内部クロックの生成に遅延が
生じることを防止することができるという効果を有す
る。
よれば、外部クロックを取り込むレシーバの出力を一時
停止させた場合でも、次の内部クロックの生成に遅延が
生じることを防止することができるという効果を有す
る。
【０１８８】また、本発明の請求項４，７によれば、外
部クロックのデューティーが大きい場合でも、外部クロ
ックと内部クロックとの同期を確立することができると
いう効果を有する。
部クロックのデューティーが大きい場合でも、外部クロ
ックと内部クロックとの同期を確立することができると
いう効果を有する。
【図１】本発明に係るクロック同期遅延制御回路の一実
施の形態を示す回路図。
施の形態を示す回路図。
【図２】図１中の状態保持部初期化回路71並びに最終段
の前進パルス用単位遅延回路81-L及び状態保持回路82-L
の具体的な構成を示す回路図。
の前進パルス用単位遅延回路81-L及び状態保持回路82-L
の具体的な構成を示す回路図。
【図３】本発明の他の実施の形態を示す回路図。
【図４】図３中の状態保持部制御回路64の具体的な構成
を示す回路図。
を示す回路図。
【図５】図３の実施の携帯の動作を説明するための波形
図。
図。
【図６】図３の実施の携帯の動作を説明するための波形
図。
図。
【図７】図３の実施の携帯の動作を説明するための波形
図。
図。
【図８】本発明の他の実施の形態を示す回路図。
【図９】図８の実施の形態の動作を説明するための説明
図。
図。
【図１０】図８中の前進パルス調整回路61の具体的な構
成を示す回路図。
成を示す回路図。
【図１１】図８中のパルス幅調整部62の具体的な構成を
示す回路図。
示す回路図。
【図１２】図８の実施の形態の動作を説明するためのフ
ローチャート。
ローチャート。
【図１３】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１４】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１５】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１６】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１７】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１８】図８の実施の形態の動作を説明するための波
形図。
形図。
【図１９】図８の実施の形態の動作を説明するための波
形図。
形図。
【図２０】従来のクロック同期遅延制御回路を示す回路
図。
図。
【図２１】図２１はＳＴＢＤの原理を説明するための波
形図。
形図。
【図２２】図２０中の前進パルス用単位遅延回路を示す
回路図。
回路図。
【図２３】図２０中の状態保持回路を示す回路図。
【図２４】図２０中の後退パルス用単位遅延回路を示す
回路図。
回路図。
【図２５】図２０中の制御パルス生成回路９を示す回路
図。
図。
【図２６】従来例の動作を説明するための説明図。
【図２７】従来例の動作を説明するための説明図。
【図２８】従来例の動作を説明するための説明図。
【図２９】従来例の動作を説明するための説明図。
【図３０】前進パルスが最終段まで伝播した場合の問題
点を説明するための説明図。
点を説明するための説明図。
【図３１】外部クロックのデューティーが大きい場合の
問題を説明するための説明図。
問題を説明するための説明図。
３…ディレイモニタ、61…前進パルス調整回路、62…パ
ルス幅調整部、64…状態保持部制御回路、71…状態保持
部初期化回路、72…前進パルス検出回路、73…初期化回
路、80…単位遅延ユニット、81…前進パルス用遅延線、
82…状態保持部、83…後退パルス用遅延線
ルス幅調整部、64…状態保持部制御回路、71…状態保持
部初期化回路、72…前進パルス検出回路、73…初期化回
路、80…単位遅延ユニット、81…前進パルス用遅延線、
82…状態保持部、83…後退パルス用遅延線
フロントページの続き (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (9)
- 【請求項１】 入力された信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延回路を複数段縦
続接続して構成され、第１のクロックを第１の遅延時間
だけ遅延させて得た第２のクロックに基づく前進パルス
を前記第１のクロックの周期及び前記第１の遅延時間に
基づく第２の遅延時間だけ遅延させる前進パルス用遅延
線と、 入力された信号を所定の遅延時間で伝播させて遅延させ
る後退パルス用単位遅延回路を複数段縦続接続して構成
され、前記第２の遅延時間後に前記前進パルスが伝播さ
れた段に対応する段がリセット状態に設定されると共
に、初段から前記前進パルスが伝播された段までの段に
対応する段がセット状態に設定されることにより、前記
リセット状態の段において発生した後退パルスを前記セ
ット状態の段を伝播して初段から出力する後退パルス用
遅延線と、 前記第１のクロックが入力されていない期間に前記前進
パルスが伝播された段をセット状態にすると共に、前記
第１のクロックの立ち上がりから所定の期間だけ前記後
退パルスが伝播された段をリセット状態にする状態保持
手段と、 前記前進パルス用遅延線の最終段の前進パルス用単位遅
延回路に前記前進パルスが伝播した場合には、前記状態
保持手段をリセット状態に初期化する状態保持部初期化
手段とを具備したことを特徴とするクロック同期遅延制
御回路。 - 【請求項２】 前記状態保持部初期化手段は、前記最終
段の前進パルス用単位遅延回路から前進パルスが出力さ
れたことを検出する検出回路と、 この検出回路の検出結果によって前記状態保持手段を初
期化する初期化回路とを具備したことを特徴とする請求
項１に記載のクロック同期遅延制御回路。 - 【請求項３】 前記検出回路は、前記状態保持手段を初
期化するのに十分な時間に相当する遅延時間の遅延回路
を有することを特徴とする請求項２に記載のクロック同
期遅延制御回路。 - 【請求項４】 入力された信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延回路を複数段縦
続接続して構成され、第１のクロックを第１の遅延時間
だけ遅延させて得た第２のクロックに基づく前進パルス
を前記第１のクロックが入力されていない期間に第２の
遅延時間だけ遅延させる前進パルス用遅延線と、 入力された信号を所定の遅延時間で伝播させて遅延させ
る後退パルス用単位遅延回路を複数段縦続接続して構成
され、前記第２の遅延時間後に前記前進パルスが伝播さ
れた段に対応する段がリセット状態に設定されると共
に、初段から前記前進パルスが伝播された段までの段に
対応する段がセット状態に設定されることにより、前記
リセット状態の段において発生した後退パルスを前記セ
ット状態の段を伝播して初段から出力する後退パルス用
遅延線と、 前記第１のクロックが入力されていない期間に前記前進
パルスが伝播された段をセット状態にすると共に、第１
の期間だけ前記後退パルスが伝播された段をリセット状
態にする状態保持手段と、 前記後退パルス用遅延線から出力される後退パルスに基
づいて前記第１の期間を設定するための制御信号を生成
する状態保持部制御手段とを具備したことを特徴とする
クロック同期遅延制御回路。 - 【請求項５】 前記状態保持部制御手段は、前記後退パ
ルス用遅延線からの前記後退パルスの出力終了後に前記
状態保持手段をリセット状態に設定するための制御信号
を前記状態保持手段に出力することを特徴とする請求項
４に記載のクロック同期遅延制御回路。 - 【請求項６】 前記状態保持部制御手段は、前記第１の
クロックに同期して立ち上がる、前記第１の遅延時間よ
りも狭いパルス幅を持つ制御信号が入力されている期間
に前記後退パルス用遅延線からの前記後退パルスが出力
される場合には前記後退パルスの出力終了後に前記状態
保持手段をリセット状態に設定するための制御信号を前
記状態保持手段に出力し、そうでない場合には前記第１
のクロックに同期して前記状態保持手段をリセット状態
に設定するための制御信号を前記状態保持手段に出力す
ることを特徴とする請求項４に記載のクロック同期遅延
制御回路。 - 【請求項７】 入力された信号を所定の遅延時間で伝播
させて遅延させる前進パルス用単位遅延回路を複数段縦
続接続して構成され、第１のクロックを第１の遅延時間
だけ遅延させて得た第２のクロックに基づく前進パルス
を前記第１のクロックが入力されていない期間に第２の
遅延時間だけ遅延させる前進パルス用遅延線と、 入力された信号を所定の遅延時間で伝播させて遅延させ
る後退パルス用単位遅延回路を複数段縦続接続して構成
され、前記第２の遅延時間後に前記前進パルスが伝播さ
れた段に対応する段がリセット状態に設定されると共
に、初段から前記前進パルスが伝播された段までの段に
対応する段がセット状態に設定されることにより、前記
リセット状態の段において発生した後退パルスを前記セ
ット状態の段を伝播して初段から出力する後退パルス用
遅延線と、 前記第１のクロックが入力されていない期間に前記前進
パルスが伝播された段をセット状態にすると共に、前記
第１の期間だけ前記後退パルスが伝播された段をリセッ
ト状態にする状態保持手段と、 前記後退パルス用遅延線から出力される後退パルスに基
づいて前記第１の期間を設定するための制御信号を生成
する状態保持部制御手段と、 前記後退パルス用遅延線から出力される後退パルスと前
記前進パルスとに基づいて前記前進パルスの幅を調整す
る前進パルス調整手段とを具備したことを特徴とするク
ロック同期遅延制御回路。 - 【請求項８】 前記状態保持部制御手段は、前記後退パ
ルス用遅延線からの前記後退パルスの出力終了後に前記
状態保持手段をリセット状態に設定するための制御信号
を前記状態保持手段に出力し、 前記前進パルス調整手段は、前記制御信号によるリセッ
ト動作の終了まで前記前進パルスのパルス幅を延ばすこ
とを特徴とする請求項７に記載のクロック同期遅延制御
回路。 - 【請求項９】 前記前進パルス調整手段は、前記第１の
クロックが立ち上がったときに前記後退パルス用遅延線
からの前記後退パルスの出力中でかつ前記後退パルス用
遅延線からの前記後退パルスの出力中に前記前進パルス
が前記前進パルス用遅延線に入力されている場合には前
記前進パルスのパルス幅を延ばすことを特徴とする請求
項８に記載のクロック同期遅延制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06905998A JP3435335B2 (ja) | 1998-03-18 | 1998-03-18 | クロック同期遅延制御回路及び外部クロックに同期した内部クロックを用いるデバイスを含む装置 |
| KR1019990009186A KR100330364B1 (ko) | 1998-03-18 | 1999-03-18 | 클럭제어회로와, 외부클럭신호에 동기된 내부클럭신호를 이용하는 장치를 구비한 장치 |
| US09/271,329 US6393080B1 (en) | 1998-03-18 | 1999-03-18 | Apparatus comprising clock control circuit and device using internal clock signal synchronized to external clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06905998A JP3435335B2 (ja) | 1998-03-18 | 1998-03-18 | クロック同期遅延制御回路及び外部クロックに同期した内部クロックを用いるデバイスを含む装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272354A true JPH11272354A (ja) | 1999-10-08 |
| JP3435335B2 JP3435335B2 (ja) | 2003-08-11 |
Family
ID=13391629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06905998A Expired - Fee Related JP3435335B2 (ja) | 1998-03-18 | 1998-03-18 | クロック同期遅延制御回路及び外部クロックに同期した内部クロックを用いるデバイスを含む装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6393080B1 (ja) |
| JP (1) | JP3435335B2 (ja) |
| KR (1) | KR100330364B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4005779B2 (ja) * | 2001-07-03 | 2007-11-14 | 株式会社東芝 | クロック同期回路 |
| US7240231B2 (en) * | 2002-09-30 | 2007-07-03 | National Instruments Corporation | System and method for synchronizing multiple instrumentation devices |
| US7801258B2 (en) * | 2007-04-02 | 2010-09-21 | National Instruments Corporation | Aligning timebases to share synchronized periodic signals |
| US9323312B2 (en) * | 2012-09-21 | 2016-04-26 | Atmel Corporation | System and methods for delaying interrupts in a microcontroller system |
| US9213388B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Delaying reset signals in a microcontroller system |
| US9507406B2 (en) | 2012-09-21 | 2016-11-29 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9213397B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Changing power modes of a microcontroller system |
| US9383807B2 (en) | 2013-10-01 | 2016-07-05 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9684367B2 (en) | 2014-06-26 | 2017-06-20 | Atmel Corporation | Power trace port for tracing states of power domains |
| JP2019053444A (ja) * | 2017-09-13 | 2019-04-04 | 東芝メモリ株式会社 | 半導体集積回路及び半導体装置 |
| US11456729B1 (en) | 2021-03-26 | 2022-09-27 | Analog Devices, Inc. | Deskew cell for delay and pulse width adjustment |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422835A (en) * | 1993-07-28 | 1995-06-06 | International Business Machines Corporation | Digital clock signal multiplier circuit |
| US5610548A (en) * | 1995-09-08 | 1997-03-11 | International Business Machines Corporation | Split drive clock buffer |
-
1998
- 1998-03-18 JP JP06905998A patent/JP3435335B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-18 KR KR1019990009186A patent/KR100330364B1/ko not_active IP Right Cessation
- 1999-03-18 US US09/271,329 patent/US6393080B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990078023A (ko) | 1999-10-25 |
| JP3435335B2 (ja) | 2003-08-11 |
| US6393080B1 (en) | 2002-05-21 |
| KR100330364B1 (ko) | 2002-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7408393B1 (en) | Master-slave flip-flop and clocking scheme | |
| JP5149076B2 (ja) | 遅延固定ループ | |
| JPH11272354A (ja) | クロック同期遅延制御回路 | |
| JP2001014847A (ja) | クロック同期回路 | |
| TWI395220B (zh) | 半導體記憶體裝置及其操作方法 | |
| CN107567684B (zh) | 用于低功率应用的可编程延迟电路 | |
| US7408394B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
| US6895523B2 (en) | Generation of pulse signals from a clock signal | |
| JP2001249732A (ja) | 同期遅延回路及び半導体集積回路装置 | |
| US6973155B2 (en) | Highly scalable glitch-free frequency divider | |
| JP2000235791A (ja) | クロック同期遅延制御回路 | |
| US6633995B1 (en) | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit | |
| KR100968444B1 (ko) | 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는반도체 메모리 장치 | |
| JP3498891B2 (ja) | クロック同期遅延制御回路 | |
| US6388484B1 (en) | Clock control circuit | |
| JP3435336B2 (ja) | クロック同期遅延制御回路及びクロック同期遅延制御方法 | |
| JP2002300009A (ja) | Ｄ型フリップフロップ回路装置 | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| JP4102864B2 (ja) | 遅延可変回路 | |
| JP3579277B2 (ja) | クロック同期遅延制御回路 | |
| JP2000315381A (ja) | ポインタ発生回路及びポインタ発生方法 | |
| US7349290B2 (en) | Semiconductor memory device | |
| JP3631390B2 (ja) | 同期回路システム及び同期回路 | |
| JP2000112561A (ja) | クロック信号生成回路 | |
| JP2002108494A (ja) | クロック同期回路及び方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100530 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110530 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110530 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120530 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120530 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130530 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130530 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140530 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |