CN107567684B - 用于低功率应用的可编程延迟电路 - Google Patents

Abstract

本文根据本公开的实施例描述了可编程延迟电路。在一个实施例中，一种延迟电路包括串联耦合的多个延迟级。延迟级中的每个延迟级包括延迟电路的前向路径上的延迟门，其中延迟门被配置为取决于相应的选择信号的逻辑状态来传递或阻止前向路径上的信号。延迟级中的每个延迟级还包括延迟电路的返回路径上的复用器，其中复用器被配置为取决于相应的选择信号的逻辑状态来传递返回路径上的信号或将前向路径上的信号路由至返回路径。延迟门和复用器的输出逻辑状态在延迟电路的延迟设置的改变期间可以维持静态以减少毛刺。

Description

用于低功率应用的可编程延迟电路

技术领域

本公开的各方面一般地涉及延迟电路，并且更特别地涉及可编程延迟电路。

背景技术

可编程延迟电路日益在包括双数据日期(DDR)系统的范围广泛的低功率、低时延应用中被采用。例如，可编程延迟电路可以在DDR系统中被用来调整数据信号的定时，以便补偿数据信号之间的偏斜(例如，归因于它们的信号路径长度的失配)。在另一示例中，可编程延迟电路可以被用来调整数据选通信号的定时，以便使数据选通信号居中于数据信号的数据眼中。

发明内容

下文提出了一个或多个实施例的简化概述以便提供对这些实施例的基本理解。这一概述不是所有设想到的实施例的广泛概览，并且既不意图识别所有实施例的关键或重要元素也不意图划定任何或所有实施例的范围。它的唯一目的是以简化形式提出一个或多个实施例的一些概念作为稍后提出的更详细描述的前序。

根据一个方面，本文描述了一种延迟电路。该延迟电路包括串联耦合的多个延迟级。延迟级中的每个延迟级包括延迟电路的前向路径上的延迟门，其中延迟门被配置为取决于相应的选择信号的逻辑状态来传递前向路径上的信号或阻止前向路径上的信号。延迟级中的每个延迟级还包括延迟电路的返回路径上的复用器，其中复用器被配置为取决于相应的选择信号的逻辑状态来传递返回路径上的信号或将前向路径上的信号路由至返回路径。延迟门和复用器被配置为当选择信号中的一个或多个选择信号的逻辑状态在延迟电路的延迟设置的改变期间被改变时维持静态的输出逻辑状态。

第二方面涉及一种延迟系统，该延迟系统包括延迟电路和控制器。延迟电路包括串联耦合的多个延迟级。延迟级中的每个延迟级包括延迟电路的前向路径上的延迟门，其中延迟门被配置为取决于相应的选择信号的逻辑状态来传递前向路径上的信号或阻止前向路径上的信号。延迟级中的每个延迟级还包括延迟电路的返回路径上的复用器，其中复用器被配置为取决于相应的选择信号的逻辑状态来传递返回路径上的信号或将前向路径上的信号路由至返回路径。控制器被配置为改变选择信号中的一个或多个选择信号的逻辑状态以改变延迟电路的延迟设置，其中延迟门和复用器被配置为当控制器改变选择信号中的一个或多个选择信号的逻辑状态时维持静态的输出逻辑状态。

第三方面涉及一种用于改变延迟电路的延迟设置的方法，其中延迟设置由多个选择信号的逻辑状态控制。该方法包括：将延迟电路的输入保持在恒定的逻辑状态；以及在延迟电路的输入被保持在恒定的逻辑状态时冲刷出延迟电路中的信号。该方法还包括：在信号被冲刷出之后，改变多个选择信号中的一个或多个选择信号的逻辑状态以改变延迟电路的延迟设置。

第四方面涉及一种用于改变延迟电路的延迟设置的装置，其中延迟设置由多个选择信号的逻辑状态控制。该装置包括：用于将延迟电路的输入保持在恒定的逻辑状态的部件、以及用于在延迟电路的输入被保持在恒定的逻辑状态时冲刷出延迟电路中的信号的部件。该装置还包括：用于在信号被冲刷出之后改变多个选择信号中的一个或多个选择信号的逻辑状态以改变延迟电路的延迟设置的部件。

为了完成前述和相关的目的，一个或多个实施例包括在后文完整描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面指示各种实施例的原理可以被采用的各种方式中的仅几种方式，并且所描述的实施例意图为包括所有这些方面和它们的等价物。

附图说明

图1示出了根据本公开的实施例的可编程延迟电路。

图2示出了根据本公开的实施例的可编程延迟电路被设置为第一延迟的示例。

图3示出了根据本公开的实施例的可编程延迟电路被设置为第二延迟的示例。

图4示出了根据本公开的实施例的用于第一延迟的可编程延迟电路中的示例性输出逻辑状态。

图5示出了根据本公开的实施例的用于第二延迟的可编程延迟电路中的示例性输出逻辑状态。

图6是示出了根据本公开的实施例的用于改变延迟电路的延迟的方法的流程图。

图7示出了根据本公开的实施例的与非门的示例性实施方式。

图8示出了根据本公开的实施例的或非门的示例性实施方式。

图9示出了根据本公开的实施例的反相复用器的示例性实施方式。

图10示出了根据本公开的实施例的三态反相器的示例性实施方式。

图11示出了根据本公开的实施例的可编程延迟电路的示例性实施方式。

图12示出了根据本公开的实施例的可编程延迟电路中的示例性输出逻辑状态。

图13示出了本公开的实施例可以被使用在其中的示例性系统。

图14是示出了根据本公开的另一实施例的用于改变延迟电路的延迟的方法的流程图。

具体实施方式

下文关于附图所阐述的详细描述意图作为各种配置的描述，并且不意图为表示本文描述的概念可以被实践的仅有配置。该详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对本领域的技术人员将明显的是，这些概念可以不具有这些具体细节而被实践。在一些实例中，公知的结构和组件以框图形式示出以便避免使这些概念模糊不清。

可编程延迟电路日益在包括双数据日期(DDR)系统的范围广泛的低功率、低时延应用中被采用。例如，可编程延迟电路可以在DDR系统中被用来调整数据信号的定时，以便补偿数据信号之间的偏斜(例如，归因于它们的信号路径长度的失配)。在另一示例中，可编程延迟电路可以被用来调整数据选通信号的定时，以便使数据选通信号居中于数据信号的数据眼中。

当延迟电路的延迟设置改变时，可编程延迟电路通常输出毛刺，这在DDR系统中是不可接受的。一种解决这个问题的方法是当延迟设置改变时门控(gate)延迟电路的输出以便遮掩毛刺。在这种方法中，输出被门控达到超过延迟电路的最大延迟设置的相对长的时间段。这种方法的缺陷是，在输出被门控的长时间段期间业务需要被暂停，导致系统停机时间方面的巨大惩罚。

另一方法使用可编程的基于“与非”的延迟电路来延迟信号。在这种方法中，复杂的控制电路系统用来在延迟电路的延迟设置改变时防止毛刺。这种方法的缺陷是复杂的控制电路系统增加了功耗。另外，这种方法局限于以一为步长改变延迟设置。

图1示出了根据本公开的实施例的可编程延迟电路110。如下面进一步讨论的，延迟电路110防止了毛刺而不采用复杂的控制电路系统，并且能够在一个时钟周期中在任何延迟设置之间被改变。可编程延迟电路110还可被称为可编程延迟线或其他术语。

可编程延迟电路110包括串联耦合的多个延迟级125(1)-125(N)。延迟级125(1)-125(N)中的每个延迟级包括反相复用器140(1)-140(N)。奇数编号的延迟级125(1)、125(3)、……、125(N-1)中的每个延迟级包括与非门130(1)-130(m)，并且偶数编号的延迟级125(2)、125(4)、……、125(N)中的每个延迟级包括或非门135(1)-135(n)。与非门130(1)-130(m)和或非门135(1)-135(n)沿延迟电路110的前向路径120被布置，其中前向路径120上的信号在图1中示出的方向150上传播。反相复用器140(1)-140(N)沿延迟电路110的返回路径122被布置，其中返回路径122上的信号在图1中示出的方向152上传播。延迟电路110可以进一步包括反相器155，反相器155耦合在最后延迟级125(N)中的或非门135(n)的输出与最后延迟级125(N)中的反相复用器140(N)之间。反相器(未示出)可以耦合至延迟电路110的输出以使延迟电路110的输出反相。

延迟级125(1)-125(N)中的每个延迟级从延迟控制器160接收相应的选择信号(标示为“sel”)和/或它的反相(表示为

)。如下面进一步讨论的，选择信号sel_1至sel_N被用来通过控制信号通过延迟电路110的传播路径来控制延迟电路110的延迟设置。

在奇数延迟级125(1)、125(3)、……、125(N-1)中的每个延迟级中，相应的与非门具有第一输入、第二输入和输出，第一输入耦合到在前延迟级中的或非门的输出或延迟电路110的输入(标示为“输入”)，第二输入耦合到相应的选择信号，输出耦合到下一延迟级。当相应的选择信号是逻辑一时，相应的与非门使前向路径120上的信号反相并且将反相的信号传递给下一延迟级。当相应的选择信号是逻辑零时，相应的与非门阻止前向路径120上的信号传播至下一延迟级。因此，每个与非门130(1)-130(m)可以被考虑为是反相延迟门，其在相应的选择信号是逻辑一时被使能，并且在相应的选择信号是逻辑零时被禁用。

在奇数延迟级125(1)、125(3)、……、125(N-1)中的每个延迟级中，相应的反相复用器的第一输入(标示为“1”)耦合至下一延迟级中的反相复用器的输出，并且相应的反相复用器的第二输入(标示为“0”)耦合至在前延迟级中的或非门的输出或延迟电路110的输入。相应的反相复用器的输出耦合至在前延迟级中的反相复用器的第一输入(1)或延迟电路110的输出(标示为“输出”)。相应的反相复用器还接收相应的选择信号。当相应的选择信号是逻辑一时，相应的复用器选择第一输入(1)，并且当相应的选择信号是逻辑零时，相应的复用器选择第二输入(0)。

在偶数延迟级125(2)、125(4)、……、125(N)中的每个延迟级中，相应的或非门具有第一输入、第二输入和输出，第一输入耦合到在前延迟级中的与非门的输出，第二输入耦合到相应的选择信号的反相，输出耦合到下一延迟级或反相器155。当相应的选择信号是逻辑一(即，相应的选择信号的反相是逻辑零)时，相应的或非门使前向路径120上的信号反相并且将反相的信号传递给下一延迟级或反相器155。当相应的选择信号是逻辑零(即，相应的选择信号的反相是逻辑一)时，相应的或非门阻止前向路径120上的信号传播至下一延迟级。因此，每个或非门135(1)-135(n)可以被考虑为是反相延迟门，其在相应的选择信号是逻辑一时被使能并且在相应的选择信号是逻辑零时被禁用。

在偶数延迟级125(2)、125(4)、……、125(N)中的每个延迟级中，相应的反相复用器的第一输入(1)耦合至下一延迟级中的反相复用器的输出或反相器155的输出，并且相应的反相复用器的第二输入(0)耦合至在前延迟级中的与非门的输出。相应的反相复用器的输出耦合至在前延迟级中的反相复用器的第一输入(1)。相应的反相复用器还接收相应的选择信号。当相应的选择信号是逻辑一时，相应的复用器选择第一输入(1)，并且在相应的选择信号是逻辑零时，相应的复用器选择第二输入(0)。

如上文所讨论的，控制器160通过设置延迟级125(1)-125(N)的选择信号sel_1至sel_N的逻辑状态来设置延迟电路110的延迟。选择信号sel_1至sel_N的逻辑状态通过控制信号通过延迟电路110的传播路径来控制延迟电路110的延迟。在这一点上，每个选择信号控制相应的延迟级是将前向路径上的信号传递给下一延迟级还是将前向路径上的信号路由至返回路径。更具体地，当选择信号是逻辑一时，相应的延迟级的与非门或者或非门将前向路径120上的信号传递给下一延迟级。此外，相应的反相复用器传递返回路径上的信号。当选择信号是逻辑零时，相应的反相复用器将前向路径120上的信号路由至返回路径122。此外，相应的与非门或者或非门阻止前向路径120上的信号传播至下一延迟级。在本公开中，将理解，信号的传递或路由可以是反相的或非反相的。在图1中的示例中，信号在传递通过复用器、与非门或者或非门时被反相。

图2示出了一种示例，在该示例中，控制器160将用于第一延迟级125(1)的选择信号sel_1设置为逻辑一并且将用于其他延迟级125(1)-125(N)的选择信号sel_2至sel_N中的每个选择信号设置为逻辑零。在这一示例中，输入至延迟电路110的信号传递通过与非门130(1)并且由反相复用器140(2)路由至返回路径122。图2中示出了对于这一延迟设置的信号路径210。图2中还示出了控制器160处的选择信号的逻辑状态。

图3示出了另一示例，在该示例中，控制器160将用于第一、第二和第三延迟级125(1)-125(3)的选择信号sel_1至sel_3中的每个选择信号设置为逻辑一，并且将用于其他延迟级125(4)-125(N)的选择信号sel_4至sel_N中的每个选择信号设置为逻辑零。在这一示例中，输入至延迟电路210的信号传递通过与非门130(1)、或非门135(1)和与非门130(2)并且由反相复用器140(4)路由至返回路径122。图3中示出了对于这一延迟设置的信号路径310。图3中还示出了控制器160处的选择信号的逻辑状态。

因此，控制器160可以将延迟电路110的延迟设置(编程)为多个延迟中的任一个。最短的延迟可以对应于所有的选择信号sel_1至sel_N具有逻辑状态零，并且最长的延迟可以对应于所有的选择信号sel_1至sel_N具有逻辑状态一。控制器160可以通过以选择信号sel_1开始将对应数目的连续选择信号设置为逻辑状态一，来将延迟电路的延迟设置为最短延迟与最长延迟之间的延迟。将明白，为了容易说明，图1至图3中未明确示出控制器160与延迟电路110的选择输入之间的连接。还将明白，控制器160还可以向延迟电路110输出选择信号中的一个或多个选择信号的反相。

如上面所讨论的，当延迟电路110的延迟设置改变时，延迟电路110防止了毛刺。这可以使用延迟电路110从图2中的延迟设置改变到图3中的延迟设置的示例来解释。

在延迟设置改变之前，控制器160可以门控延迟电路110的输入并且保持延迟电路110的输入为低(即，逻辑零)。例如，如下面进一步讨论的，控制器160可以使用门控电路对输入进行门控。在输入被门控时仍然传播通过延迟电路110的信号(例如，数据信号或时钟信号)被允许传播至延迟电路110的输出。换句话说，该信号被允许冲刷出(flush out)延迟电路110。冲刷出信号的时间取决于延迟电路110的当前延迟设置。

一旦延迟电路110中的信号被冲刷出，与非门130(1)-130(m)的输出、或非门135(1)-135(n)的输出、以及反相复用器140(1)-140(N)的输出具有图4中示出的逻辑状态。图4中还示出了控制器160处的选择信号的逻辑状态。如图4中示出的，每个与非门130(1)-130(m)的输出具有逻辑状态一而不论相应的选择信号的逻辑状态如何，并且每个或非门135(1)-135(n)的输出具有逻辑状态零而不论相应的选择信号的逻辑状态如何。这归因于如下的事实：与非门130(1)-130(m)和或非门135(1)-135(n)沿前向路径120以交替方式被布置，并且前向路径120上的第一与非门130(1)的输入是逻辑零。作为结果，当控制器160改变一个或多个选择信号的逻辑状态以改变延迟电路110的延迟设置时，与非门和或非门的输出逻辑状态不改变(即，保持静态)。

如图4中示出的，奇数延迟级125(1)、125(3)、……、125(N-1)中的每个反相复用器的输出逻辑状态是逻辑一而不论相应的选择信号的逻辑状态如何，并且偶数延迟级125(2)、125(4)、……、125(N)中的每个反相复用器的输出逻辑状态是逻辑零而不论相应的选择信号的输出逻辑状态如何。因此，当控制器160改变一个或多个选择信号的逻辑状态以改变延迟电路110的延迟设置时，反相复用器140(1)-140(N)的输出逻辑状态不改变(即，保持静态)。

因此，与非门130(1)-130(m)的输出逻辑状态、或非门135(1)-135(n)的输出逻辑状态、以及反相复用器140(1)-140(N)的输出逻辑状态在延迟电路110的延迟设置的改变期间保持静态。这防止了当延迟设置改变时由于改变延迟电路的前向路径和/或返回路径中的逻辑状态所致的毛刺生成。在这一点上，图5示出了在延迟设置从图2中的延迟改变到图3中的延迟之后与非门130(1)-130(m)的输出逻辑状态、或非门135(1)-135(n)的输出逻辑状态、以及反相复用器140(1)-140(N)的输出逻辑状态。图5中还示出了控制器160处的选择信号的逻辑状态。通过比较图4与图5可以看出，与非门130(1)-130(m)的输出逻辑状态、或非门135(1)-135(n)的输出逻辑状态、以及反相复用器140(1)-140(N)的输出逻辑状态在延迟设置改变之前和之后是相同的。

在延迟设置改变之后，延迟电路110的输入不被门控。这时，延迟电路110准备好以新的延迟设置将信号(例如，数据信号或时钟信号)延迟。延迟电路110的延迟设置可以通过相应地改变选择信号的逻辑状态而从由延迟电路110支持的任何延迟改变到由延迟电路110支持的任何其他延迟，并且因此不限于以一为步长进行改变。

图6示出了用于改变延迟电路110的延迟的过程600。在步骤610中，延迟电路110的输入门控。延迟电路110的输入在被门控时可以被保持在逻辑零。在步骤620中，延迟电路110中的信号(即，在输入被门控时仍然在延迟电路110中的信号(例如，数据信号或时钟信号)被允许传播出延迟电路110)被冲刷出。在步骤630中，在信号被冲刷出延迟电路之后，延迟电路的延迟被改变。例如，延迟电路110的延迟设置可以通过相应地改变选择信号的逻辑状态而被改变为由延迟电路支持的任何延迟。在步骤640中，在延迟设置被改变之后，输入不被门控。这时，延迟电路110准备好根据新的延迟设置来延迟信号(例如，数据信号或时钟信号)。

将明白，本公开的实施例不限于上面讨论的示例。例如，替代在奇数延迟级中使用与非门并且在偶数级中使用或非门，或非门可以使用在奇数延迟级中并且与非门可以使用在偶数延迟级中。在这种示例中，当延迟电路的输入被门控时，输入可以被保持恒定在逻辑一以替代逻辑零，因为在这一示例中第一延迟级是或非门。在延迟电路被冲刷之后，在延迟电路的延迟设置的改变期间，奇数延迟级的输出逻辑状态可以在零处保持静态并且偶数延迟级的输出逻辑状态可以在一处保持静态。

图7示出了根据本公开的实施例的与非门130的示例性实施方式。与非门130包括三态反相器710，三态反相器710具有第一输入(标示为“入”)、耦合至选择信号sel的第二输入、以及输出(标示为“出”)。与非门130还包括上拉p型金属氧化物半导体(PMOS)晶体管715，其具有耦合至供电电压Vdd的源极、耦合至选择信号sel的栅极、以及耦合至三态反相器710的输出(出)的漏极。与非门130进一步包括虚设n型金属氧化物半导体(NMOS)晶体管720，其具有耦合至三态反相器710的输出(出)的漏极、以及接在一起至接地的栅极和源极。由于虚设NMOS晶体管720的栅极和源极接在一起，所以虚设NMOS晶体管720被关断。如下面进一步讨论的，虚设NMOS晶体管720用来在延迟电路110中的与非门与或非门之间提供负载平衡。

在操作中，当选择信号sel是逻辑一时，三态反相器710作为两态反相器起作用，其使第一输入(入)处的信号的逻辑状态反相并且在输出(出)处输出反相的信号。此外，上拉PMOS晶体管715被关断。因此，当选择信号sel是逻辑一时，与非门130充当反相器。

当相应的选择信号是逻辑零时，三态反相器710具有高输出阻抗，并且上拉PMOS晶体管715被接通。作为结果，上拉PMOS晶体管715将三态反相器710的输出上拉至供电电压Vdd(逻辑一)。因此，当相应的选择信号sel是逻辑零时，与非门130的输出是逻辑一而不论第一输入(入)处的逻辑状态如何。

与非门130可以用来实施图1中的与非门130(1)-130(m)中的任何一个，其中三态反相器710的第一输入(入)耦合至在前延迟级中的或非门的输出或延迟电路110的输入(入)，三态反相器710的第二输入耦合至相应的选择信号，并且三态反相器710的输出耦合至下一延迟级。

图8示出了根据本公开的实施例的或非门135的示例性实施方式。或非门135包括三态反相器810，三态反相器810具有第一输入(标示为“入”)、耦合至选择信号sel的第二输入、以及输出(标示为“输出”)。或非门135还包括下拉(NMOS)晶体管820，其具有耦合至三态反相器810的输出(出)的漏极、耦合至选择信号的反相

的栅极、以及耦合至接地的源极。或非门135进一步包括虚设PMOS晶体管815，其具有耦合至三态反相器710的输出(出)的漏极、以及接在一起至Vdd的栅极和源极。由于虚设PMOS晶体管815的栅极和源极接在一起，所以虚设PMOS晶体管815被关断。如下面进一步讨论的，虚设PMOS晶体管815用来在延迟电路110中的与非门与或非门之间提供负载平衡。

在操作中，当选择信号sel是逻辑一时，三态反相器810作为两态反相器起作用，其使第一输入(入)处的信号的逻辑状态反相并且在输出(出)处输出反相的信号。此外，下拉NMOS晶体管820被关断，因为相应的选择信号的反相

(其被输入到下拉NMOS晶体管820的栅极)是逻辑零。因此，当相应的选择信号sel是逻辑一时，或非门135充当反相器。

当选择信号sel是逻辑零时，三态反相器810具有高输出阻抗。此外，下拉NMOS晶体管820被接通，因为相应的选择信号的反相

(其被输入到下拉NMOS晶体管820的栅极)是逻辑一。作为结果，下拉NMOS晶体管820将三态反相器810的输出下拉至接地(逻辑零)。因此，当相应的选择信号是逻辑零(即，相应的选择信号的反相

是逻辑一)时，或非门130的输出是逻辑零而不论第一输入(入)处的逻辑状态如何。

或非门135可以用来实施或非门135(1)-135(n)的任何一个，其中三态反相器810的第一输入(入)耦合至在前延迟级中的与非门的输出，三态反相器810的第二输入耦合至相应的选择信号，并且三态反相器810的输出耦合至下一延迟级或反相器155。

如上面讨论的，虚设PMOS晶体管815和虚设NMOS晶体管720用来在与非门130与或非门135之间提供负载平衡。当与非门130的选择信号sel是逻辑一时，上拉PMOS晶体管715被关断。作为结果，相应的三态反相器710的输出处的负载包括均被关断的PMOS晶体管715和NMOS晶体管720。类似地，当或非门135的选择信号sel是逻辑一时，下拉NMOS晶体管820被关断。作为结果，相应的三态反相器710的输出处的负载包括均被关断的PMOS晶体管815和NMOS晶体管820。因此，当与非门130和或非门135的选择信号是逻辑一时，它们的三态反相器710和810的输出处的负载可以是大致相同的。

进一步地，与非门130的三态反相器710可以具有与或非门135的三态反相器810基本相同的结构。因此，三态反相器710和810可以具有相似的驱动能力。由于与非门130和或非门135的三态反相器具有相似的驱动能力并且驱动相似的负载，所以它们的传播延迟可以是相似的。

图9示出了根据本公开的实施例的反相复用器140的示例性实施方式。在这一示例中，复用器140具有第一输入(标示为“入1”)和第二输出(标示为“入2”)。如下面进一步讨论的，反相复用器140根据选择信号sel的逻辑状态来选择第一输入(入1)或第二输入(入2)处的信号并使其反相。

反相复用器140包括第一三态反相器910和第二三态反相器920。第一三态反相器910具有耦合至选择信号sel的一个输入和与反相复用器140的第一输入(入1)相对应的另一输入。第二三态反相器920具有耦合至选择信号的反相

的一个输入和与反相复用器140的第二输入(入2)相对应的另一输入。第一和第二三态反相器910和920的输出耦合在一起并且形成反相复用器140的输出。

在操作中，当选择信号sel是逻辑一时，第一三态反相器910使反相复用器140的第一输入(入1)处的信号反相并且在反相复用器140的输出处输出反相的信号。第二三态反相器920阻止反相复用器140的第二输入(入2)处的信号。因此，当选择信号sel是逻辑一时，反相复用器140选择第一输入(入1)处的信号。

当选择信号sel是逻辑零(即，选择信号的反相

是逻辑一)时，第二三态反相器920使反相复用器140的第二输入(入2)处的信号反相并且在反相复用器140的输出处输出反相的信号。第一三态反相器910阻止反相复用器140的第一输入(入1)处的信号。因此，当选择信号sel是逻辑零时，反相复用器140选择第二输入(入2)处的信号。

反相复用器140可以用来实施图1中的反相复用器140(1)-140(N)中的任何一个。例如，反相复用器140可以用来实施奇数延迟级125(1)、125(3)、……、125(N-1)中的反相复用器中的任何一个，其中反相复用器140的第一输入(入1)耦合至下一延迟级中的反相复用器的输出，反相复用器140的第二输入(入2)耦合至在前延迟级中的或非门的输出或延迟电路110的输入，反相复用器140的输出耦合至在前延迟级中的复用器的第一输入(入1)或延迟电路的输出，并且反相复用器接收相应的选择信号和它的反相。相应的选择信号的反相可以通过将相应的选择信号传递通过反相器(未示出)而被生成。进一步地，反相复用器140可以用来实施偶数延迟级125(2)、125(4)、……、125(N)中的反相复用器中的任何一个，其中反相复用器140的第一输入(入1)耦合至下一延迟级中的反相复用器的输出或反相器155的输出，反相复用器140的第二输入(入2)耦合至在前延迟级中的与非门的输出，反相复用器140的输出耦合至在前延迟级中的复用器的第一输入(入1)，并且反相复用器接收相应的选择信号和它的反相。

图10示出了根据本公开的实施例的三态反相器1010的示例性实施方式。在这一示例中，三态反相器1010包括反相器1015和耦合至反相器1015的输出的传输门1020。反相器1015可以使用CMOS反相器、电流饥饿型COMS反相器、或另一类型的反相器来实施。对于电流饥饿型CMOS反相器的示例，反相器的延迟可以通过调整反相器的一个或多个偏置电压而被调整。

传输门1020(也被称为传递门)包括并联耦合的NMOS晶体管1024和PMOS晶体管1022。在一个方面，NMOS晶体管1024由选择信号sel驱动，并且PMOS晶体管1022由选择信号的反相

驱动。选择信号的反相可以通过将选择信号传递通过反相器(未示出)而被生成。

在操作中，当选择信号sel是逻辑一时，传输门1020中的PMOS晶体管1022和NMOS晶体管1024被接通。作为结果，传输门1020在反相器1015的输出与三态反相器1010的输出(标示为“出”)之间提供信号路径。在这种情况中，三态反相器1010使输入(入)处的信号反相并且在输出(出)处输出反相的信号。当相应的选择信号sel是逻辑零时，传输门1020中的PMOS晶体管1022和NMOS晶体管1024被关断，由此阻止反相器1015的输出处的信号到三态反相器1010的输出。

三态反相器1010可以用来实施与非门130和或非门135中的三态反相器710和810中的任何一个。三态反相器1010还可以用来实施反相复用器140中的第一三态反相器910。通过将选择信号的反相

耦合至传输门1020中的NMOS晶体管1024，并且将选择信号耦合至传输门1020中的PMOS晶体管1024，三态反相器1010还可以用来实施反相复用器140中的第二三态反相器920。这是因为反相复用器140中的第二三态反相器920接收选择信号的反相

图11示出了根据本公开的实施例的可编程延迟电路1110的示例性实施方式。为了容易说明，图11中仅示出了前四个延迟状态125(1)-125(4)。在这一示例中，延迟级125(1)-125(N)中的每个延迟级中的反相复用器140(1)-140(N)使用图9中示出的反相复用器来实施。奇数延迟级中的每个延迟级中的与非门130(1)-130(m)使用图7中示出的与非门来实施。最后，偶数延迟级中的每个延迟级中的或非门135(1)-135(n)使用图8中的或非门来实施。因此，在这一示例中，延迟级125(1)-125(N)中的每个延迟级包括三个三态反相器，其中三态反相器之一在前向路径120上，三态反相器之一在返回路径122上，三态反相器之一耦合在前向路径115和120与返回路径122之间。

如上面讨论的，为了改变延迟电路1110的延迟设置，延迟电路1110的输入可以被门控并且在被门控时被保持在逻辑零。此外，延迟电路1110中的信号可以被冲刷出(即，在输入被门控时仍然在延迟电路1110中的信号(例如，数据信号或时钟信号)被允许传播出延迟电路1110)。一旦信号被冲刷出，延迟电路1110中的三态反相器的输出具有图12中示出的逻辑状态。如图12中示出的，对于每个奇数延迟级125(1)、125(3)、……、125(N-1)，相应的三态反相器的输出逻辑状态是逻辑一而不论相应的选择信号的逻辑状态如何。对于每个偶数延迟级125(2)、125(4)、……、125(N)，相应的三态反相器的输出逻辑状态是逻辑零而不论相应的选择信号的逻辑状态如何。作为结果，当一个或多个选择信号的逻辑状态被改变以改变延迟电路1110的延迟设置时，延迟电路1110中的三态反相器的输出逻辑状态不改变。换句话说，三态反相器的输出逻辑状态在延迟电路1110的延迟设置的改变期间保持静态，由此防止了毛刺。

在这一示例中，反相器155(图11中未示出)可以使用被使能的三态反相器来实施。这可以被完成而使得反相器155的延迟大致匹配于延迟电路1110中的其他三态反相器的延迟。

图13示出了根据本公开的实施例的其中可以使用延迟电路110的示例性系统1310。系统1310可以包括信号源1320、在信号源1320与延迟电路110的输入之间的第一门控电路1330、以及耦合至延迟电路110的输出的第二门控电路1340。在这一示例中，系统1310可以是DDR存储器接口或希望控制信号延迟的其他系统的一部分。

信号源1320被配置为产生将被延迟电路110可控延迟的信号。例如，如果该信号是时钟信号，则信号源1320可以包括时钟发生器(例如，锁相环、延迟锁定环路、晶体振荡器等)。在另一示例中，如果该信号是数据信号，则信号源1320可以包括数据源。第一门控电路1330被配置为在控制器160的控制下门控延迟电路110的输入，并且第二门控电路1340被配置为在控制器160的控制下门控延迟电路110的输出。第一门控电路1330和/或第二门控电路1340在某些实施方式中可以被省略。系统1310的输出1350可以耦合至接收延迟的信号的设备(未示出)。例如，如果系统1310是将芯片上的系统对接至外部存储器设备(例如，外部DDR SDRAM存储器设备)的存储器接口的一部分，则输出1350可以耦合至存储器设备。

在一个示例中，为了改变延迟电路110的延迟设置，控制器160可以命令第一门控电路1330门控延迟电路110的输入。作为响应，第一门控电路1330可以门控输入并且将输入保持在恒定的逻辑状态(例如，对于图1中示出的示例性实施方式是逻辑零)。控制器160然后可以允许延迟电路110中的信号冲刷出。为了这样做，控制器160可以基于延迟电路110的当前延迟设置来确定冲刷出该信号所需要的时间。冲刷出该信号所需要的时间可以近似等于与当前延迟设置相对应的延迟。在确定冲刷该信号所需要的时间之后，控制器160可以在改变延迟设置之前等待与该延迟近似相等的时间段。控制器160可以通过相应地改变一个或多个选择信号的逻辑状态来改变延迟电路110的延迟设置。在延迟设置被改变之后，控制器160可以指令第一门控电路1330不门控延迟电路110的输入。在这一示例中，第二门控电路1340可以被省略。

在另一示例中，信号源1320可以能够在控制器160的控制下将恒定的逻辑状态输出至延迟电路110。在这一示例中，为了改变延迟电路110的延迟设置，控制器160可以命令信号源1320输出恒定的逻辑状态(例如，逻辑零)。控制器160然后可以允许延迟电路110中的信号(例如，数据信号)冲刷出。在延迟电路110被冲刷出之后，控制器160可以通过相应地改变一个或多个选择信号的逻辑状态来改变延迟电路110的延迟设置。在延迟设置被改变之后，控制器160可以向信号源1320通知新的延迟设置准备好，并且信号源1320可以恢复输出信号(例如，数据信号)。在这一示例中，第二门控电路1340可以被省略。

在又另一示例中，为了改变延迟电路110的延迟设置，控制器160可以命令第二门控电路1340门控延迟电路110的输出。在输出被门控之后，控制器160可以将控制器160的延迟设置为延迟电路的最短延迟(最快设置)。例如，控制器160可以通过将所有选择信号的逻辑状态设置为零来将延迟电路110设置为最短延迟。这可以将延迟电路110中的与非门、或非门和反相复用器的输出逻辑状态迫使为在延迟改变期间保持静态的状态(例如，图4或图12中所示出的输出逻辑状态)。在延迟160被设置为最短延迟之后，控制器160可以将延迟电路的延迟设置改变为期望的延迟(例如，由延迟电路110支持的任何延迟)。在延迟设置被改变为期望延迟之后，控制器160可以命令第二门控电路1340不门控延迟电路110的输出。

在这一示例中，在延迟电路110的输出被门控时仍然在延迟电路110中传播的信号(例如，数据信号或时钟信号)的一部分可能丢失。相对照地，在上面讨论的其他示例中，延迟电路110中的信号被允许在延迟设置改变之前冲刷出。此外，在这一示例中，控制器1330可以在第二门控电路1340门控延迟电路110的输出期间指令第一门控电路1330门控延迟电路110的输入。第一门控电路1330还可以保持延迟电路的输入处的逻辑状态恒定(例如，逻辑零)。

图14是用于改变延迟电路的延迟设置的方法1400的流程图，其中延迟设置由多个选择信号(例如，选择信号sel_1至sel_N)的逻辑状态来控制。该方法可以由控制器160执行。

在步骤1410中，延迟电路的输入被保持在恒定的逻辑状态。对于图1中示出的示例性延迟电路110，延迟电路110的输入可以被保持恒定在逻辑零。这可以例如通过门控延迟电路110的输入并且将输入保持为低来完成。在另一示例中，这可以通过使信号源(例如，数据源)向延迟电路110输出恒定的逻辑值零来完成。

在步骤1420中，在延迟电路的输入被保持在恒定的逻辑状态时，延迟电路中的信号被冲刷出延迟电路。例如，信号可以通过允许信号传播出延迟电路而被冲刷出。冲刷出延迟电路中的信号(例如，数据信号或时钟信号)所需要的时间可以近似等于与延迟电路的当前延迟设置相对应的延迟。

在步骤1430中，在延迟电路被冲刷出之后，多个选择信号中的一个或多个选择信号的逻辑状态被改变以改变延迟电路的延迟设置。例如，延迟控制器(例如，控制器160)可以改变一个或多个选择信号(例如，选择信号sel_1至sel_N)的逻辑状态以将延迟电路的延迟设置改变为由延迟电路支持的任何延迟。

将明白，根据上面讨论的实施例中的任何实施例的延迟控制器可以利用被设计为执行本文描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件、或它们的任何组合来实施。通用处理器可以是微处理器，但是在替代方式中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器可以通过执行软件来执行本文描述的延迟控制器的功能，该软件包括用于执行这些功能的代码。软件可以被存储在计算机可读存储介质上，诸如RAM、ROM、EEPROM、光盘、和/或磁盘。

本公开的之前描述被提供以使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对本领域的技术人员将容易是明显的，并且本文定义的一般原理可以应用于其他变型而不偏离本公开的精神或范围。因此，本公开不意图为限于本文描述的示例，而是符合于与本文公开的原理和新颖特征相一致的最宽范围。

Claims (27)

1.一种延迟电路，包括：

串联耦合的多个延迟级，其中所述延迟级中的每个延迟级包括：

所述延迟电路的前向路径上的延迟门，其中所述延迟门被配置为取决于相应的选择信号的逻辑状态来传递所述前向路径上的信号或阻止所述前向路径上的所述信号；以及

所述延迟电路的返回路径上的复用器，其中所述复用器被配置为取决于所述相应的选择信号的所述逻辑状态来传递所述返回路径上的信号或将所述前向路径上的所述信号路由至所述返回路径；

其中全部所述多个延迟级中的所述延迟门和所述复用器被配置为维持静态的输出逻辑状态而不管在所述延迟电路的延迟设置的改变期间对所述选择信号中的一个或多个选择信号的逻辑状态的改变。

2.根据权利要求1所述的延迟电路，其中所述延迟门是反相的并且所述复用器是反相的。

3.根据权利要求2所述的延迟电路，其中所述复用器中的一个复用器包括：

第一三态反相器，具有第一输入、第二输入和第一输出，所述第一输入耦合至所述返回路径上的所述复用器中的另一复用器的输出，所述第二输入被配置为接收所述相应的选择信号；以及

第二三态反相器，具有第三输入、第四输入和第二输出，所述第三输入耦合至所述前向路径上的所述延迟门中的一个延迟门的输出，所述第四输入被配置为接收所述相应的选择信号的反相，所述第二输出耦合至所述第一三态反相器的所述第一输出。

4.一种延迟电路，包括：

串联耦合的多个延迟级，其中所述延迟级中的每个延迟级包括：

所述延迟电路的前向路径上的延迟门，其中所述延迟门被配置为取决于相应的选择信号的逻辑状态来传递所述前向路径上的信号或阻止所述前向路径上的所述信号；以及

所述延迟电路的返回路径上的复用器，其中所述复用器被配置为取决于所述相应的选择信号的所述逻辑状态来传递所述返回路径上的信号或将所述前向路径上的所述信号路由至所述返回路径；

其中所述延迟级中的奇数编号的延迟级中的所述延迟门包括与非门，并且所述延迟级中的偶数编号的延迟级中的所述延迟门包括或非门；或者所述延迟级中的奇数编号的延迟级中的所述延迟门包括或非门，并且所述延迟级中的偶数编号的延迟级中的所述延迟门包括与非门。

5.根据权利要求4所述的延迟电路，其中所述与非门中的一个与非门包括：

第一三态反相器，具有第一输入、第二输入和输出，所述第一输入耦合至所述前向路径上的所述或非门中的第一或非门的输出，所述第二输入被配置为接收所述相应的选择信号，所述输出耦合至所述前向路径上的所述或非门中的第二或非门的输入；以及

上拉晶体管，具有耦合至供电轨的源极、被配置为接收所述相应的选择信号的栅极、以及耦合至所述第一三态反相器的所述输出的漏极。

6.根据权利要求5所述的延迟电路，其中所述与非门中的所述一个与非门进一步包括虚设晶体管，所述虚设晶体管具有耦合至所述第一三态反相器的所述输出的漏极、以及接在一起至接地的栅极和源极。

7.根据权利要求5所述的延迟电路，其中所述或非门中的所述第二或非门包括：

第二三态反相器，具有第一输入、第二输入和输出，所述第一输入耦合至所述前向路径上的与非门中的所述一个与非门的所述输出，所述第二输入被配置为接收所述相应的选择信号，所述输出耦合至所述前向路径上的所述与非门中的另一与非门的输入；以及

下拉晶体管，具有耦合至所述第二三态反相器的所述输出的漏极、被配置为接收所述相应的选择信号的反相的栅极、以及耦合至接地的源极。

8.根据权利要求5所述的延迟电路，其中所述第一三态反相器包括：

反相器，耦合至所述前向路径上的所述或非门中的所述第一或非门的所述输出、以及输出；以及

传输门，耦合在所述反相器的所述输出与所述前向路径上的所述或非门中的所述第二或非门的所述输入之间，其中所述传输门被配置为取决于所述相应的选择信号的所述逻辑状态来传递或阻止所述反相器的所述输出处的信号。

9.根据权利要求4所述的延迟电路，其中所述或非门中的一个或非门包括：

三态反相器，具有第一输入、第二输入和输出，所述第一输入耦合至所述前向路径上的所述与非门中的第一与非门的输出，所述第二输入被配置为接收所述相应的选择信号，所述输出耦合至所述前向路径上的所述与非门中的第二与非门的输入；以及

下拉晶体管，具有耦合至所述三态反相器的所述输出的漏极、被配置为接收所述相应的选择信号的反相的栅极、以及耦合至接地的源极。

10.根据权利要求9所述的延迟电路，其中所述或非门的所述一个或非门进一步包括虚设晶体管，所述虚设晶体管具有耦合至所述三态反相器的所述输出的漏极、以及接在一起至供电轨的栅极和源极。

11.一种延迟系统，包括：

延迟电路，包括串联耦合的多个延迟级，其中所述延迟级中的每个延迟级包括：

所述延迟电路的前向路径上的延迟门，其中所述延迟门被配置为取决于相应的选择信号的逻辑状态来传递所述前向路径上的信号或阻止所述前向路径上的所述信号；以及

所述延迟电路的返回路径上的复用器，其中所述复用器被配置为取决于所述相应的选择信号的所述逻辑状态来传递所述返回路径上的信号或将所述前向路径上的所述信号路由至所述返回路径；以及

控制器，被配置为改变所述选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的延迟设置，其中全部所述多个延迟级中的所述延迟门和所述复用器被配置为维持静态的输出逻辑状态而不管所述控制器对所述选择信号中的所述一个或多个选择信号的所述逻辑状态的改变。

12.根据权利要求11所述的延迟系统，其中所述延迟门是反相的并且所述复用器是反相的。

13.根据权利要求12所述的延迟系统，其中所述复用器中的一个复用器包括：

第一三态反相器，具有第一输入、第二输入和第一输出，所述第一输入耦合至所述返回路径上的所述复用器中的另一复用器的输出，所述第二输入被配置为接收所述相应的选择信号；以及

第二三态反相器，具有第三输入、第四输入和第二输出，所述第三输入耦合至所述前向路径上的所述延迟门中的一个延迟门的输出，所述第四输入被配置为接收所述相应的选择信号的反相，所述第二输出耦合至所述第一三态反相器的所述第一输出。

14.根据权利要求11所述的延迟系统，进一步包括门控电路，所述门控电路被配置为在所述控制器的控制下选择性地门控所述延迟电路的输入，其中所述控制器被配置为命令所述门控电路门控所述延迟电路的所述输入，以在所述延迟电路的所述输入被门控时等待所述延迟电路中的数据信号或时钟信号冲刷出所述延迟电路，并且在所述信号被冲刷出之后改变所述选择信号中的所述一个或多个选择信号的所述逻辑状态以改变所述延迟电路的所述延迟设置。

15.根据权利要求11所述的延迟系统，进一步包括门控电路，所述门控电路被配置为在所述控制器的控制下选择性地门控所述延迟电路的输出，其中所述控制器被配置为命令所述门控电路门控所述延迟电路的所述输出，以设置所述延迟电路的所述延迟设置为第一延迟，并且在所述延迟电路的所述延迟设置被设置为所述第一延迟之后改变所述选择信号中的所述一个或多个选择信号的所述逻辑状态以将所述延迟电路的所述延迟设置改变为第二延迟。

16.根据权利要求15所述的延迟系统，其中所述第一延迟是所述延迟电路的最短延迟。

17.一种延迟系统，包括：

延迟电路，包括串联耦合的多个延迟级，其中所述延迟级中的每个延迟级包括：

所述延迟电路的前向路径上的延迟门，其中所述延迟门被配置为取决于相应的选择信号的逻辑状态来传递所述前向路径上的信号或阻止所述前向路径上的所述信号；以及

所述延迟电路的返回路径上的复用器，其中所述复用器被配置为取决于所述相应的选择信号的所述逻辑状态来传递所述返回路径上的信号或将所述前向路径上的所述信号路由至所述返回路径；以及

控制器，被配置为改变所述选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的延迟设置，

其中所述延迟级中的奇数编号的延迟级中的所述延迟门包括与非门，并且所述延迟级中的偶数编号的延迟级中的所述延迟门包括或非门；或者所述延迟级中的奇数编号的延迟级中的所述延迟门包括或非门，并且所述延迟级中的偶数编号的延迟级中的所述延迟门包括与非门。

18.根据权利要求17所述的延迟系统，其中所述与非门中的一个与非门包括：

三态反相器，具有第一输入、第二输入和输出，所述第一输入耦合至所述前向路径上的所述或非门中的第一或非门的输出，所述第二输入被配置为接收所述相应的选择信号，所述输出耦合至所述前向路径上的所述或非门中的第二或非门的输入；以及

上拉晶体管，具有耦合至供电轨的源极、被配置为接收所述相应的选择信号的栅极、以及耦合至所述三态反相器的所述输出的漏极。

19.根据权利要求17所述的延迟系统，其中所述或非门中的一个或非门包括：

三态反相器，具有第一输入、第二输入和输出，所述第一输入耦合至所述前向路径上的所述与非门中的第一与非门的输出，所述第二输入被配置为接收所述相应的选择信号，所述输出耦合至所述前向路径上的所述与非门中的第二与非门的输入；以及

下拉晶体管，具有耦合至所述三态反相器的所述输出耦合的漏极、被配置为接收所述相应的选择信号的反相的栅极、以及耦合至接地的源极。

20.一种用于改变延迟电路的延迟设置的方法，其中所述延迟设置由多个选择信号的逻辑状态控制，所述方法包括：

将所述延迟电路的输入保持在恒定的逻辑状态；

在所述延迟电路的所述输入被保持在所述恒定的逻辑状态时冲刷出所述延迟电路中的信号；以及

在所述信号被冲刷出之后，改变所述多个选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的所述延迟设置；

其中所述延迟电路包括串联连接的多个延迟级，每个延迟级包括相应的一个或多个延迟门，其中全部所述多个延迟级中的所述延迟门被配置为维持静态的输出逻辑状态而不管在所述延迟电路的延迟设置的改变期间对所述选择信号中的一个或多个选择信号的逻辑状态的改变。

21.根据权利要求20所述的方法，其中所述信号是数据信号或时钟信号。

22.根据权利要求20所述的方法，进一步包括门控所述延迟电路的所述输入，其中在所述延迟电路中的所述信号正被冲刷出所述延迟电路时所述延迟电路的所述输入被门控。

23.一种用于改变延迟电路的延迟设置的方法，其中所述延迟设置由多个选择信号的逻辑状态控制，所述方法包括：

将所述延迟电路的输入保持在恒定的逻辑状态；

在所述延迟电路的所述输入被保持在所述恒定的逻辑状态时冲刷出所述延迟电路中的信号；以及

在所述信号被冲刷出之后，改变所述多个选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的所述延迟设置；

其中所述延迟电路包括所述延迟电路的前向路径上的交替的与非门和或非门，并且当所述多个选择信号中的所述一个或多个选择信号的所述逻辑状态被改变时所述与非门和所述或非门的输出逻辑状态保持静态。

24.一种用于改变延迟电路的延迟设置的装置，其中所述延迟设置由多个选择信号的逻辑状态控制，所述装置包括：

用于将所述延迟电路的输入保持在恒定的逻辑状态的部件；

用于在所述延迟电路的所述输入被保持在所述恒定的逻辑状态时冲刷出所述延迟电路中的信号的部件；以及

用于在所述信号被冲刷出之后改变所述多个选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的所述延迟设置的部件；

其中所述延迟电路包括串联连接的多个延迟级，每个延迟级包括相应的一个或多个延迟门，其中全部所述多个延迟级中的所述延迟门被配置为维持静态的输出逻辑状态而不管在所述延迟电路的延迟设置的改变期间对所述选择信号中的一个或多个选择信号的逻辑状态的改变。

25.根据权利要求24所述的装置，其中所述信号是数据信号或时钟信号。

26.根据权利要求24所述的装置，进一步包括用于门控所述延迟电路的所述输入的部件，其中在所述延迟电路中的所述信号正被冲刷出所述延迟电路时所述延迟电路的所述输入被门控。

27.一种用于改变延迟电路的延迟设置的装置，其中所述延迟设置由多个选择信号的逻辑状态控制，所述装置包括：

用于将所述延迟电路的输入保持在恒定的逻辑状态的部件；

用于在所述延迟电路的所述输入被保持在所述恒定的逻辑状态时冲刷出所述延迟电路中的信号的部件；以及

用于在所述信号被冲刷出之后改变所述多个选择信号中的一个或多个选择信号的逻辑状态以改变所述延迟电路的所述延迟设置的部件；

其中所述延迟电路包括所述延迟电路的前向路径上的交替的与非门和或非门，并且当所述多个选择信号中的所述一个或多个选择信号的所述逻辑状态被改变时所述与非门和所述或非门的输出逻辑状态保持静态。

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