CN1200601A - 输出信号重复周期不同于输入信号的钳形运动延迟电路 - Google Patents

输出信号重复周期不同于输入信号的钳形运动延迟电路 Download PDF

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Abstract

一种延迟电路具有一个沿一方向逐级传送输入脉冲(CLK10)的第一延迟线(11);一个沿相反方向逐级传送前述输入脉冲的第二延迟线(12);一个可有效实现对第一延迟线中有关各级的输出电位与第二延迟线中有关各级的输出电位进行比较的比较器,以检查各输出电位对是否在逻辑位上相互协合,当输出电位相互协合时,产生一输出定时信号,该输出定时信号的脉冲重复周期正好为输入脉冲信号的一半。

Description

输出信号重复周期不同于输入信号的 钳形运动延迟电路
本发明涉及一种延迟电路，更具体地，涉及一种钳形运动延迟电路，它可产生脉冲重复周期与输入信号不同的输出信号。
在日本未审定的特许专利申请(JPA)No.8-237091中，本发明人提出一种同步延迟电路。先前的同步延迟电路产生一定时信号，其重复周期为是钟信号的一半。图1表示本发明人先前提出的延迟电路。
该延迟电路由第一延迟线、第二延迟线2及联接在延迟线1和2之间的转移电路3组成。第一延迟线1由一列延迟元件实现，第二延迟线由两列延迟元件构成。转移电路3包括一些并列的变换门。变换门的各输入节点与延迟线1的延迟元件相连，各输出节点有选择地连接到两列串接的延迟元件上。
时钟信号CLK1由输入端4提供给信号接收电路5，信号接受电路5由时钟信号CLK1产生时钟信号CLK2。时钟信号CLK2作为控制信号CTL1直接供给转移电路3，并通过一延迟电路6送至第一延迟线1。
第一延迟线1通过延迟元件向右传送时钟信号CLK2。转移电路3响应控制信号CTL1，并从第一延迟线1的延迟元件有选择地传输一组时钟信号CLK2到第二延迟线2的延迟元件上。第二延迟线2使一组时钟信号CLK2通过延迟元件向左传输，或门7从这组时钟信号CLK2产生一输出时钟信号CLK3。
第二延迟线的设计使其产生的延时为第一延迟线延时的一半。在时钟重复周期内，第一时钟脉冲CLK2传至第一延迟线的某一特定点，而下一个时钟脉冲CLK2使转移电路3将时钟脉冲CLK2传送到第二延迟线的两列串接组件中的一个上。这样，时钟脉冲CLK2在时钟周期的中间点从第二延迟线2输出。因此，已有技术的延迟电路技术要求对第一延迟1和第二延迟线2进行精确设计，以使其可以产生两种延迟，日本未审定特许专利申请中提出将延迟元件数定为2∶1。换句话说，时钟信号CLK3的输出定时取决于第一延迟线1和第二延迟线2的电路结构。然而，即使将延迟元件选为2∶1，仍未考虑到延迟线1/2的布局，某些布局不能使两种延时保证为2∶1。这意味着时钟信号CLK3的输出定时会编离时钟重复周期的中点。
因此，本发明的一个重要目的在于提供一种延迟电路，它可按目标定时精确产生一输出脉冲。
按照本发明，可给出一种由一输入信号产生一输出定时信号的延迟电路。该延迟电路由第一延迟线和第二延迟线组成。第一延迟线具有由许多第一节点串接组成的第一节点组，并且将输入信号由第一节点组的起始节点向最终结点传输，第二延迟线具有由许多第二节点串接组成的第二节点组，并且将输入信号由第二节点组的起始节点向最终节点传输，使第一节点由起始节点到最终节点与第二节点组由最终节点到起始节点各自分别成对，结果形成许多节点对及同这些节点对连接的比较器，并且对多个节点对的输出进行比较，以发现节点对的输出是否相互协合，从而确定输出定时信号的定时时间。
通过结合附图的下述描述会对延迟电路的特性和优点有更清楚的了解。
图1为表明日本未审定特许专利申请No.8-237091中公布的已有技术延迟电路的线路图；
图2为本发明的延迟电路原理图；
图3为说明延迟电路结构的电路图。
首先参阅图2，体现本发明的延迟电路由一向右传输输入时钟信号CLK10的第一延迟线11，一向左传输时时钟信号CLK10的第二延迟线12，一连接于第一延迟线11和第二延迟线12之间用于将一组时钟信号CLK10由第一延迟线11转移至第二延迟线12的转移电路13，以及一连接于第一延迟线11和第二延迟线12之间以产生输出时钟信号CLK11的比较器14所构成。转移电路13对用作定时控制信号CTL10的下一个时钟信号CLK10响应，并将一组时钟信号CLK10由第一延迟线11转移至第二延迟线12。第二延迟线12传输时钟信号CLK10的方向与第一延迟线11相反，并将一组时钟信号CLK10传送给比较器14。第一延迟线11将下一组时钟信号CLK10馈送给比较器14，比较器14将时钟信号CLK10与下一组时钟信号CLK10进行比较，并在二者同时存在时产生输出时钟信号CLK11。比较器14的设计可使其在输出时钟信号CLK11的时钟重复周期为时钟信号CLK10的时钟重复周期的一半时产生特定时间的输出时钟信号。
图3表明延迟电路的详细电路结构。在延迟电路中进一步引入了控制器15和线或门16。在以下叙述中，假定高电平和低电平分别相当逻辑“1”和逻辑“0”。
第一延迟线11包括与非门NA11，NA12，NA13，NA14……及或非门NR11，NR12，NR13，NR14……。与非门NA11到NA14……与或非门NR11到NR14……互相交错，且与非门NA11至NA14和或非门NR11至NR14是串联连接到下一个或非门NR11至NR14和下一个与非门NA11到NA14。与非门NA11至NA14及或非门NR11至NR14各自分别作为延迟元件，在第一延迟线中，这些与非/或非门NA11/NR11/NA12/NR12/NA13/NR13/NR14/NA14依次编号作为第一延迟元件，第二延迟元件，第三延迟元件……及第八延迟元件。
与非门NA11有二个输入节点。二个输入节点中，其中之一与正电源电压线VDD相接，并被置于逻辑“1”电平。因此，与非门NA11总是处于允许操作状态，并在其另一个输入节点翻转电位电平/逻辑电平。时钟信号CLK10被馈送至另一个输入节点，于是，与非门NA11在其输出节点产生互补时钟信号CLB10。在时钟信号CLK10到达另一输入节点及在输出节点生成互补时钟信号CLKB10之间产生一段延时。互补时钟信号CLKB10被传送至或门NR11及转移电路13。
或非门NR11也有二个输入节点。其中之一与地线相连接，被置于逻辑“0”位。另一输入节点与与非门NA11输出节点相连接。因此，或非门NR11也总是处于许可操作状态，且在另一个输入节点翻转电位或逻辑电平。在互补时钟信号CLKB10到达输入节点和在输出节点重新生成时钟信号CLK10之间产生一段延时。重新生成的时钟信号CLK10被加到与非门NA12及转移电路13。
正的高电平重新生成的时钟信号CLK10被传送到与非门NA12的两个输入节点上，并传送互补时钟信号CLKB10至或非门NR12及转移电路13。与非门NA12同样也产生一段延时。
转移电路13将一许可信号EBL1及互补的许可信号EBLB1传送给或非门NR12/NR13/NR14及与非门NA13/NA14。在许可信号是低电位时，或非门NR12/NR13/NR14响应时钟/互补时钟信号CLK10/CLKB10，高电位的互补许可信号EBLB1使与非门NA13/NA14响应时钟/互补时钟信号CLK10/CLKB10。这样，或非门NR12/NR13/NR14及与非门NA13/NA14同时成为对时钟/互补时钟信号CLK10/CLKB10响应。
控制器15包括一信号通路15a及一反相器IV10，通路15a与反相器IV10是并联设置的。信号通路15a与输入时钟信号线17相连接。反相器IV10的输入节点也与输入时钟信号线17相接。因此，控制器15可由时钟信号CLK10产生一低电平的控制信号CTL10和互补控制信号CTLB10，并将控制信号CTL10及互补控制信号CTLB10送至转移电路13。
当控制信号CTL10处于低电位、互补控制信号CTLB10相应处于高电位时，转移电路13将处于低位的许可信号EBL1及处于高位的互补许可信号EBLB1送至或非门NR12/NR13/NR14及与非门NA13/NA14，时钟信号/互补时钟信号CLK10/CLKB10通过或非/与非门NR12/NA13/NA14/NR14向右传送。
转移电路13包括并列设置的二输入端或非门NR21/NR22/NR23/NR24和二输入端与非门NA21/NA22/NA23/NA24，且或非门NR21/NR22/NR23/NR24与与非门NA21/NA22/NA23/NA24分别相互交替布置。控制信号CTL10被送至与非门NA21/NA22/NA23/NA24，互补控制信号CTLB10被送至或非门NR21/NR22/NR23/NR24。或非门NR21/NR22/NR23/NR24的输出节点分别与与非门NA11/NA12/NA13/NA14的输入节点相连接，与非门NA21/NA22/NA23/NA24的输入节点或或非门NR11/NR12/NR13/NR14的输出节点相连接。这些或非/与非门NR21/NA21/NR22/NA22/NR23/NA23/NR24/NA24分别编号为第一比较元件，第二比较元件，第三比较元件……和第八比较元件，且第一到第八比较元件分别与第一至第八延迟元件相对应。
低电平控制信号CTL10及高电平互补控制信号CTLB10使得与非门NA21/NA22/NA23/NA24及或非门NR21/NR22/NR23/NR24对时钟信号/互补时钟信号CLK10/CLKB10响应。与非门NA21/NA22/NA23/NA24及或非门NR21/NR22/NR23/NR24反转时钟信号/互补时钟信号CLK10/CLKB10，并将反转的信号CLKB10/CLK10送至第二延迟线。或非门NR21/NR22/NR23/NR24及与非门NA21/NA22/NA23/NA24将许可信号EBL1及互补许可信号EBLB1送至或非门NR12/NR13/NR14及与非门NA13/NA14。每一或非/与非门NR21/NA21/NR22/NA22/NR23将许可信号/互补许可信号EBL1/EBLB1由第一延迟线11的相应延迟元件送至第一相应的第三延迟元件上。
第二延迟线12包括二输入端与非门NA31/NA32/NA33/NA34及二输入端或非门NR31/NR32/NR33/NR34，且与非门NA31/NA32/NA33/NA34和或非门NR31/NR32/NR33/NR34分别相互交替布置。与非门NA31/NA32/NA33/NA34和或非门NR31/NR32/NR33/NR34串联连接到下一个或非门NR31/NR32/NR33/NR34及下一个与非门NA31/NA32/NA33/NA34。与非门NA24/NA23/NA22/NA21将时钟/互补时钟信号CLK10/CLKB10送至与非门NA31/NA32/NA33/NA34，或非门NR24/NR23/NR22/NR21将时钟/互补时钟信号CLK10/CLKB10送至或非门NR31/NR32/NR33/NR34。与非门/或非门NA31/NR31/NA32/NR32/NA33/NR33/NA34/NR34系列向左传输时钟/互补时信号CLK10/CLKB10，与非门/或非门NA31/NR31/NA32/NR32/NA33/NR33/NA34/NR34在时钟/互补时钟信号的传输中产生一段延时。与非门/或非门NA31/NR31/NA32/NR32/NA33/NR33/NA34/NR34分别编号为第一延迟元件，第二延迟元件……和第八延迟元件，在第二延迟线12中由第八至第一延迟元件分别与第一延迟线11中第一至第八延迟元件相对应。这样，第一延迟元件NA11到第八延迟元件NR14分别与第八延迟元件NA31至第一延迟元件NR34成对，第一延迟线11中第八延迟元件NR14到第一延迟元件NA11及第二延迟线12中第一延迟元件NA31至第八延迟元件NR34分别形成一个第一延迟元件对NR14/NA31至第八延迟元件对NA11/NR34。
比较器14包括：并行设置的二输入端与非门NA41/NA42/NA43/NA44，和与非门NA41/NA42/NA43/相互交替的两输入端或非门NR41/NR42/NR43/NR44，以及分别和与非门NA41/NA42/NA43/NA44串接的反相器IV41/IV42/IV43/IV44。与非门NA31/NA32/NA33/NA34的输出节点分别同与非门NA41/NA42/NA43/NA44输入节点相连接，或非门NR14/NR13/NR12/NR11的输出节点分别同与非门NA41/NA42/NA43/NA44的其它输入节点相连接。另一方面，或非门NR31/NR32/NR33的输出节点分别同或非门NR41/NR42/NR43的输入节点相连接，与非门NA14/NA13/NA12的输出节点分别同或非门NR41/NR42/NR43的输入节点相连接。这样，第一延迟线11及第二延迟线12将时钟/互补时钟信号CLK10/CLKB10送到比较器14。与非门/或非门NA41/NR41/NA42/NR42/NA43/NR43/NA44编号为第一比较元件，第二比较元件，……及第七比较元件，由第一比较元件NA41至第七比较元件NA44分别比较来自第一延迟元件对NR14/NA31到第七延迟元件对NR11/NA34的电位电平。
NR41至NR43的每一或非门将第一延迟线11延迟元件的输出节点的电位电平与第二延迟线12中延迟元件输出节点的电位电平进行比较，看两个输入电位是否对应于逻辑“0”电平。如两个电位均相当于逻辑“0”，则或非门NR41至NR43产生一个Vdd正高位控制信号CTL11，并将共送至线或门16。
另一方面，与非门NA41至NA44的每一个与非门将第一延迟线11中的各个输出节点电位同第二延迟线的各个输出节点电位进行比较，看两个电位是否均对应于逻辑“1”。如果两电位均相应为逻辑“1”，则与非门NA41至NA44产生一个低电位互补控制信号CTLB11，并将其送至相连的反相器IV41/IV42/IV43。反相器IV41至IV43由互补控制信号CTLB11生成控制信号CTL11，并将送至线或门16。
线或门16包括电流源16a，输出时钟信号线16b，放电线16c及n沟道增强型开关晶体管SW1、SW2、SW3、SW4、SW5、SW6和SW7，这些开关管输出时钟信号16b和放电线16c之间并联。N沟道增强型开关晶体管SW1/SW3/SW5/SW7分别由反相器IV41/IV42/IV43/IV44进行门控制，其它几个n沟道增强型开关晶体管SW2/SW4/SW6分别由或非门NR41/NR42/NR43/NR44进行门控制。
电流源16a包括一个连接于正电源电压线VDD和输出时钟信号线16b之间的P沟道增型晶体管CH1，一个由反相器IV51/IV52/IV53串联组合实现的延迟线16d和一个由延迟线16d许可工作的二输入端与非门NA51。与非门NA51两输入节点之一直接与控制器15相连，另一输入节点通过延迟线16d同控制器15相接。控制信号CTL10被送至与非门NA51和延迟线16d。奇数级的反相器IV51/IV52/IV53形成延迟线16d，并将一许可信号EBL2送至与非门NA51。与非门NA51根据高电位许可信号EBL2被许可操作，并在控制信号CTL10由低电位变为高电位之后的一定时间使控制信号CTL12变为低电位。低电位控制信号CTL12使得P沟道增强型充电晶体管CH1导通，P沟道型晶体管CH1使输出时钟信号线16b提升至正电源电压Vdd。一定时间之后，延迟线16d使许可信号EBL2变为低电位，且与非门NA51将控制信号CTL12翻转为禁止动作的高电位。从而，输出时钟信号线16b和正电源电压线Vdd隔离。
据此，n沟道增强型开关晶体管SW1至SW7由比较器14进行门控制，正电源电压Vdd通过SW1至SW7中的至少一个n沟道增强型开关晶体管由输出时钟信号线16b进行放电，从而使输出时钟信号CTL11的电位发生改变。
现假设一时钟脉冲CLK10-1及下一个时钟脉冲CLK10-2以间隔方式使输入时钟信号线17变为高电位，第一延迟线11中高电位时钟脉冲CLK10-1由第一延迟元件NA11向第八延迟元件NA14传送。在时钟脉冲CLK10-1的后沿和下一个时钟脉冲CLK10-2的前沿之间，控制器15将低电位控制信号CTL10及高电位互补控制信号CTLB10送至与非门NA21/NA22及或非门NR21/NR22/NR23。低电位控制信号CTL10和高电位互补控制信号CTLB10使与非门NA21/NA22/NA23/NA24和或非门NR21/NR22/NR23/NR24封锁，且比较器不能将第一延迟线11中与非门/或非门NA11到NR14的输出结点电位传送至第二延迟线12。然而，或非门NR21/NR22/NR23和与非门NA21/NA22可将低电位的许可信号EBL1和高电位的互补许可信号EBLB1送至相联的或非门NR12/NR13/NR14和与非门NA13/NA14，并使第一延迟线能将时钟脉冲CLKB1和互补时钟脉冲CLKB-1由一个延迟元件传送至下一个延迟元件。
当下一时钟脉冲CLK10-2使输入时钟信号线17变为高位时，控制器115使控制信号CTL10和互补控制信号CTLB10分别变为高电位和低电位，并允许转移电路13工作。然后，转移电路13将第一延迟元件NA11至第八延迟元件NR14的输出节点的各电位翻转，并将翻转了的各个电位电压送至第八延迟元件NR34到第一延迟元件NA31的各个输入节点上。
第二延迟线12使时钟/互补时钟脉冲CLK10-1/CLKB10-1向第八延迟元件NR34的方向传送，电位由第一延迟元件NA31到第八延迟元件NR34依次相继变化。另一方面，时钟脉冲/互补时钟脉冲CLK10-2/CLKB10-2在第一延迟线11中向第八延迟元件NR14的方向传送，由第一延迟元件NA11到第八延迟元件NA14的输出节点电位顺续地变化。第一延迟元件对NR14/NA31至第七延迟元件对NR11/NA34继续将各个对电位送至第一比较元件NA41至第七比较元件NA44，第一比较元件NA41至第七比较元件NA44对输入电位进行比较，看它们是否在逻辑位上相互关联。当时钟脉冲CLK10-2前沿到达之后的约等于一半脉冲重复周期的时间过后的某一特定时间，在来自第一延迟线11的电位同来自第二延迟线12的电位在逻辑上一致的情况下，比较器14产生控制信号CTL11。
电流源16a已对输出时钟信号线16b充电，控制信号CTL11使相联的n沟道增强型开关晶体管开通。这样，输出时钟信号线16b上电位变成低电位，线或门16以特定定时使输出时钟信号CLK11发生改变。
如果延迟电路为多级结构，则这种延迟电路能够以输入时钟信号的脉冲重复周期的1/4，3/4，……的另一定时产生输出脉冲信号。
由以上的描述可以了解，一定的定时是由比较器14决定的，输出时钟信号是在一段延时之后产生的，且该延迟时间等于来自输入信号变化时间的一个或一个以上的等分时间。因此，不必事先规定第一延迟线与第二延迟线的时间差为脉冲重复周期的一半。
这些与非门和或非门构成了第一延迟线11，第二延迟线12，转移电路13和比较器14的基本部分；因而，信号传输中引入的延时很容易计算出来。
虽然以上仅指出和叙述了本发明的一个特定实施例，但很显然，对于熟悉本领域并具有技能的人来说，可以实现各种各样的修正和变化，但都在本发明的内含和范围内。
例如，电流源16a可由一个电阻来代替。
上述实施例建立在与非门功能的基础之上。也可根据或非门的功能而构建另外一种延迟电路。
对于某一定时，上述实施例是将来自第一延迟线11的电位和第二延迟线12送来的电位比较。另外一种延迟电路可以利用脉冲沿来检定定时。
也可用来部分半导体集成电路部件来构建延迟电路。

Claims (18)

1、一种由输入信号(CLK10)产生输出定时信号(CLK11)的延迟电路，包含：
第一延迟线(11)，它具有由多个第一节点串接构成的第一节点组，并使所说的输入信号由第一节点组的起始节点向最后一个节点传送；
第二延迟线(12)，它具有由多个第二节点串接构成的第二节点组，并使输入信号由第二节点组的起始节点向最后一个节点传送，所述第一节点组的所述起始节点至所述最后节点同所述第二节点组的所述最后节点至所述起始节点分别成对，以形成许多节点对，其特征在于
比较器(14)，它同所述的多个节点对相联接，并比较所述多个节点对的输出，看所述多个节点对的各节点对的输出是否相互协合，以决定产生所说的输出信号的时间分配。
2、如权利要求1所述的延迟电路，其特征在于它还包含联接在所述的第一延迟线和所述的第二延迟线之间的用于将输入信号由第一延迟线转移至第二延迟线的转移电路(13)。
3、如权利要求2所述的延迟电路，其特征在于所述的转移电路包括多个转移元件(NR21/NA21/NR22/NA22/NR23/NA23/NR24/NA24)，它们各自的输入节点分别同所述第一节点组中的所述起始节点至所述最后节点相联接，且各自的输出节点分别与所述的第二节点组的所述最后节点至所述第一节点连接。
4、如权利要求1所述的延迟电路，其特征在于所述的第一延迟线和第二延迟线分别包含多个串接的第一延迟元件(NA11/NR11/NA12/NR12/NA13/NR13/NA14/NR14)和多个串接的第二延迟元件，(NA31/NR31/NA32/NR32/NA33/NR33/NA34/NR34)，且所述多个第一延迟元件的各个输出节点和所述多个第二延迟元件的各个输出节点分别作为所述的多个第一节点和所述的多个第二节点。
5、如权利要求4所述的延迟电路，其特征在于还包含一个转移电路(13)，转移电路包括多个转移元件(NR21/NA21/NR22/NA22/NR23/NA23/NR24/NA24)，其各自的输入节点分别连接到作为所述起始节点的第一延迟元件(NA11)的输出节点至另一第一延迟元件(NR14)的输出节点，且其各自的输出节点分别地连接到具有输出节点作为最终节点的第二延迟元件(NR34)的输入节点至另一具有输出节点作为所述起始节点的第二延迟元件(NA31)的一输入节点。
6、如权利要求5所述的延迟电路，其特征在于所述的输入信号在第一电位(低)与第二电位(高)之间周期变化，当输入信号由所述第一电位变为所述第二电位时，所述转移电路使所述的多个第一延迟元件(NA11到NR14)的所述输出节点同所述的多个第二延迟元件(NR34到NA31)的输出节点电连接。
7、如权利要求6所述的延迟电路，其特征在于还包含一个与所述的比较器(14)相连接用于在由所述的比较器确定的所述时间产生所述输出定时信号的或电路(16)。
8、如权利要求7所述的延迟电路，其特征在于所述的比较器包括同所说过的多个节点对相联的多个比较元件(NA41-IV41，NR41，NA42-IV42，NR42，NA43-IV43，NR43，NA44-IV44)，所述的或电路(16)的输入节点分别同所述的比较元件的输出节点相联接。
9、如权利要求8所述的延迟电路，其特征在于第一类逻辑门(与非门NAND)和第二类逻辑门(或非门NOR)构成所述的第一延迟线、所述的第二延迟线、所述的比较器和所述的转移电路。
10、如权利要求9所述的延迟电路，其特征在于所述的第一延迟线包括多个第一类逻辑门(NA11-NA14)和多个同所述的多个第一类逻辑门相互交替联接的多个第二类逻辑门(NR11-NR14)；所述的第二延迟线包括另一多个第一类逻辑门(NA31-NA34)和同其交替联接的另一多个第二类逻辑门(NR31-NR34)，
所述的多个第一类逻辑门中之一的一个输出节点和多个第二类逻辑门中之一的一个输出节点分别作为所述第一节点组的所述起始节点和所述和第一节点组的所述最终节点，
所述的另一多个第一类逻辑门中之一的一个输出节点和另一多个第二类逻辑门中之一的一个输出节点分别作为所述第二节点组的所述起始节点和所述第二节点组的所述最终节点。
11、如权利要求10所述的延迟电路，其特征在于所述的第一类逻辑门和所述的第二类逻辑门分别是与非门和或非门。
12、如权利要求9所述的延迟电路，其特征在于所述的第一类逻辑门(NA11-NA14)和所述的第二类逻辑门(NR11-NR14)的第一组合，所述的第一类逻辑门(NA31-NA34)和所述的第二类逻辑门(NR31-NR34)的第二组合，所述的第一逻辑门(NA22-NA24)和所述的第二类逻辑门(NR21-NR24)的第三组合，所述的第一类逻辑门(NA41-NA44)、所述的第二类逻辑门(NR41-NR43)和第三类逻辑门(IV41-IV43)的第四组合，分别构成所述的第一延迟线(11)，所述的第二延迟线(12)，所述的转移电路(13)和所述的比较器(14)。
13、如权利要求12所述的延迟电路，其特征在于所说的第一类逻辑门，所述的第二类逻辑门和所述的第三类逻辑门分别执行与非门、或非门及非门操作。
14、如权利要求13所述的延迟电路，其特征在于与非门(NA11-NA14)和与其交替相连的或非门(NR11-NR14)的第一串连组合作为所述的第一延迟线(11)，与非门(NA31-NA34)和与其交替相连的或非门(NR31-NR34)的第二串连组合作为所述的第二延迟线(12)，与非门(NA21-NA24)和与其交替相连的或非门(NR21-NR24)的第一并列组合作为所述的转移电路(13)，与非门(NA41-NA44)和与其交替相连的或门(NR41-NR43)的第二并列组合以及与所述的与非门串接的反相器(IV41-IV43)作为所述的比较器(14)。
15、如权利要求14所述的延迟电路，其特征在于在所述的第一延迟线(11)中互联的逻辑门(NA11-NA14，NR11-NR14)在数量上等于所述第二延迟线(12)中互联的逻辑门(NA31-NA34，NR31-NR34)，所述的输出定时信号(CLK11)在从所述的输入信号转变为所述的第二电位起测量的一段滞后时间产生的，该滞后时间等于输入信号脉冲重复周期的一半。
16、如权利要求15所述的延迟电路，其特征在于所述的转移电路(13)中所述的与非门(NA21-NA24)和所述转移电路的所述的或非门(NR21-NR24)分别用所述的第二电位和所述输入信号的互补信号(CTLB10)操作，所述第一延迟线的所述与非门(NA11-NA14)的输出节点及所述或非门(NR11-NR14)的输出节点分别与所述的转移电路的所述或非门(NR21-NR24)的相应的输入节点和所述与非门(NA21-NA24)的相应的输入节点相联，所述转移电路的所述与非门(NA21-NA24)的输出节点和所述或非门(NR21-NR24)的输出节点分别同所述第二延迟线的所述与非门(NA34-NA31)的相应的输入节点和或非门(NR34-NR31)的相应的输入节点相联。
17、如权利要求16所述的延迟电路，其特征在于所述第一延迟线的所述的或非门(NR11-NR14)的输出节点和所述第一延迟线的所述与非门(NA12-NA14)的输出节点还分别同所述比较器的所述与非门(NA44-NA41)的第一输入节点和所述比较器的所述或非门(NR43-NR41)的第一输入节点相连接，所述第二延迟线的所述与非门(NA34-NA31)的输出节点和所述或非门(NR33-NR31)的输出节点还分别与所述比较器的所述与非门(NA44-NA41)的第二输入节点和所述或非门(NR43-NR41)的第二输入节点相连。
18、如权利要求17所述的延迟电路，其特征在于所述转移电路的所述或非门(NR21-NR24)和所述与非门(NA21-NA24)向所述第一延迟线中选定的或非门(NR12-NR14)和选定的与非门(NA13-NA14)提供许可操作信号(EBL1/EBLB1)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107567684A (zh) * 2015-05-06 2018-01-09 高通股份有限公司 用于低功率应用的可编程延迟电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6550013B1 (en) * 1999-09-02 2003-04-15 International Business Machines Corporation Memory clock generator and method therefor
US6850107B2 (en) 2001-08-29 2005-02-01 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US20030052719A1 (en) * 2001-09-20 2003-03-20 Na Kwang Jin Digital delay line and delay locked loop using the digital delay line
US20060091927A1 (en) * 2004-11-03 2006-05-04 Huawen Jin Delay stage for a digital delay line
US7274237B2 (en) * 2005-09-01 2007-09-25 Micron Technology, Inc. Measure control delay and method having latching circuit integral with delay circuit
KR102323569B1 (ko) 2015-09-30 2021-11-08 삼성전자주식회사 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE469203B (sv) * 1988-11-18 1993-05-24 Ellemtel Utvecklings Ab Foerfarande och anordning foer att restaurera en datasignal
US5420467A (en) * 1992-01-31 1995-05-30 International Business Machines Corporation Programmable delay clock chopper/stretcher with fast recovery
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
JP3194314B2 (ja) * 1993-04-28 2001-07-30 ソニー株式会社 同期型回路
US5475322A (en) * 1993-10-12 1995-12-12 Wang Laboratories, Inc. Clock frequency multiplying and squaring circuit and method
US5430394A (en) * 1994-03-11 1995-07-04 Advanced Micro Devices, Inc. Configuration and method for testing a delay chain within a microprocessor clock generator
US5570294A (en) * 1994-03-11 1996-10-29 Advanced Micro Devices Circuit configuration employing a compare unit for testing variably controlled delay units
JP3338744B2 (ja) 1994-12-20 2002-10-28 日本電気株式会社 遅延回路装置
EP0720291B1 (en) * 1994-12-20 2002-04-17 Nec Corporation Delay circuit device
US5712583A (en) * 1995-11-13 1998-01-27 International Business Machines Corporation Clock phase alignment using frequency comparison

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107567684A (zh) * 2015-05-06 2018-01-09 高通股份有限公司 用于低功率应用的可编程延迟电路
CN107567684B (zh) * 2015-05-06 2020-11-20 高通股份有限公司 用于低功率应用的可编程延迟电路

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