JPS6087521A

JPS6087521A - 論理回路

Info

Publication number: JPS6087521A
Application number: JP58195712A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-10-19
Filing date: 1983-10-19
Publication date: 1985-05-17
Also published as: JPH0430767B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は高速かつ設計自由度の高い論理回路に関する
。

〔発明の技術的背景とその問題点〕

超高集積化半導体集積回路（ＶＬＳＩ　）で論理回路を
構成する場合、消費電力の観点から０Ｍ０８回路が多用
される。第１図はこの０Ｍ０８回路を用いた従来の論理
回路の一例を示す回路図である。この回路は、高電位ｖ
ＤＤと出力ノード１１との間に、論理信号Ａ、Ｂそれぞ
れがダートに入力される２個のＰチャネルＭＯ８ＦＥＴ
　１２　、　ｌ　３を並列接続し、かつ上記出力ノード
１１と低電位ＶＳＢとの間に１上記論理化号Ｂ、Ａそれ
ぞれがダートに入力される２個のＮチャネルＭＯ８ＦＥ
Ｔ　１４　、１５を直列接続して構成されるＣＭＯ８−
ＮＡＮＤゲート１０と、高電位ＶＤＤと出力ノード２１
との間にＰチャネルＭＯ８ＦＥＴ　２２が接続されかつ
この出力ノード２１と低電位Ｖ８Ｓとの間にＮチャネル
ＭＯ３ＦＥＴ　２３が接続さ′れ、この両ＭＯ８ＦＥＴ
　２２　、２３のダートには上記ＣＭＯ８−ＮＡＮＤゲ
ートｌＯの出力ノード１１の信号Ｑ１が入力されるＣＭ
ＯＳイン／々−タ２０とで構成されている。そして上記
ＣＭＯＳインバータＬＡの出力ノード２ノからは、上記
２つの論理入力信号Ａ、ＨのＡＮＤ論理に相当する信号
Ｑ２が得られる。

ところで、このようなＣＭＯ３形の論理回路において、
前段のＣＭＯ８−ＮＡＮＤダート尼の出力ノード１１は
後段のＣＭＯＳインバータ２０の２個のＭＯＳＦＥＴ　
２２　、２３のダートを充電もしくは放電しなければな
らない。すなわち、前段の出力ノードには少なくともＮ
チャネル側とＰチャネル側それぞれ１個分の合計２個の
ダート容量が接続されているので、この出力ノードに存
在する容量の値が大きなものとなり、高速化は困難であ
る。

そこで、０ＭＯ８形の論理回路の高速化を達成するため
に、さらに従来では第１図回路と同−論理を得る回路を
第２図のように構成している。

この論理回路では、前記ＣＭＯ８−ＮＡＮＤダート１０
に相当するＮＡＮＤダート；？　０は、高電位ＶＤＤと
出力ノード３１との間に、パルス信号ａｐをダート入力
とするＰチャネルＭＯ８ＦＥＴ　３２を接続し、さらに
出力ノード３ノと低電位ＶＢ１１１との間に、論理信号
Ａ、Ｂおよびパルス信号らそれぞれをダート入力とする
３個のＮチャネルＭＯ３ＦＥＴ　３３　。

３４．３５を直列接続して構成される。また前記ＣＭＯ
Ｓインバータ２０に相当するイン／＜−タＬ１は、高電
位ｖＤＤと出力ノード４ノとの間に、／やルス信号φ、
および上記ＮＡＮＤダートｓｏの出力ノード３１におけ
る信−号Ｑ３をそれぞれダート入力とする２個のＰチャ
ネルＭＯ８ＦＥＴ　４２　。

４３を直列接続し、さらに出力ノード４１と低電位Ｖ８
８との間にパルス信号φｐをダート入力とするＮチャネ
ルＭＯ８ＦＥＴ　４４を接続して構成される。この論理
回路では、まずパルス信号らがＩＩ　Ｑ　ＩＩ、φｐ　
７５に′１″のときに、ＮＡＮＤダートＬ内のＰチャネ
ルＭＯ８ＦＥＴ　３２およびインバータ■内のＮチャネ
ルＭＯ８ＦＥＴ　４４がオン状態にされて、出力ノード
３１がａ　１　ｕ、出力ノード４１が０”にそれぞれプ
リチャージされる。

次に・母ルス信号らが′１″、φｐがｕ　Ｏｎとなり、
ＮＡＮＤゲート１！内のＮチャネルＭＯ８ＦＥＴ３５お
よびインバータＬ１ののＰチャネルＭＯ８ＦＥＴ　４２
がそれぞれオン状態にされたときに、ＮＡＮＤグー）、
９（７の出力ノード３１の信号Ｑ３は論理入力信号Ａ、
Ｂに応じてそのまま１”に保持されるかもしくは′０”
に放電され、さらにインパータエ１の出力ノード４１の
信号Ｑ４は上記信号Ｑ３に応じてそのままｕ　Ｏ＃ｌに
保持されるかもしくは°゛１″に充電される。

この論理回路において、前段のＮＡＮＤグートジ１の出
力ノード３１は次段のインバータ４３のダートのみを駆
動すればよいので、第１図回路よりも高速に動作させる
ことができる。

第２図の回路は２つの論理信号のＡＮＤ論理を得る回路
を示したものであるが、これを−膜化したものが第３図
である。すなわち、この回路では、高電位ＶＤＤと出力
ノード５１との間にパルス信号７ｐをｆ−）入力するプ
リチャージ用のＰチャネルＭＯ８ＦＥＴ　５２を接続し
、各ダートに論理信号が入力される複数のＮチャネルＭ
Ｏ８ＦＥＴを直列接続もしくは並列接続あるいは直並列
接続して構成されるＮチャネル論理ブロック５３の一端
を上記出力ノード５１に接続し、かつ上記Ｎチャネル論
理ブロック５３め他端と低電位Ｖ８８との間にパルス信
号６をｒｌ−ト入力とするＮチャネルＭＯ８ＦＥＴ　５
４を接続し＋ｃ１段（７）　Ｎ　ｆ　ヤネル論理回路旦
を構成している。さらにこの回路では、各ダートに論理
信号が入力される複数のＰチャネルＭＯ８ＦＥＴを直列
接続もしくは並列接続あるいは直並列接続して構成され
るＰチャネル論理ブロック６３の一端を出力ツードロ１
に接続し、この出力ツードロ１と低電位Ｖ８Ｂとの間に
ノ９ルス信号φｐをダート入力とするプリチャージ用の
ＮチャネルＭＯ８ＦＥＴ　６２を接続し、かつ上記Ｐチ
ャネル論理ブロック６３の他端と高電位ＶＤＤとの間に
パルス信号φｐをダート入力とするＰチャネルＭＯ８Ｆ
ＥＴ　６４を接続して１段のＰチャネル論理回路ｅｏを
構成している。そしてこの第３図回路では、Ｎチャネル
論理回路Ｌ１の出力ノード５ノにおける信号ＱＮをＰチ
ャネル論理回路すの１つの論理入力として供給し、他方
、Ｐチャネル論理回路証の出力ツードロ１における信号
ＱＰをＮチャネル論理回路ＬＡの１つの論理入力として
供給するように、Ｎチャネル論理回路ＬＡとＰチャネル
論理回路ＬＡを交互に配置しかつ結線を行なっている。

ここで１つのＮチャネル論理回路ＬＡの出力ノード５１
における信号ＱＮは、プリチャージ期間では１１”にさ
れている。このとき、この信号ＱＮが供給されているＰ
チャネル論理回路■内のＰチャネルＭＯ８ＦＥＴはオフ
状態にされるため、そのＰチャネル論理ブロック６３に
は電流路は生じない。次にプリチャージ期間の終了後、
上記信号Ｑｗが′０”に放電されれば上記ＰチャネルＭ
Ｏ８ＦＥＴはオン状態にされ、このときこのＭＯＳＦＥ
Ｔを含むＰチャネル論理ブロック６３に電流路が生じる
可能性がでてくる。

ところで、第３図のような論理回路において、仮に１つ
のＮチャネル論理回路旦の出力ノード５１の信号ＱＮが
他のＮチャネル論理回路５００１つの論理入力として供
給されたとすると、プリチャージ期間に上記他のＮチャ
ネル論理回路５０内のＮチャネルＭＯ８ＦＥＴがオン状
態にされてしまいこの論理回路ＬＡでプリチャージが行
なわれなくなってしまう。これは誤動作である。

すなわち、第３図の論理回路では、Ｎチャネル論理回路
１！の出力はＰチャネル論理回路■の入力に、Ｐチャネ
ル論理回路、６０（７）出力はＮチャネル論理回路−５
０の入力にそれぞれしなければならないという制限があ
る。この制限は、任意の論理ダートを任意に接続して構
成していた従来のＣＭＯ８論理回路に比べ大きな設計制
限となり、従来のＣＭＯ８論理回路をそのまま焼□き直
すことができガいという欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は０Ｍ０８回路の特長である低消費電力
特性を持ちしかも高速でかつ設計自由度の高い論理回路
を提供することにある。

〔発明の概要〕

この発明による論理回路は、第１のノードを低電位にプ
リチャージするＮチャネルＭＯ８ＦＥＴと、上記第１の
ノニＰと高電位が供給される第２のノードとの間に設け
られ、各ダートに論理信号が入力される複数のＰチャネ
ルＭＯ８ＦＥＴを直列接続もしくは並列接続あるいは直
並列接続してなる嗅１の論理ブロックと、第３のノード
を高電位にプリチャージするＰチャネルＭＯ８ＦＥＴと
、上記第３のノードと低電位が供給される第４のノード
との間に設けられ、接続関係が上記第１の論理ブロック
内のＰチャネルＭＯ８ＦＥＴとは相補関係にありかつ対
応するＰチャネＡＭＯ８ＦＥＴと同一の論理信号がダー
トに入力される複数のＮチャネルＭＯ８ＦＥＴからなる
第２の論理ブロックとで１段の単位論理回路段を構成し
、プリチャージ期間における論理レベルが互いに異なる
１対の信号を上記第１のノードおよび第３のノードから
得るようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の詳細な説明する。第４図
はこの発明の論理回路の一実施例による構成を示す回路
図である。この実施例回路は３つの単位論理回路段１０
０，２００゜３００を用いて構成されている。さらに上
記各単位論理回路段１００，２００，３００は、Ｎチャ
ネル論理回路１００Ｎ、２０ＯＮ、３０ＯＮをそれぞれ
とＰチャネル論理回路１００Ｐ、２００Ｐ　。

、７００　Ｐそれぞれとで構成されている。

上記１つのＮチャネル論理回路１００Ｎは、高電位ＶＤ
Ｄと出力ノード１１１との間にパルス信号４１をダート
入力とするノリチャージ用のＰチャネルＭＯ８ＦＥＴ　
１１２を接続し、ダートに論理信号Ａ、Ｂ、Ｃそれぞれ
が入力される３個のＮチャネルＭＯ８ＦＥＴ１１３．１
１４　、　Ｊ　Ｊ　５を直列接続して構成されるＮチャ
ネル論理ブロック１１６の一端を上記出力ノード１１１
に接続し、かつ上記Ｎチャネル論理ブロック１１６の他
端と低電位Ｖ８Ｂとの間にパルス信号ら、をダート入力
とするＮチャネルＭＯ８ＦＥＴ　１１７を接続して構成
されている。上記Ｎチャネル論理回路１００Ｎとともに
単位論理回路段１００を構成する１つのＰチャネル論理
回路１００Ｐは、ダートに上記論理信号Ａ、Ｂ、Ｃそれ
ぞれが入力される３個のＰチャネルＭＯ３ＦＥＴ　Ｊ　
２３　、　Ｊ　２４　、１２５を並列接続して構成され
るＰチャネル論理ブロック１２６の一端を出力ノード１
２１に接続し、この出力ノード１２１と低電位ＶＢ＋１
との間にパルス信号φ１．をダート入力とするプリチャ
ージ用のＮチャネルＭＯ８ＦＥＴ　１２２を接続し、か
つ上記Ｐチャネル論理ブロック１２６の他端と高電位■
ＤＤとの間にパルス信号φ２．をゲート入力とするＰチ
ャネルＭＯ８ＦＥＴ　１２７を接続して構成されている
。すなわち、上記１段の単位論理回路段１００において
、Ｎチャネル論理ブロック１１６を構成する３個ノＭＯ
８ＦＥＴ　１１３　、１１４゜１１５の接続状態は、Ｐ
チャネル論理ブロック１２６を構成する３個ノＭＯ８Ｆ
ＥＴ　１２３　、１２４　。

１２５の接続状態と相補関係にあり、しかも対応するＭ
ＯＳＦＥＴのダートには同−論理信号が入力されている
。

上記他の１つのＮチャネル論理回路２ｏθＮは、高電位
ＶＤＤと出力ノード２１１との間にパルス信号４２をダ
ート入力とするノリチャージ用のＰチャネルＭＯ８ＦＥ
Ｔ　２１２を接続し、ダートに論理信号りおよび上記Ｐ
チャネル論理回路１００Ｐの出力ノード１２ノにおける
信号Ｘ２それぞれが入力される２個のＮチャネルＭＯ８
ＦＥＴ　２１３　。

２１４を直列接続して構成されるＮチャネル論理ブロッ
ク２１５の一端を上記出力ノード２１ノに接続し、かつ
上記Ｎチャネル論理ブロック２１５の他端と低電位ＶＩ
！８との間にパルス信号４□をダート入力とするＮチャ
ネルＭＯ８ＦＥＴ２１６を接続して構成されている。上
記Ｎチャネル論理回路２０ＯＮとともに単位論理回路段
２００を構成する１つのＰチャネル論理回路２００Ｐ（
ｄいゲートに上記論理信号りおよび上記Ｎチャネル論理
回路１００Ｎの出力ノード１１１における信号ＸＩそれ
ぞれが入力される２個のＰチャネルＭＯ８ＦＥＴ　２２
３　、２２４を並列接続して構成されるＰチャネル論理
ブロック２２５の一端を出力ノード２２１に接続し、こ
の出力ノード２２１と低電位ＶＳＢとの間にパルス信号
φＰ２をダート入力とするノリチャージ用のＮチャネル
ＭＯ８ＦＥＴ２２２を接続し、かつ上記Ｐチャネル論理
ブロック２２５の他端と高電位ＶＤＤとの間にパルス信
号φＰ２をダート入力とするＰチャネルＭＯ８ＦＥＴ２
２６を接続して構成されている。ここでこの１段の単位
論理回路段２００において、Ｎチャネル論理ブロック２
１５を構成する２個のＭＯ８ＦＥＴ２１３．２１４の接
続状態は、Ｐチャネル論理ブロック２２５を構成する２
個のＭＯＳＦＥＴ　２２３　。

２２４の接続状態と相補関係にある。しかも、ＭＯＳＦ
ＥＴ　２１４のダートに入力される信号ｘ２とＭＯＳＦ
ＥＴ　２２４のダートに入力される信号ＸＩは、後述す
るように同−論理を持っているので、ＭＯＳＦＥＴ　２
７３　、２２４とＭＯＳＦＥＴ　２２３　、２２４のう
ち対応するもののダートには同−論理信号が入力されて
いる。

上記とは異なる他の１つのＮチャネル論理回路３０ＯＮ
は、高電位ＶＤＤと出力ノード３１１との間にパルス信
号４３をゲート入力とするプリチャージ用のＰチャネル
ＭＯ８ＦＥＴ　３１２を接続し、ゲートに上記Ｐチャネ
ル論理回路２００Ｐの出力ノード２２１における信号Ｙ
１および上記Ｐチャネル論理回路１００Ｐの出カッ゛−
ド１２１における信号Ｘ２それぞれが入力さ１とれる２
個のＮチャネルＭＯ８ＦＥＴ　３１３　、３１４を・“
並列接続しさらにこれに対してダートに論理信号Ｅが入
力されるＮチャネルＭＯ８ＦＥＴ　３　Ｊ　５を直列接
続して構成されるＮチャネル論理ブロック３１６の一端
を上記出力ノード３１１に接続し、かつ上記Ｎチャネル
論理ブロック３１６の他端と低電位ＶＳａとの間にパル
ス信号φ−２３をダート入力とするＮチャネルＭＯ８Ｆ
ＥＴ　３１７を接続して構成されている。上記Ｎチャネ
ル論理回路３０ＯＮとともに単位論理回路段３００を構
成する１つのＰチャネル論理回路３００Ｐは、ダートに
上記Ｎチャネル論理回路２０ＯＮの出力ノード２１１に
おける信号Ｙ２および上記Ｎチャネル論理回路１００Ｎ
の出力ノード１１ノにおける信号Ｘ１それぞれが入力さ
れる２個のＰチャネルＭＯ８ＦＥＴ　３２３　。

３２４を直列接続しさらにこれに対してダートに論理信
号Ｅが入力されるＰチャネルＭＯ８ＦＥＴ３２５を並列
接続して構成されるＰチャネル論理ブロック３２６の一
端を上記出力ノード３２１に接続し、この出力ノード３
２１と低電位ｖ８８との間にパルス信号φＰ３をダート
入力とするプリチャージ用のＮチャネルＭＯ８ＦＥＴ　
３２２を接続し、かつ上記Ｐチャネル論理ブロック３２
６の他端と高電位ＶＤＤとの間にパルス信号φＰ３をダ
ート入力とするＰチャネルＭＯ８ＦＥＴ　３２７を接続
して構成されている。ここでこの１段の単位論理回路段
３００において、Ｎチャネル論理プロツクエ工１を構成
する３個のＭＯＳＦＥＴ　３　Ｊ　Ｊ　。

３１４．３１５の接続状態は、Ｐチャネル論理ブロック
３２互を構成する３個のＭＯＳＦＥＴ　３２３　。

３２４．３２５の接続状態と相補関係にされている。し
かも、ＭＯＳＦＥＴ　３　Ｊ　３のダートに入力される
信号Ｙ１とＭＯＳＦＥＴ　３２３のダートに入力される
信号Ｙ、　、ＭＯＳＦＥＴ　３１４のダートに入力され
る信号Ｘ２とＭＯＳＦＥＴ　３２４のダートに入力され
る信号Ｘｔはそれぞれ後述するように同−論理を持って
いるので、ＭＯＳＦＥＴ　３１３　、３１４９３１５と
ＭＯＳＦＥＴ　３２３　、３２４　、３２５のうち対応
するもののダートには同−論理信号が入力されている。

第５図は上記第４図の実施例回路で用いられる各パルス
信号φ２．・φＰ２１φＰ４１　’Ｐ１　・；ｆＰ２・
１ｆＰ３のタイミングチャートである。図示するように
これらのパルス信号は同一位相にされている。

このような構成において、いま１段の単位論理回路段１
００でパルス信号φ２．がパ１”に、４１が′０”にさ
れているとき、Ｎチャネル論理回路１００Ｎではプリチ
ャージ用のＭＯＳＦＥＴ　１１２がオン状態にされ、Ｍ
ＯＳＦＥＴ　Ｉ　Ｊ　７がオフ状態にされ、かつＰチャ
ネル論理回路１００Ｐではプリチャージ用のＭＯＳＦＥ
Ｔ　１２２がオン状態にされ、ＭＯＳＦＥＴ　１２７が
オフ状態にされる。すなわち、この期間では、Ｎチャネ
ル論理回路１００Ｎの出力ノード１１１がＭＯＳＦＥＴ
　１１２を介して＠１”にプリチャージされ、かつＰチ
ャネル論理回路１００Ｐの出力ノード１２１がＭＯＳＦ
ＥＴ　１２２を介して′０”にプリチャージされる。次
に・９ルス信号φ２．が０”に、４．がｔｔｌ’＃にさ
れる。

するとＮチャネル論理回路１００Ｎでは、プリチャージ
用のＭＯＳＦＥＴ　１１２がオフ状態にされ、ＭＯＳＦ
ＥＴ　１１７がオン状態にされる。したがって、このと
き、出力ノード１１１における信号ＸｉはＮチャネル論
理ブロック１１６内のＭＯ８ＦＥＴ１１３．１１４．１
１５の動作状態に応じて′１”のまま保持されるかもし
くは０”に放電される。ここで、ＭＯ’５ＦＥＴ　７１
３　、　Ｊ　Ｊ　４　。

１１５は直列接続されているので、３つの論理信号Ａ、
Ｂ、Ｃがすべて°゛１″にされ、これら３個のＭＯＳＦ
ＥＴ　１１３　、１１４　、　Ｉ　Ｊ　５がすべてオン
状態にされたときにのみ信号Ｘｔが０”に放電される。

したがって、とのＮチャネル論理回路１００Ｎは３人力
のＮＡＮＤケ゛−トに和尚し、その論理式は次式で与え
られる。

Ｘｌ−Ａ＝Ｂ−Ｃ・・・（１）一方、・やルス信号″？；Ｐ１が°゛１″にされると、
Ｐチャネル論理回路１００Ｐでは、プリチャージ用のＭ
ＯＳＦＥＴ　１２２がオフ状態にされ、ＭＯＳＦＥＴ１
２７がオン状態にされる。したがって、このとき、出力
ノード１２１における信号Ｘ２はＰチャネル論理クロッ
ク１２６内（７）　ＭＯＳＦＥＴ　１２３　。

１２４．１２５の動作状態に応じてパ０”のまま保持さ
れるかもしくは°゛１″に充電される。

ここでＭＯＳＦＥＴ　１２　Ｊ　、　１２４　、１２５
は並列接続されているので、３つの論理信号Ａ、Ｂ、Ｃ
のうちいずれか１つがＩＩ　０７１にされ、３個のＭＯ
ＳＦＥＴ　１２　Ｊ　、　１２４　、　Ｊ　２５のいず
れか１個がオン状態にされたときにのみ信号Ｘ２が１＋
ｌ”Ｋ充電される。したがって、このＰチャネル論理回
路１００Ｐの論理式は次式で与えられる。

Ｘ　２　＝　Ａ　＋　Ｂ　＋　Ｃ・・・（２）ここで上
記（２）式をド・モルガンの定理を用いて変形すると前
記（１）式と同じものになる。すなわち、この１段の単
位論理回路段１００のＮチャネル論理回路１００ＮとＰ
チャネル論理回路１００Ｐとは同−輪理の論理信号Ｘ１
＋Ｘ２を対にして出力し、しかもこの両信号Ｘ１．Ｘ２
はプリチャージ期間では異なるレベルに設定される。こ
れと同様に他の単位論理回路段２００，３００のＮチャ
ネル論理回路２０ＯＮ、３０ＯＮそれぞれとＰチャネル
論理回路２００Ｐ、３００Ｐそれぞれも同−輪理の論理
信号Ｙ２とＹｌｓＺｌ　とｚ２をそれぞれ対にして出力
し、かつこれらの信号Ｙ２とｙｔ　、ｚｔ　と２２はプ
リチャージ期間では互いに異なるレベルに設定される。

ちなみに各論理回路２０ＯＮ、３０ＯＮ、２００Ｐ、３
００Ｐの論理式は以下の通りである。

Ｙｌ　＝Ｘｔ　＋Ｄ　−（３）Ｙ２　＝Ｘ、・Ｄ　・・・（４）Ｚｌ　＝　（Ｙｌ　＋Ｘ２　）　・Ｅ　・＝（５）ｚ２
　＝Ｙ２　−ｘｓ　十Ｅ　・　（６）そして（４）式を
ド・モルガンの定理を用いて変形し、かつｘｉ　＝Ｘ２
を代入すれば（３）式と同じものになり、さらに（６）
式を変形してｙ、＝Ｙ２を代入すればこの（６）式は（
５）式と同じものになる。

ここで、たとえば１段の単位論理回路段１００の出力で
ある３つの論理信号Ａ、Ｂ、ＣのＮＡＮＤ論理信号とし
て、ノリチャージ期間にパ１”と′Ｏ”にされる１対の
信号ｘ１．ｘ２が得られているので、この単位論理回路
段１００の出力信号を他のＮチャネル論理回路およびＰ
チャネル論理回路で誤動作を生じることなしに使用する
ことができる。このだめ、前記第３図の従来回路で生じ
ていたような設計上の制限が解消されている。また、こ
の単位論理回路段１００を通常のＣＭＯ８−ＮＡＮＤゲ
ートと比べると、プリチャージ用の２個のＭＯＳＦＥＴ
　１１２　、１２２とさらにもう２個のＭＯＳＦＥＴ　
１１７　、　Ｊ　２７との合計４個のＭＯＳＦＥＴを追
加するだけで、第３図の従来回路と同等の高速性を持た
せることができる。もちろん、ＣＭＯ８回路であるので
低消費電力特性も保持されている。

−ところで、上記第４図の実施例回路では、各・やルス
信号φｐｊ　ｌφ、２．φｐ５　ｒ　ｒｐｌ　＋　’ｆ
ｐ２，４５として第５図に示すように同一位相のものを
用いるようにしているので、たとえばＰチャネル論理ブ
ロック２２５と高電位ＶＤＤとの間に、パルス信号φＰ
２をダート入力とするＭＯＳＦＥＴ　２２６を必要とし
ている。すなわち、このＭＯＳＦＥＴ２２６はノリチャ
ージ期間にＶＤＤ　ｒ　ｖｓｓ間に直流パルスが生じる
ことを防止しているものであり、これは各パルス信号対
φｐ１　＋　ｒｐｌ　＋φｐ２　ｒ　’ｆｐ２　＋φＰ
３　＋　’！’Ｐ３に第６図に示すような位相差を設け
ればこのＭＯＳＦＥＴ　２２６を省略することが可能で
ある。このことは、Ｎチャネル論理回路１００Ｎの出力
ノード１１１がプリチャージされ、この出力ノード１１
１の信号Ｘｌが入力されるＰチャネル論理回路２００Ｐ
内のＰチャネルＭＯ８ＦＥＴ２２４がオフ状態にされて
しばらくたった後に、この出力ノード２２１がプリチャ
ージされるので、ＭＯＳＦＥＴ　２２６によッテＶＤＤ
　＋　Ｖｓｓ間を遮断することなしにとのＰチャネル論
理回路２００Ｐにおける直流バスの発生を防止すること
ができる。このため、第６図のようなパルス信号を使用
すれば、第４図の実施例回路に比べて１段当り２個のＭ
ＯＳＦＥＴを省略することができる。また、第６図のよ
うなノｅルス信号を使用する代りに、Ｎチャネル論理回
路１００Ｎ、２０ＯＮ、３０ＯＮの各他端１３０．２３
０，３３０に、プリチャージ期間では”１”にされ、こ
の期間以外ではｏｎにされる、第５図に示す各パルス信
号φｐ１１φ２□、φＰ３それぞれを供給し、かっＰチ
ャネル論理回路ＪＯＯＰ、２００Ｐ、３００Ｐ（７）各
他端１３１゜２３１．３３１に、ノリチャージ期間では
６ｏ”にされ、この期間以外では″ｌ”にされる、第５
図に示す各・ぐルス信号ｒｐ１　ａ　’ｆｐ２　ｒ　’
ｊｆｐ５それぞれを供給することによって１段当り２個
のＭＯＳＦＥＴを省略することができる。

第７図は上記実施例による１段分の単位論理回路段を一
般化した回路図である。すなわち１段の単位論理回路段
は図示するよう妃、出力ノード（第１のノード）５１１
を低電位Ｖ８ＢにプリチャージするだめのＮチャネルＭ
Ｏ８ＦＥＴ　５１２と、上記出力ノード５１１およびＰ
チャネルＭＯ８ＦＥＴ　５１３を介して高電位ｖＤＤが
供給されるノード（第２のノード）５１４との間に設け
られ、ダートに論理信号が入力される少なくとも１つの
ＰチャネルＭＯ８ＦＥＴからなるＰチャネル論理ブロッ
ク（第１の論理ブロック）５１５と、出力ノード（第３
のノード）５１６を高電位Ｖｌ）Ｉ）に７’　リチャー
ジするためのＰチャネルＭＯ８ＦＥＴ　５７７と、上記
出力ノード５１６およびＮ　チャネｋ　ＭＯＳＦＥＴ　
５１　Ｂを介して低電位Ｖ８ａが供給されるノード（第
４のノード）５１９の間に設けられ、ダートに論理信号
が入力されかつその接続状態が上記Ｐチャネル論理ブロ
ック５１５内のＰチャネルＭＯ８ＦＥＴの接続状態と相
補関係にある少なくとも１つのＮチャネルＭＯ８ＦＥＴ
からなるＮチャネル論理ブロック（第２の論理ブロック
）５２０とで構成されている。そして上記ＮチャネルＭ
Ｏ８ＦＥＴ　５２２およびＰチャネルＭＯ８ＦＥＴ　５
１３のダートにはノぐルス信号φ１．が入力され、Ｐチ
ャネルＭＯ８ＦＥＴ　５１７′およびＮチャネルＭＯ８
ＦＥＴ　５１　ＢのダートにはＩＪ？ルスｉ号ｒ、。

が入力されている。なお、ノード５１４にパルス信号４
ｉを、ノード５１９にノぞルス信号φＰｉを入力すれば
ＭＯＳＦＥＴ　５１３　、５１８は省略可能である。さ
らにＰチャネル論理ブロック５１５内のＭＯＳＦＥＴに
は他の段のＮチャネル論理ブロックが接続されている出
力ノードの信号が入力され、Ｎチャネル論理ブロック５
２０内のＭＯＳＦＥＴには他の段のＰチャネル論理ブロ
ックが接続されている出力ノードの信号が入力され、さ
らにこの段の出力ノード５１ノの信号および出力ノード
５１６の信号は他の段のＮチャネル論理□グ　・ロック
内のＭＯＳＦＥＴおよびＰチャネル論理ブロック内のＭ
ＯＳＦＥＴにそれぞれ入力されている。

ところで、この１段の単位論理回路段の２つの出力ノー
ド５１１，５１６の信号は、プリチャージ期間後の論理
動作期間では同−論理状態゛になっているはずである。

そこで上記岡山カッニド５□″ｆ　、　５□６の信号の
論理一致を検出する手段、たとえば第７図に示すような
イクスクルーシプＯＲダート（排他的論理和回路）６０
０を設け、この出力信号を調べることによってこの１段
の単位論理回路段が正常に動作しているか否かを容易に
知ることができる。

〔発明の効果〕

以上説明したように、この発明に係る論理回路では、前
記第１図に示すが如き０Ｍ０８回路に比でて駆動すべき
ダート容量が約μで済むために約２倍の速度で動作し、
しかも０Ｍ０８回路と同程度の股、計自由度を有する。

また０Ｍ０８回路と同様１あ低消費電力特性も保持して
いる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来回路の回路図、第３
図は第２図回路を一般化した回路図、第４図はこの発明
に係る論理回路の一実施例による構成を示す回路図、第
５図は第４図回路で用いられるパルス信号のタイミング
チャート、第６図は第４図回路で用いられる他のパルス
信号のタイミングチャート、第７図は第４図回路の１段
分の単位論理回路段を一般化した回路図である。１００．２００，３００・・・単位論理回路段、１００
Ｎ、２０ＯＮ、３０ＯＮ・・・Ｎチャネル論理回路、１
００Ｐ、２００Ｐ、３００Ｐ・・・Ｐチャネル論理回路
、１１２．１２２，２１２，２２２，３１２゜３２２．
５１２，５１７・・・プリチャージ用のＭＯＳＦＥＴ、
１１６，２１５，３１６，５２０・・・Ｎチャネル論理
ブロック、Ｚ　２６　、２２５　、３２６゜５１５・・
・Ｐチャネル論理ブロック。

Claims

【特許請求の範囲】

（１）第１のノーｒを低電位にプリチャージするＮチャ
ネルＭＯ８ＦＥＴと、上記第１のノードと高電位が供給
される第２のノードとの間に設けられ、ダートに論理信
号が入力される少なくとも１つのＰチャネルＭＯ８ＦＥ
Ｔからなる第１の論理ブロックと、第３のノードを高電
位にプリチャージするＰチャネルＭＯ８ＦＥＴと、上記
第３０ノードと低電位が供給される第４０ノードとの間
に設けられ、ダートに論理信号が入力されかつその接続
状態が前記第１の論理ブロック内のＰチャネルＭＯ８Ｆ
ＥＴと相補関係にある少なくとも１つのＮチャネルＭＯ
８ＦＥＴからなるｇ２の論理ブロックとを含み、上記第
１のノードおよび第３０ノードにおける信号を対に【７
て出力する単位論理回路段を具備したことを特徴とする
論理回路。
（２）前記第２のノードには、前記第１のノードのノリ
チャージ期間以外の期間のみに高電位が供給される特許
請求の範囲第１項に記載の論理回路。
（３）前記第２０ノードには、前記第１０ノードのプリ
チャージ期間以外の期間のみに導通状態にされるＰチャ
ネルＭＯ８ＦＥＴを介して高電位が供給される特許請求
の範囲第１項に記載の論理回路。
（４）前記第４のノードには、前記第３のノードのプリ
チャージ期間以外の期間のみに低電位が供給される特許
請求の範囲第１項に記載の論理回路。
（５）前記第４０ノードには、前記第３０ノードのノリ
チャージ期間以外の期間のみに導通状態にされるＮチャ
ネルＭＯ８ＦＥＴを介して低電位が供給される特許請求
の範囲第１項に記載の論理回路。
（６）前記１段の単位論理回路段には上記第１のノード
および第３０ノードにおける信号の論理一致を検出する
検出手段が設けられている特許請求の範囲第１項に記載
の論理回路。
（７）前記検出手段が前記第１のノードおよび第３のノ
ードにおける信号を入力とする排他的論理和回路で構成
されている特許請求の範囲第６項に記載の論理回路。