KR100273251B1 - 듀티비를 보상하는 부지연신호 발생회로 - Google Patents

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Abstract

본 발명은 부지연신호를 발생하는 부지연신호 발생회로에 관한 것으로, 특히 입력 신호의 듀티비에 상관없이, 입력신호의 상승구간을 기준으로 하고, 입력신호의 신호주기를 기준으로 2주기 이내에 발생 가능하고, 입력신호보다 주파수가 크고, 듀티비가 50%에 가까우며, 부지연을 갖는 신호를 출력하는 듀티비를 보상하는 부지연신호 발생회로에 관한 것이다.
이를 위하여 본 발명은 입력신호를 지연시켜 지연신호를 형성하는 버퍼단과, 상기 지연신호로부터 원샷펄스를 생성하고 지연시키는 순방향지연부과, 상기 입력신호와 상기 순방향지연부의 출력을 입력하여 래치신호를 출력하는 래치부와, 상기 입력신호의 1주기가 지연된 지연신호를 출력하는 전파역방향지연부와, 상기 입력신호의 1/2 주기만큼 지연된 지연신호를 출력하는 반파역방향지연부와, 상기 전파역방향지연부의 출력 및 상기 반파역방향지연부의 출력을 논리연산하고 지연시키는 논리연산부로 구성된다.

Description

듀티비를 보상하는 부지연신호 발생회로
본 발명은 부지연신호를 발생하는 부지연신호 발생회로에 관한 것으로, 특히 입력 신호의 듀티비(duty rate)에 상관없이, 입력신호의 상승구간(rising edge)을 기준으로 하고, 입력신호의 신호주기를 기준으로 2주기 이내에 발생 가능하고, 입력신호보다 주파수가 크고, 듀티비가 50%에 가까우며, 부지연을 갖는 신호를 출력하는 듀티비를 보상하는 부지연신호 발생회로에 관한 것이다.
종래의 부지연회로의 구성을 도면을 참조하여 자세하게 설명하면 다음과 같다.
도 1은 종래의 부지연신호 발생회로를 도시한 도로서, 신호(CKIN)를 입력받아 원샷펄스(S1)를 생성하는 펄스발생부(10)와, 상기 원샷펄스(S1)의 지연원샷펄스(S2)를 출력하는 제 1지연부(11)와, 상기 지연원샷펄스(S2)를 순차적으로 지연하는 복수개의 지연부로 구성되는 순방향지연부(12)와, 상기 복수개의 지연부의 각각의 출력 중에서, 예를 들어 S3 과 상기 원샷펄스(S1)를 논리곱해서, 예를 들어 S4를 출력하는 낸드게이트를 복수개 포함하는 미러제어부(13)와, 상기 미러제어부(14)의 출력을 순차적으로 지연시켜 S5를 출력하는 역방향지연부(14)와, 상기 역방방향지연부(14)의 각 출력과 접지전원을 각각 입력하는 의사부하부(15)와, 상기 역방향지연부(14)의 출력(S5)을 지연시켜서 출력신호(CKO)를 출력하는 제 2지연부(16)로 구성된다.
상기 펄스발생부(10)는 입력신호(CKIN)를 반전시키는 인버터(I1)와, 상기 입력신호(CKIN) 및 상기 인버터(I1)의 출력을 논리곱하는 낸드게이트(ND1)와, 상기 낸드게이트의 출력을 반전시키는 인버터(I2)로 구성된다.
상기 제 1지연부(10)는, 복수개의 인버터(I3),(I4)와, 복수개의 버퍼(B1),(B2)가 직렬 연결되어 구성된다.
상기 순방향지연부(12)는 복수개의 지연부(D1, D2 . . . D6)가 직렬 연결되어 있고, 예를 들어, 상기 지연부(D1)는 상기 제 1지연부(11)의 출력(S2) 및 전원전압(Vcc)을 논리곱하는 낸드게이트(ND2)와 상기 낸드게이트의 출력을 반전시키는 인버터(I5)로 구성된다. 그 밖의 복수개의 지연부(D2, D3 . . .D6)는 상기 지연부(D1)와 동일하게 구성된다.
상기 미러제어부(13)는 복수개의 낸드게이트(ND3, ND4 . . . ND8)로 구성되고, 각각 낸드게이트(ND3, ND4 . . . ND8)는 상기 펄스발생부(10)의 출력(S1) 및 상기 순방향지연부(12)를 구성하는 복수개의 지연부(D1, D2 . . . D6)의 출력을 각각 논리 곱하여, 예를 들어 S4를 출력한다.
상기 역방향지연부(14)는, 상기 미러제어부(13)의 각 출력을 입력받아 순차적으로 지연하는 복수개의 지연부(D7, D8 . . . D12)로 구성되고, 예를 들어 지연부(D12)는 미러제어부의 출력을 지연시켜 다음 지연부(D11)에 출력하는 낸드게이트(ND9) 및 인버터(I6)로 구성된다. 그 밖의 지연부(D7, D8 . . . D11)는 상기 지연부(D11)와 동일하게 구성된다.
상기 의사부하부(15)는, 상기 역방향지연부(12)를 이루고 있는 각각의 지연부(D1, D2 . . .D6)의 출력과 접지 입력을 논리 곱하는 복수개의 낸드게이트(ND11, ND12 . . .ND16)로 구성된다.
상기 제 2지연부(16)는 상기 미러제어부(13)의 출력을 지연시키는 인버터(I8), (I9)로 구성된다.
도 2를 참조하여 종래의 부지연회로 동작을 상세하게 설명하면 다음과 같다.
도 2(a)에 도시된 바와 같은 신호(CKIN)를 입력하는 펄스발생부(10)는, 도 2(b)에 도시된 바와 같이, 인버터(I1) 및 인버터(I2)에 의하여 pw1 만큼의 폭과 t1 의 시간이 지연된 원샷펄스(S1)를 생성해서 제 1지연부(11) 및 미러제어부(13)에 출력한다.
상기 원샷펄스(S1)를 입력받은 제 1지연부(11)는, 도 2(c)에 도시된 바와 같이, t2 만큼 지연된 신호(S2)를 순방향 지연부(12)에 출력한다.
그러면 순방향지연부(12)에 포함된 복수개의 지연부(D1, D2 . . . D6)는 제 1지연부(11)의 출력신호(S2)를 순차적으로 t3 만큼 지연시켜, 도 2(c)에 도시된 바와 같이 출력한다.
이때, 미러제어부의 각 낸드게이트(ND3, ND4 . . . ND8)는 상기 펄스발생부(10)의 원샷펄스(S1)와 상기 복수개의 지연부(D1, D2 . . . D6)의 출력이 동시에 하이레벨일 때 로킹된 신호, 예를 들어 도 2(e)에 도시된 S4를 역방향지연부(14)에 전송한다. 그러면 상기 역방향지연부(14)는, 상기 로킹된 신호(S4)를 순차적으로 지연시켜서, 제 2지연부(16)에 도 2(f)에 도시된 바와 같은 신호(S5)를 출력하고, 상기 신호(S5)를 입력받은 상기 제 2지연부(16)는, 도 2(g)에 도시된 바와 같이, 상기 순방향지연부(12)의 출력신호(S3)보다 t4 시간이 지연된 출력신호(CKO)를 출력한다.
따라서, 출력신호(CKO)는 입력신호의 제 1주기(T1) 및 제 2주기(T2) 동안에 로킹신호를 형성해서, 제 3주기(T3)에서부터 도 2(b)에 도시된 신호(S1)의 3번째 펄스보다 약간 빠른 부지연펄스를 출력된다.
그러나, 지금까지 설명한 종래의 부지연신호 발생회로는, 입력신호(CKIN)보다 주파수가 큰 내부 신호를 생성하기 위하여, 입력신호의 상승 및 하강구간을 감지하여 부지연펄스를 생성할 경우에, 그 입력신호의 듀티비가 다르면, 형성된 출력신호의 듀티비도 달라지기 때문에 고속의 내부 신호를 요구하는 시스템에서는 이용될 수 없는 문제점이 있다.
본 발명의 목적은 입력신호의 듀티비에 상관없이, 입력신호의 상승구간을 기준으로 하고, 입력신호의 신호주기를 기준으로 2주기 이내에 발생 가능하고, 입력신호보다 주파수가 크고, 듀티비가 50%에 가까우며, 부지연을 갖는 신호를 출력하는 듀티비를 보상하는 부지연신호 발생회로를 제공하는데 있다.
도 1은, 종래의 부지연신호 발생회로를 도시한 도.
도 2는, 도 1의 타이밍 도.
도 3은, 본 발명에 의하여 구성된 부지연신호 발생회로를 도시한 도.
도 4는, 도 3의 타이밍 도.
* 도면의주요부분에대한부호설명 *
10: 펄스발생부 11, 16:지연부
12, 21: 순방향지연부 13: 미러제어부
14: 역방향지연부 15: 의사부하부
22: 래치부 23, 24, 26, 28: 논리연산부
25: 전파역방향지연부 27: 반파역방향지연부
도면을 참조하여 본 발명의 구성 및 동작을 상세하게 설명하면 다음과 같다.
도 3은, 본 발명에 의하여 구성된 부지연신호 발생회로로서, 입력신호(CK)를 지연시켜 지연신호(BS3)를 출력하는 버퍼단(B3)과, 상기 지연신호(BS3)를 입력하여 소정의 폭(pw2)을 갖은 원샷펄스(AS1)를 생성하는 펄스발생부(A1)를 포함하고, 상기 원샷펄스(AS1)를 순차적으로 지연하는 복수개의 지연부(A2, A3 . . . A10)를 포함하는 순방향지연부(21)와, 상기 지연신호(BS3)를 입력받고 상기 순방향지연부의 출력신호(AS1, AS2, AS3 . . .AS9)를 동기신호로 이용하여 래치신호(Qn, QBn, n=1, 2 ... 9)를 출력하는 복수개의 D형 플립플롭(Fn, n=1, 2 ...9)으로 구성되는 래치부(22)와, 상기 하나의 D형 플립플롭의 부출력(QBn, n=7, 8, 9)과 다른 D형 플립플롭의 정출력(Qn-2, n=7, 8, 9)을 순서대로 각각 연산하는 복수개의 낸드게이트(ND13, ND14, ND15) 및 복수개의 인버터(I12, I13, I14)로 구성되는 제 1논리연산부(23)와, 상기 제 1논리연산부(23)의 각 출력(SS1, SS2, SS3)과 상기 순방향지연부(21)의 출력 중에서 상기 지연신호(BS3)의 상승구간에 대응하는 타이밍의 지연원샷펄스를 입력받아 순서대로 연산하는 제 2논리연산부(24)와, 상기 제 2논리연산부(24)의 출력을 순차적으로 지연하는 복수개의 지연부(C1, C2 . . .C6)를 포함하는 전파역방향지연부(25)와, 상기 제 1논리연산부(23)의 출력(SS1, SS2, SS3)과 상기 지연신호(BS3)의 반주기에 해당하는 타이밍에 순방향지연부의 지연부를 통과하는 지연원샷펄스(AS4, AS3, AS2)를 입력받아 각각 연산하는 복수개의 낸드게이트(ND20, ND21 . . . ND24)를 포함하는 제 3논리연산부(26)와, 상기 제 3논리연산부(26)의 각 출력을 순차적으로 지연하는 복수개의 지연부(E1, E2 . . . E8)를 포함하는 반파역방향지연부(27)와, 상기 전파역방향지연부(25)의 출력(CS3) 및 상기 반파역방향지연부(27)의 출력(ES5)을 논리곱하는 낸드게이트(ND26) 및 상기 낸드게이트(ND26)의 출력을 지연하는 복수개의 인버터(I17, I18)로 구성된 제 4논리연산부(28)로 구성된다.
또한 각 블록의 구성을 상세하게 설명하면 다음과 같다.
상기 순방향지연부(21)에 포함된 상기 펄스발생부(A1) 및 복수개의 지연부(A2, A3 ...A10)는, 종래의 펄스발생부(10) 및 종래의 순방향지연부(11)에 포함된 지연부(D1, D2 . . .D6)와 동일한 회로소자로 구성된다. 즉 상기 펄스발생부(A1)는 인버터(I9), (I10) 및 낸드게이트(ND11)로 구성되고, 상기 순방향 지연부(21)내의 지연부, 예를 들어, 지연부(A2)는 낸드게이트(ND12) 및 인버터(I11)로 구성된다.
상기 래치부(22)는, 지연신호(BS3)를 입력받고 상기 순방향지연부(21)의 각 출력(AS1, AS2 . . .AS10)에 의하여 래치신호(Qn, QBn, n=1 . . 9)를 각각 출력하는 복수개의 D형 플립플롭(Fn, n=1...9)으로 구성된다.
상기 제 1논리연산부(23)는 상기 하나의 D형 플립플롭의 부출력(QBn, n=7, 8, 9)과 다른 D형 플립플롭의 정출력(Qn-2, n=7, 8, 9)을 순서대로 각각 연산하는 복수개의 낸드게이트(ND13, ND14, ND15)와 상기 낸드게이트(ND13, ND14, ND15)의 각 출력을 반전시키는 복수개의 인버터(I12, I13, I14)로 구성되고, 상기 각 인버터는 출력신호(SS1), (SS2) (SS3)를 출력한다.
상기 제 2논리연산부(24)는 상기 제 1논리연산부의 출력신호(SS1), (SS2) (SS3)와 상기 순방향지연부(21)의 출력 중에서 상기 지연신호(BS3)의 상승구간의 타이밍에 지연원샷펄스(AS8, AS9, AS10)를 입력받아 순서대로 연산하는 복수개의 낸드게이트(ND16), (ND17), (ND18)로 구성된다.
상기 전파역방향지연부(25)는, 상기 제 2논리연산부(24)에 포함된 복수개의 낸드게이트(ND16), (ND17), (ND18)의 각 출력을 입력받아 각각 순차적으로 지연시키는 복수개의 지연부(Cn, n=1...6)가 직렬 연결되어 있고, 이때, 상기 각 지연부(Cn, n=1...6)는, 상기 순방향지연부(21)내의 지연부(An, n=2...10)와 동일하게 배열된다. 예를 들어, 상기 지연부(C1)는 전원전압(Vcc) 및 상기 제 2논리연산부(24) 내의 낸드게이트(ND18)의 출력을 연산하는 낸드게이트(ND19) 및 상기 낸드게이트(ND19)의 출력을 지연시키는 인버터(15)로 구성된다.
상기 제 3논리연산부(26)는 상기 제 1논리연산부(23)의 출력(SS1, SS2, SS3 . . .)과 상기 지연신호(BS3)의 반주기에 해당하는 타이밍에 순방향지연부의 지연부를 통과하는 지연원샷펄스(AS4, AS3, AS2)를 입력받아 각각 연산하는 복수개의 낸드게이트(ND20, ND21 . . . ND24)로 구성된다.
상기 반파역방향지연부(27)는, 상기 제 3논리연산부(26)의 복수개의 낸드게이트(ND20, ND21 . . . ND24)로부터 출력을 각각 입력받아 순차적으로 지연하는 복수개의 지연부(En, n=1...8)로 구성되고, 예를 들어, 지연부(E1)는 상기 순방향지연부 및 상기 전파역방향지연부에 포함된 지연부와 동일하게 낸드게이트(ND25) 및 인버터(I16)로 구성된다.
상기 제 4논리연산지연부(28)는, 상기 상기전파역방향지연부(25)의 출력(CS3) 및 상기 반파역방향지연부(27)의 출력(ES5)을 논리곱하는 낸드게이트(ND26)와, 상기 낸드게이트(ND26)의 출력을 지연시키는 복수개의 인버터(I17) 및 인버터(I18)가 직렬 연결된다.
도 4를 참조하여, 본 발명의 부지연신호 발생회로 동작을 설명하면 다음과 같다.
버퍼단(B3)은, 도 4(a)에 도시된 바와 같이, 입력신호(CK)를 지연시켜서, 도 4(b)에 도시된 바와 같은 지연신호(BS3)를 순방향지연부(21) 및 래치부(22)에 포함된 각 D플립플롭(Fn, n=1, 2...9)에 출력한다.
상기 순방향지연부(21)에서, 펄스발생부(A1)는, 도 4(c)에 도시된 바와 같이, 소정의 폭(pw2)을 갖은 원샷펄스(AS1)를 생성하면, 다음 지연부(An, n=2...10)는 상기 원샷펄스를 도 4(d), 도 4(e), . . 도 4(i)와 같이 지연시켜 출력한다.
이때, 상기 지연신호(BS3)의 1주기 동안, 상기 8개의 원샷펄스(ASn, n=1, 2 ... 8)를 포함됨으로써, 8개의 지연부가 이용됨을 알 수 있다.
동시에 1주기의 지연신호(BS3)를 입력받은 래치부(22)는, 앞선 8개의 원샷펄스 및 지연부(A9) 및 (A10)의 출력신호(AS9) 및 (AS10)에 의하여 래치신호(Qn, QBn, n=1, 2 ... 9)를 제 1논리연산부에 출력한다.
제 1논리연산부(23)는, 지연신호(BS3)의 1주기 동안에, 상기 순방향지연부 내의 지연부를 통과한 지연원샷펄스를 출력하도록, 상기 래치부의 출력들을 연산한다.
제 2논리연산부(24)는, 상기 제 1논리연산부(23)의 출력(SS1, SS2, SS3) 및 지연신호(BS3)의 1주기 이상에서 지연된 원샷펄스를 논리곱한다.
또한 제 3논리연산부(26)는, 상기 제 1논리연산부(23)의 출력과 지연신호(BS3)의 1/2주기 동안 지연된 원샷펄스(AS2, AS3, AS4)를 논리 연산한다.
즉, 제 2논리연산부는 1주기 동안에 지연된 원샷펄스(AS8)를 출력하고 제 3논리연산부는 1/2주기 동안에 지연된 원샷펄스(AS4)를 출력한다.
제 2논리연산부(24)는, 상기 제 1논리연산부(23)의 출력(SS1, SS2, SS3) 및 상기 순방향지연부의 출력(AS8, AS9, AS10)을 논리곱하여, 전파역방향지연부(25)에 출력한다. 그러면, 상기 전파역방향지연부(25)는, 도 4(k), 도 4(l), 도 4(m) 및 도 4(n)에 도시된 바와 같이 지연신호의 1주기 동안에 지연된 원샷펄스를 순차적으로 지연시켜 출력(CS1, CS2, CS3)한다.
제 3논리연산부(26)는, 상기 제 1논리연산부(23)의 출력(SS1, SS2, SS3) 및 순방향지연부의 출력(AS2, AS3, AS4)을 논리곱하여, 반파역방향지연부(27)에 출력한다.
그러면 상기 반파역방향지연부(27)는, 도 4(o), 도 4(p) 및 도 4(q)에 도시된 바와 같이, 출력(ES1, ES5, ES8)한다.
이때, 전파역방향지연부(25)의 출력(CS3)은, 상기 전파역방향지연부(25)의 3개의 지연부(C1, C2, C3) 및 순방향지연부의 2개의 지연부(A9, A10)를 합한 5개의 지연부에 의하여 더 지연된 출력을 의미하는데, 이것은 지연신호(BS3)를 생성하는 버퍼단의 영향을 없애고 음으로 지연되도록 하기 위한 것이다.
마찬가지로, 반파역방향지연부(27)의 출력(ES5)도, 상기 전파역방향지연부(25)의 출력이 5개의 지연부를 통과하는 것과 같이, 상기 반파역방향지연부(27)의 지연부(En, n=1, 2 ...5)를 5개 이용하고 있다.
상기 두 출력신호(CS3), (ES5)를 입력받은 제 4논리연산부(28)는, 도 4(r)에 도시된 바와 같이, 지연신호(BS3)보다 먼저 출현할 뿐만 아니라, 주파수도 크고, 듀티비가 50%로서 일정한 부지연펄스(CKI)를 출력한다.
본 발명은 입력 신호의 듀티비에 상관없이, 입력신호의 상승구간을 기준으로 하고, 입력신호의 신호주기를 기준으로 2주기 이내에 발생 가능하고, 입력신호보다 주파수가 크고, 듀티비가 50%에 가까우며, 부지연을 갖는 내부 신호를 생성할 수 있음으로써, 고속의 동작을 요구하는 반도체에 안정적으로 이용될 수 있다.

Claims (9)

  1. 입력신호를 지연시켜 지연된 제 1주기를 갖는 입력신호를 출력하는 버퍼단과,
    상기 지연된 제 1주기를 갖는 입력신호 및 상기 지연된 제 1주기를 갖는 입력신호의 지연신호를 입력하는 제 1낸드게이트와, 상기 제 1낸드게이트의 출력을 반전시키는 제 1인버터를 포함하는 펄스발생부와, 상기 펄스발생부의 출력을 순차적으로 지연시키는 복수개의 지연부를 포함하는 순방향지연부와,
    상기 지연된 제 1주기를 갖는 입력신호를 제 1입력신호로 하고, 상기 펄스발생부 및 복수개의 지연부의 각각의 출력을 각각 제 2입력신호로 하여, 각각의 래치신호를 출력하는 래치부와,
    상기 순방향지연부에서 상기 지연된 제 1주기를 갖는 입력신호가 상기 제 1주기 만큼 지연된 제 1지연신호를 지연시키는 전파역방향지연부와,
    상기 순방향지연부에서 상기 지연된 제 1주기를 갖는 입력신호가 상기 제 1주기의 절반에 해당하는 만큼 지연된 제 2지연신호를 지연시키는 반파역방향지연부와,
    상기 전파역방향지연부의 출력 및 상기 반파역방향지연부의 출력을 각각 입력하여 부지연신호를 출력하는 제 1논리연산부로 구성되는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  2. 제 1항에 있어서, 상기 복수개의 지연부는 상기 펄스발생부의 출력과 전원전압을 입력하는 제 2낸드게이트 및 상기 제 2낸드게이트의 출력을 반전시키는 제 2인버터로 구성되는 제 1지연부와, 상기 제 1지연부의 출력과 전원전압을 입력하는 제 3낸드게이트와 상기 제 3낸드게이트의 출력을 반전시키는 제 3인버터로 구성되는 제 2지연부와, 상기 제 2지연부가 복수개의 직렬 연결되는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  3. 제1항에 있어서, 상기 래치부는 상기 지연된 상기 제 1주기를 갖는 입력신호를 제 1입력신호로 하고, 상기 순방향지연부를 구성하는 펄스발생부 및 복수개의 지연부의 각각의 출력을 각각 제 2입력신호로 하여 복수개의 플립플롭을 포함하는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  4. 제1항에 있어서, 상기 전파역방향지연부의 출력은, 상기 지연된 제 1주기를 갖는 입력신호가 1주기 이상 지연된 신호들 및 상기 래치부에서 출력되는 복수개의 래치신호들의 연산에 의해 조정되어 상기 1주기 이상 지연된 신호들을 다시 순차적으로 지연되어 형성되는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  5. 제1항에 있어서, 상기 전파역방향지연부에서 출력되는 상기 제 1지연신호는 상기 입력신호에 비하여 부지연신호인 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  6. 제1항에 있어서, 상기 반파역방향지연부의 출력은 상기 지연된 제 1주기를 갖는 입력신호가 상기 1/2 주기를 초과하지 않게 지연신호들과, 상기 래치부에 포함된 복수개의 래치신호들의 각각의 출력들을 입력으로 하는 제 2논리연산부의 출력신호들에 의해 조정되어 상기 1/2주기동안 지연된 신호를 다시 순차적으로 지연시켜 형성하는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  7. 제6항에 있어서, 상기 반파역방향지연부에서 출력되는 상기 제 2지연신호는 상기 입력신호에 비하여 부지연된 신호인 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  8. 제 1항에 있어서, 상기 논리연산부는 상기 제 1 및 제 2지연신호를 입력하는 낸드게이트와 상기 낸드게이트의 출력을 버퍼링하는 인버터의 쌍을 포함하는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
  9. 제 1항에 있어서, 상기 제 1논리연산부에서 출력되는 상기 부지연신호는 상기 지연된 제 1주기를 갖는 입력신호의 발생시점부터 상기 제 1주기의 2배가 되는 시간을 초과하지 않았을 때 생성되는 것을 특징으로 하는 듀티비를 보상하는 부지연신호 발생회로.
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