KR0178298B1 - 클럭 더블링 발진기 - Google Patents

Abstract

본 발명은 클럭 더블링 발진기에 관한 것으로, 클럭신호와 주파수 선택 신호를 입력으로 하는 클럭 주파수 선택수단(1); 상기 클럭 주파수 선택수단(1)으로부터의 주파수 선택신호를 입력받아 출력하는 반전수단(2); 상기 반전수단(2)의 출력신호와 상기 클럭신호를 입력으로 하여 논리곱 연산하여 출력하는 앤드수단(3); 상기 반전수단(2)의 출력신호와 상기 클럭신호를 입력으로 하여 부정논리합 연산하여 출력하는 제1 부정논리합연산수단(4); 및 상기 앤드수단(3)의 출력신호와 상기 부정논리합 연산수단(4)의 출력 신호를 입력으로 하여 더블 클럭 신호로 출력하는 제2 부정논리합연산수단(5)을 구비하고 있으며, 클럭 주파수의 다양한 변화로 인해 클럭 더블링의 현상이 다양하게 변화되는 것으로 마이크로 프로세서와 같은 복잡한 시스템 타이밍 크리티컬한 블록에 사용할 수 있고 상승 엣지를 검출하여 PLL(Phase locked loop)을 이용해 여러개의 새로운 동기 신호를 만들 수 있으며 주변회로의 속도와 퍼포먼스를 향상시킬 수 있는 효과가 있다.

Description

클럭 더블링 발진기

제1도는 본 발명에 따른 클럭 더블링 발진기의 회로도.

제2도는 본 발명에 따른 상기 제1도의 클럭 지연부의 내부 회로도.

제3도는 본 발명에 따른 상기 제1도의 클럭 더블링 발진기의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 클럭 지연부 2 : 인버터

3 : 논리곱 게이트 4, 5 : 부정논리합 게이트

6,7 : 지연 경로 8 : 멀티플렉서

본 발명은 입력 클럭의 주파수를 2배로 더블링하는 클럭 더블링 발진기에 관한 것으로, 특히 입력 클럭에 대해 다양한 펄스폭(pulse width)을 가지며 2배의 주파수로 더블링하는 클럭 더블링 발진기에 관한 것이다.

종래의 클럭 더블링 발진기는 듀티비(duty ratio)의 변화없이 클럭의 주파수만을 배가하는 더블링 동작을 수행함으로써 다양한 펄스폭의 클럭 신호를 사용하는 회로에 그 적용이 곤란하며, 원하는 최적의 펄스폭 클럭을 사용하지 못하는 경우 성능 저하의 주요 문제점으로 대두되었다. 따라서, 상이한 듀티비의 다양한 펄스폭을 가지면서 더블링된 클럭 신호가 절실히 요구되었다.

상기 종래 기술에 대한 문제점을 해결하고 상기의 요구에 부응하기 위하여 안출된 본 발명은, 입력 클럭의 주파수에 응답하여 다양한 펄스폭을 가지는 클럭 더블링된 펄스를 발생하는 클럭 더블링 발진기를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 클럭 더블링 발진기는, 입력 클럭을 원하는 펄스폭만큼의 지연 시간을 가지도록 지연하는 클럭 지연 수단; 상기 입력 클럭의 상승 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄수 신호를 발생하는 제1 펄스 발생 수단; 상기 입력 클럭의 하강 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄스 신호를 발생하는 제2펄스 발생 수단; 및 상기 제1 및 제2 펄스 발생 수단으로부터 출력되는 펄스 신호에 응답하여 상기 입력 클럭의 주파수를 더블링하되, 상기 펄스폭을 가지는 더블 클럭 신호를 출력하는 더블 클럭 출력 수단을 포함하여 이루어진다.

또한, 본 발명의 클럭 더블링 발진기는 입력 클럭을 원하는 펄스폭만큼의 서로 다를 지연 시간을 가지도록 각각 지연하고 펄스폭 선택신호에 응답하여 상기 지연된 클럭 중 하나를 출력하는 클럭 지연 수단; 상기 입력 클럭의 상승 에지와 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭의 상승 에지의 차만큼의 펄스폭을 가지는 펄스 신호를 발생하는 제1 펄스 발생 수단; 상기 입력 클럭의 하강 에지와 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭의 하강 에지의 차만큼의 펄스폭을 가지는 펄스 신호를 발생하는 제2 펄스 발생 수단; 및 상기 제1 및 제2 펄스 발생 수단으로부터 출력되는 펄스 신호에 응답하여 상기 입력 클럭의 주파수를 더블링하되, 상기 펄스폭을 가지는 더블 클럭 신호를 출력하는 더블 클럭 출력 수단을 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는본 발명에 따른 클럭 더블링 발진기 회로로서, 입력 클럭(CLK)을 원하는 펄스폭만큼의 지연시간을 가지도록 각각 지연하고 펄스폭 선택신호에 응답하여 상기 지연된클럭 중 하나를 출력하는 클럭 지연부(1)와, 상기 클럭 지연부(1)로부터 출력되는 지연된 클럭을 입력받아 반전하는 인버터(2)와, 입력클럭(CLK)의 상승 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄스 신호를 출력하기 위해 입력 클럭(CLK) 및 상기 인버터(2)로부터 출력되는지연된 클럭을 양측 입력으로 받아 논리곱 연산하는 논리곱 게이트(3)와, 입력 클럭(CLK)의 하강 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄스 신호를 출력하기 위해 입력 클럭(CLK) 및 상기 인버터(2)로부터 출력되는 지연된 클럭을 양측입력으로 받아 부정논리합 연산하는 부정논리합 게이트(4)와, 상기 논리곱게이트(3) 및 상기 부정논리합 게이트(4)로부터 출력되는 신호를 양측 입력으로 받아 부정논리합하여 입력 클럭(CLK)의 주파수를 더블링하되, 상기 원하는 펄스폭을 가지는 더블 클럭 신호를 출력하는 부정논리합 게이트(5)로 이루어진다.

그리고, 제2도는 본 발명에 따른 상기 제1도의 클럭 지연부의 일실시 내부 회로도로서, 입력 클럭(CLK)을 입력받아 제1지연 시간만큼 지연하는 지연 경로(6)와, 입력 클럭(CLK)을 입력받아 제2지연 시간만큼 지연하는 지연 경로(7)와, 펄스폭 선택신호에 응답하여 상기 지연 경로(6) 및 상기 지연 경로(7)로부터 출력되는 지연된 클럭 중 하나를 선택하여 출력하는 멀티플렉서(MUX, 8)로 이루어진다. 상기 지연 경로(6)는 입력 클럭(CLK)을 입력으로 받는 2개의 직렬 연결된 인버터(I0, I1)로 구성되고, 상기 지연 경로(7)는 입력 클럭(CLK)을 입력으로 받는 4개의 직렬 연결된 인버터(I2, I3, I4, I5)로 구성된다. 여기서, 입력 클럭(CLK)은 지연 경로(6)를 통해 약 12.5ns, 지연 경로(7)를 통해 약 25ns만큼 각각 지연되고, 그에 따라 본 발명의 클럭 더블링 발진기 회로는 펄스폭이 12.5ns 및 25ns인 더블 클럭을 생성한다.

제3도는 본 발명에 따른 상기 제1도의 클럭 더블링 발진기의 신호 파형도이다. 도면에서 A0은 펄스폭 선택신호가 '하이(high)'일 때 클럭지연부(1)의 지연 경로(6)를 통해 12.5ns만큼 지연된 클럭의 파형이고, A1은 펄스폭 선택신호가 '로우(low)'일 때 클럭 지연부(1)의 지연 경로(7)를 통해 25ns만큼 지연된 클럭의 파형이다. 그리고, B0은 A0에 대해 논리곱 게이트(3)로부터 출력되는 신호의 파형이고, B1은 A1에 대해 논리곱 게이트(3)로부터 출력되는 신호의 파형이다. 또한 C0은 A0에 대해 부정논리합 게이트(4)로부터 출력되는 신호의 파형이고, C1은 A1에 대해 부정논리합 게이트(4)로부터 출력되는 신호의 파형이다. 마지막으로, 더블 클럭0은 A0에 대해 부정논리합 게이트(5)로부터 출력되는 12.5ns의 펄스폭을 가지는 더블 클럭 출력 파형이고, 더블 클럭1은 A1에 대해 부정논리합 게이트(5)로부터 출력되는 25ns의 펄스폭을 가지는 더블 클럭 출력 파형이다.

다음으로, 제1도 내지 제3도를 참조하여, 본 발명의 일실시예에 따른 클럭 더블링 발진기의 상세한 동작을 설명한다.

먼저, 입력 클럭(CLK)이 10MHz로 입력되고, 펄스폭 선택신호가 하이로 입력되는 경우 클럭 지연부(1)의 지연 경로 중 지연 경로(6)를 통해 12.5ns만큼 지연 된 클럭이 선택되어 출력된다(제3도의 A0 파형). 그리고, 논리곱 게이트(3)를 통해 입력 클럭(CLK)의 상승 에지를 디텍팅하여 지연 경로(6)를 통해 지연된 만큼의 펄스폭(12.5ns)을 가지는 펄스(B0)를 발생한다. 또한, 부정논리합 게이트(4)를 통해 입력 클럭(CLK)의 하강 에지를 디텍팅하여 지연 경로(6)를 통해 지연된 만큼의 펄스폭(12.5ns)을 가지는 펄스(C0)를 발생한다. 그 다음, 부정논리합 게이트(5)를 통해 펄스(B0) 및 펄스(C0)를 부정논리합하여 12.5ns의 펄스폭을 가지되, 입력 클럭(CLK)을 더블링한 20MHz의 더블클럭0을 출력한다.

다음으로, 입력 클럭(CLK)은 전술한 경우와 동일하게 10MHz로 입력되고, 펄스폭 선택신호가 로우로 입력되는 경우 클럭 지연부(1)의 지연 경로 중 지연 경로(7)를 통해 25ns만큼 지연된 클럭이 선택되어 출력된다(제3도의 A1 파형). 그리고, 논리곱 게이트(3)를 통해 입력 클럭(CLK)의 상승 에지를 디텍팅하여 지연 경로(7)를 통해 지연된 만큼의 펄스폭(25ns)을 가지는 펄스(B1)를 발생한다. 또한, 부정논리합 게이트(4)를 통해 입력클럭(CLK)의 하강 에지를 디텍팅하여 지연 경로(7)를 통해 지연된 만큼의 펄스폭(25ns)을 가지는 펄스(C1)를 발생한다. 그 다음, 부정논리합 게이트(5)를 통해 펄스(B1) 및 펄스(C1)를 부정논리합하여 25ns의 펄스폭을 가지되, 입력 클럭(CLK)을 더블링한 20MHz의 더블클럭0을 출력한다.

따라서, 입력 클럭(CLK)의 주파수를 더블링한 더블 클럭을 발생함에 있어서, 펄스폭 선택신호에 응답하여 원하는 펄스폭(본 발명의 일실시예에서는 12.5ns와 25ns의 펄스폭)을 가지는 더블 클럭을 발생할 수 있다. 또한, 원하는 펄스폭에 따라 클럭 지연부(1)의 지연 경로(6, 7)의 지연 시간을 조절함으로써 입력클럭에 대하여 보다 다양한 펄스폭을 갖는 더블 클럭을 발생할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

따라서, 상기와 같은 본 발명은, 일정 주파수의 클럭 신호를 더블링하여 2배의 주파수를 가지되, 다양한 펄스폭을 가지는 더블 클럭을 생성함으로써 마이크로프로세서와 같이 다양한 클럭 신호가 사용되는 시스템에서 성능 저하없이 효과적으로 사용되어질 수 있다.

Claims (11)

1. 입력 클럭을 원하는 펄스폭만큼의 지연 시간을 가지도록 지연하는 클럭 지연수단; 상기 입력 클럭의 상승 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄스 신호를 발생하는 제 1 펄스 발생 수단; 상기 입력 클럭의 하강 에지를 디텍팅하여 상기 펄스폭만큼의 크기를 가지는 펄스 신호를 발생하는 제 2 펄스 발생 수단; 및 상기 제 1 및 제 2 펄스 발생 수단으로부터 출력되는 펄스 신호에 응답하여 상기 입력 클럭의 주파수를 더블링하되, 상기 펄스폭을 가지는 더블 클럭 신호를 출력하는 더블 클럭 출력 수단을 포함하여 이루어지는 클럭 더블링 발진기.
2. 제1항에 있어서, 상기 클럭 지연 수단은, 상기 입력 클럭을 입력받아 상기 펄스폭만큼 반전 지연하는 다수의 반전 수단을 구비하는 클럭 더블링 발진기.
3. 제1항 또는 제2항에 있어서, 상기 제 1 펄스 발생 수단은, 상기 입력 클럭 및 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭을 입력받아 논리곱 연산하는 논리곱 수단을 구비하는 클럭 더블링 발진기.
4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 펄스 발생 수단은, 상기 입력 클럭 및 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭을 입력받아 부정논리합 연산하는 부정논리합 수단을 구비하는 클럭 더블링 발진기.
5. 제1항 또는 제2항에 있어서, 상기 더블 클럭 출력 수단은, 상기 제 1 및 상기 제 2 펄스 발생 수단으로부터 각각 출력되는 펄스 신호를 입력받아 부정논리합 연산하는 부정논리합 수단을 구비하는 클럭 더블링 발진기.
6. 입력 클럭을 원하는 펄스폭만큼의 서로 다른 지연 시간을 가지도록 각각 지연하고 펄스폭 선택신호에 응답하여 상기 지연된 클럭 중 하나를 출력하는 클럭 지연 수단; 상기 입력 클럭의 상승 에지와 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭의 상승 에지의 차만큼의 펄스폭을 가지는 펄스 신호를 발생하는 제 1 펄스 발생 수단; 상기 입력 클럭의 하강 에지와 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭의 하강 에지의 차만큼의 펄스폭을 가지는 펄스 신호를 발생하는 제 2 펄스 발생 수단; 및 상기 제 1 및 제 2 펄스 발생 수단으로부터 출력되는 펄스 신호에 응답하여 상기 입력 클럭의 주파수를 더블링하되, 상기 펄스폭을 가지는 더블 클럭 신호를 출력하는 더블 클럭 출력 수단을 포함하여 이루어지는 클럭 더블링 발진기.
7. 제6항에 있어서, 상기 클럭 지연 수단은, 상기 입력 클럭을 입력받아 제 1 지연 시간만큼 지연하는 제 1 지연 경로; 상기 입력 클럭을 입력받아 제 2 지연 시간만큼 지연하는 제 2 지연 경로; 및 상기 펄스폭 선택신호에 응답하여 상기 제 1 지연 경로 및 상기 제 2 지연 경로로부터 출력되는 지연된 클럭 중 하나를 선택하여 출력하는 선택 수단을 포함하여 이루어지는 클럭 더블링 발진기.
8. 제7항에 있어서, 상기 제 1 및 제 2 지연 경로는 각각, 상기 입력 클럭을 입력받아 각기 원하는 펄스폭만큼 반전 지연하는 다수의 반전 수단을 구비하는 클럭 더블링 발진기.
9. 제6항 또는 제7항에 있어서, 상기 제 1 펄스 발생 수단은, 상기 입력 클럭 및 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭을 입력받아 논리곱 연산하는 논리곱 수단을 구비하는 클럭 더블링 발진기.
10. 제6항 또는 제7항에 있어서, 상기 제 2 펄스 발생 수단은, 상기 입력 클럭 및 상기 클럭 지연 수단으로부터 출력되는 지연된 클럭을 입력받아 부정논리합 연산하는 부정논리합 수단을 구비하는 클럭 더블링 발진기.
11. 제6항 또는 제7항에 있어서, 상기 더블 클럭 출력 수단은, 상기 제 1 및 상기 제 2 펄스 발생 수단으로부터 각각 출력되는 펄스 신호를 입력받아 부정논리합 연산하는 부정논리합 수단을 구비하는 클럭 더블링 발진기.