WO2007029463A1

WO2007029463A1 - 試験装置および試験方法

Info

Publication number: WO2007029463A1
Application number: PCT/JP2006/316165
Authority: WO
Inventors: Koichi Tanaka; Masakatsu Suda
Original assignee: Advantest Corporation
Priority date: 2005-09-06
Filing date: 2006-08-17
Publication date: 2007-03-15
Also published as: TW200710418A; KR20080034026A; TWI395956B; JP2007071622A; JP4925630B2; US20090058452A1; KR100965496B1; US7696771B2; DE112006002395T5

Abstract

　被試験デバイスに供給される電源電圧の変動を試験する試験装置であって、　被試験デバイスの電源入力端子に電源電圧を供給する電源部と、被試験デバイスの電源入力端子に供給される電源電圧に応じた周波数のクロック信号を出力する発振器と、クロック信号の周波数を計測する計測部とを備える。例えば、発振器は、ループ状に接続された奇数個の否定論理素子のうち、いずれかの否定論理素子の出力信号をクロック信号として出力するものであり、否定論理素子は、被試験デバイスの電源入力端子に供給される電源電圧に応じた電圧を電圧源として動作する。

Description

明細書

試験装置および試験方法

技術分野

[0001] 本発明は、試験装置および試験方法に関する。特に本発明は、被試験デバイスに供給される電源電圧の変動を試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。

1.特願 2005— 257435 出願日 2005年 9月 6日

背景技術

[0002] 半導体デバイスの試験装置は、半導体デバイスが仕様を満たすか否かを試験する。試験装置により行われる試験の一つに電源電圧変動解析試験がある。試験装置は、電源電圧変動解析試験を行う場合、半導体デバイスをスタンバイ状態カゝら最大動作状態に遷移させることにより消費電流を変化させ、電源電圧の変動を計測する。従来、電源電圧変動解析試験においては、半導体デバイスの電源電圧の変動をアナログデジタルコンバータ（以下、 ADCという。 )により直接計測するのが一般的でめつに。

[0003] なお、現時点で先行技術文献の存在を認識して!/、な、ので、先行技術文献に関する記載を省略する。

発明の開示

発明が解決しょうとする課題

[0004] しカゝしながら、 ADCを用いて電源電圧の変動を計測する場合、試験装置の回路規模が大きくなる。また、 ADCを用いて電源電圧の変動を計測する場合、測定精度を高くすることも困難である。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

課題を解決するための手段

[0005] 本発明の第 1の形態によると、被試験デバイスに供給される電源電圧の変動を試験する試験装置であって、被試験デバイスの電源入力端子に電源電圧を供給する電源部と、被試験デバイスの電源入力端子に供給される電源電圧に応じた周波数のクロック信号を出力する発振器と、クロック信号の周波数を計測する計測部とを備える試験装置を提供する。

発振器は、ループ状に接続された奇数個の否定論理素子のうち、いずれかの否定論理素子の出力信号をクロック信号として出力するものであり、少なくとも 1つの否定論理素子は、被試験デバイスの電源入力端子に供給される電源電圧に応じた電圧を電圧源として動作してもよ、。

[0006] 電源電圧の DC成分を除去するフィルタ部を更に備え、発振器は、 DC成分が除去された電源電圧に応じた周波数のクロック信号を出力してもよい。計測部は、予め定められた基準期間内におけるクロック信号のパルス数を計測することによりクロック信号の周波数を計測し、当該試験装置は、基準期間ごとのクロック信号のパルス数を順次記憶する記憶部を更に備えてもよい。計測部が計測した周波数に基づいて、電源電圧の変動量が許容範囲内であるカゝ否かを判定する電源判定部を更に備えてもよい。電源判定部は、計測部が計測した周波数が、予め設定された基準範囲外となつたことを条件として、被試験デバイスが不良であると判定してもよ、。

[0007] 被試験デバイスの信号端子に対して被試験デバイスを動作させる試験信号を供給する試験信号供給部を更に備え、計測部は、被試験デバイスに試験信号を供給しな V、場合および供給する場合のそれぞれにつ!/ヽてクロック信号の周波数を計測し、電源判定部は、被試験デバイスに試験信号を供給しなヽ場合および供給する場合のクロック信号の周波数の差に基づいて、電源電圧の変動量が許容範囲内である力否かを判定してもよい。

被試験デバイスの信号端子に対して被試験デバイスを動作させる試験信号を供給する試験信号供給部を更に備え、試験信号供給部は、被試験デバイスをスタンバイ状態から動作状態に遷移させて、予め指定された試験信号を供給し、電源判定部は、計測部が計測した周波数に基づいて、被試験デバイス力スタンバイ状態力も動作状態に遷移して試験信号に応じて動作したことによる電源電圧の変動量が許容範囲内であるか否かを判定してもよ!/、。

[0008] 当該試験装置は、被試験デバイスの信号端子に対して被試験デバイスを動作させる試験信号を供給する試験信号供給部と、試験信号に応じて被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する良否判定部とを更に備え、電源判定部は、良否判定部により被試験デバイスが不良と判定され、かつ、電源電圧の変動量が許容範囲内でないことを条件として、電源電圧の異常により被試験デバイスの動作不良が生じたと判定してもよ、。

[0009] 試験信号供給部は、電源電圧の異常により被試験デバイスの動作不良が生じたと判定されたことを条件として、被試験デバイスの動作周波数を低下させた状態で試験信号を再び供給してもよい。試験信号供給部は、電源電圧の異常により被試験デバイスの動作不良が生じたと判定されたことを条件として、電源電圧の変動量に応じて被試験デバイスのノックゲート電圧を変更して試験信号を再び供給してもよい。

[0010] 本発明の第 2の形態によると、被試験デバイスに供給される電源電圧の変動を試験する試験方法であって、被試験デバイスの電源入力端子に電源電圧を供給する電源段階と、被試験デバイスの電源入力端子に供給される電源電圧に応じた周波数のクロック信号を出力する発振段階と、クロック信号の周波数を計測する計測段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこれらの特徴群のサブコンビネーションもまた、発明となりうる。

図面の簡単な説明

[0011] [図 1]本実施形態にかかる試験装置 10の構成を示す。

[図 2]本実施形態に力かるフィルタ部 14の構成の一例を示す。

[図 3]本実施形態に力かる発振部 15の回路例を示す。

[図 4]電源電圧変動試験の試験手順を示したフローチャートである。

[図 5]試験装置の各信号のタイミングチャートを示す。

符号の説明 [0012] 1 DUT

la 電源入力端子

lb 信号端子

10 試験装置

11 試験信号供給部

12 良否判定部

13 電源部

14 フィルタ部

15 発振部

16 計測部

17 し P¾

18 電源判定部

19 試験制御部

21 タイミング発生部

22 パターン発生部

23 波形成形部

25 スィッチ

26 コンデンサ

27 プルダウン抵抗

28 プルアップ抵抗

31 否定論理素子

発明を実施するための最良の形態

[0013] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

[0014] 図 1は、本実施形態にカゝかる試験装置 10の構成を示す。

本実施形態にかかる試験装置 10は、半導体デバイス等の被試験デバイス 1 (以下、 DUT1と称する。）を試験する。より具体的には、試験装置 10は、 DUT1の電源入力端子 laに供給される電源電流を変動させる試験信号を供給し、 DUT1の消費電流の変化に伴う電源電圧 Vddの変動量を効率的に計測する。

[0015] 試験装置 10は、試験信号供給部 11と、良否判定部 12と、電源部 13と、フィルタ部 14と、発振部 15と、計測部 16と、記憶部 17と、電源判定部 18と、試験制御部 19とを備える。

試験信号供給部 11は、 DUT1を動作させる試験信号を DUT1の信号端子 lbに供給する。試験信号供給部 11は、タイミング発生部 21と、パターン発生部 22と、波形成形部 23とを有する。

[0016] タイミング発生部 21は、試験信号を供給する試験期間を定める基準クロック及び試験信号を変化させるタイミングを定めるタイミングエッジを生成する。パターン発生部 22は、試験パターンを記憶しており、記憶している試験パターンを基準クロックに応じて出力する。なお、試験パターンとは、 DUT1の信号端子 lbに供給する試験信号の波形を定めるための情報である。波形成形部 23は、パターン発生部 22が出力する試験パターン及びタイミング発生部 21が発生するタイミングエッジに基づき、試験信号を成形する。波形成形部 23は、成形した試験信号を DUT1の各信号端子 lbに供給する。

[0017] 良否判定部 12は、試験信号供給部 11から供給される試験信号に応じて DUT1が出力する出力信号を期待値と比較することにより、 DUT1の良否を判定する。より具体的には、良否判定部 12は、出力信号が期待値と同一と判断すれば DUT1は良品であると判定し、出力信号が期待値と同一ではないと判断すれば DUT1は不良であると判定する。

[0018] 電源部 13は、 DUT1の電源入力端子 laに電源電圧 Vddを供給する。電源部 13 は、当該試験装置 10の各部が動作するための電圧源とは別の独立した電圧源である。従って、電源電圧 Vddの変動は、試験信号供給部 11のタイミング発生部 21が発生する基準クロックの周波数に対してはなんら影響を与えない。もっとも、電源部 13 は、当該試験装置 10の電圧源と同じであってもよい。

[0019] フィルタ部 14は、 DUT1の電源入力端子 laに供給される電源電圧 Vddを入力する。そして、フィルタ部 14は、入力された電源電圧 Vddの DC成分を除去し、抽出した AC成分を所定の電圧レベルに重畳して出力する。これにより、フィルタ部 14は、所定の電圧レベルを基準とし、電源電圧 Vddの変動量に応じて変動する電圧を出力する。

[0020] 発振部 15は、フィルタ部 14から供給された電圧に応じた周波数のクロック信号を発生する。すなわち、発振部 15は、 DC成分が除去された電源電圧 Vddに応じた周波数のクロック信号を出力する。本実施の形態においては、発振部 15は、電源電圧 Vd dが高くなれば周波数が高くなり、電源電圧 Vddが小さくなれば周波数が低くなるクロック信号を発生する。

[0021] 計測部 16は、発振部 15から出力されたクロック信号の周波数を計測する。より具体的には、計測部 16は、予め定められた基準期間内（例えば、基準クロックの所定周期の間）におけるクロック信号のパルス数を計測する。また、計測部 16は、これに代えて、例えば試験パターンに従って定められる期間内におけるクロック信号のパルス数を計測してもよぐさらに、その計測期間を適宜変更してもよい。

記憶部 17は、計測部 16により計測された基準期間毎のクロック信号のパルス数を順次記憶する。

[0022] 電源判定部 18は、記憶部 17が記憶している各基準期間のクロック信号のパルス数を読み出して、電源電圧 Vddの変動量が許容範囲内である力否かを判定する。より具体的には、電源判定部 18は、 DUT1に試験信号を供給しない場合および供給する場合のクロック信号の周波数の差に基づいて、電源電圧の変動量が許容範囲内であるカゝ否かを判定する。また、試験信号供給部 11は、 DUT1をスタンバイ状態力ゝら動作状態に遷移させて予め指定された試験信号を供給する。そして、電源判定部 18 は、計測部 16が計測した周波数に基づいて、 DUT1がスタンバイ状態力も動作状態に遷移して試験信号に応じて動作したことによる電源電圧 Vddの変動量が許容範囲内であるか否かを判定する。

試験制御部 19は、当該試験信号供給部 11の全体を制御する。

[0023] 図 2は、フィルタ部 14の構成の一例を示す。

フィルタ部 14は、例えば、スィッチ 25と、コンデンサ 26と、プルダウン抵抗 27と、プルアップ抵抗 28とを有する。スィッチ 25は、一方の端子 25aが DUT1の電源入力端子 laに接続され、他方の端子 25bがコンデンサ 26の一方の端子に接続される。スィッチ 25は、試験制御部 19からの制御信号に応じて端子 25a, 25b間を接続又は開放する。プルダウン抵抗 27及びプルアップ抵抗 28は、第 1の電位 +Vと第 2の電位一 Vとの間に直列接続されて!ヽる。コンデンサ 26は、スィッチ 25が接続されていない側の端子がプルダウン抵抗 27 及びプルアップ抵抗 28の接続点に接続されて!ヽるとともに、発振部 15に接続されている。

[0024] このような構成のフィルタ部 14は、ハイパスフィルタとして機能する。従って、フィルタ部 14は、プルダウン抵抗 27及びプルアップ抵抗 28により抵抗分割された電位を中心に、電源電圧 Vddの変動量に応じて変動する電圧を発振部 15に供給する。

[0025] 図 3は、自己ループ発振回路で構成された発振部 15を示す。

自己ループ発振回路で構成された発振部 15は、例えば、ループ状に接続された奇数個（本例では 3個）の否定論理素子 31 (31— 1, 31 - 2, 31— 3)を有し、いずれか一つの否定論理素子 31 (31— 1, 31 - 2, 31— 3)の出力信号をクロック信号として出力する。各否定論理素子 31は、フィルタ部 14から出力された電圧が駆動電圧源として与えられている。つまり、各否定論理素子 31は、 DUT1の電源入力端子 la に供給される電源電圧 Vddに応じた電圧を電圧源として動作する。

[0026] このような発振部 15は、否定論理素子 31の電源電圧が低下した場合、否定論理素子 31の立ち上がり時間が長くなる結果、周期が長くなるクロック信号を発生する。また、否定論理素子 31の電源電圧が上昇すれば周期が短くなるクロック信号を発生する。これにより発振部 15は、 DUT1の電源入力端子 laに供給される電源電圧 Vdd に応じた周波数のクロック信号を発生する。

[0027] なお、発振部 15は、電圧に応じた周波数のクロック信号を発生することができれば、自己ループ発振回路でなくてもよい。また、自己ループ発振回路で構成された発振部 15は、少なくとも 1つの否定論理素子 31が DUT1の電源入力端子 laに供給される電源電圧 Vddに応じた電圧を電圧源として動作すればよい。

[0028] 図 4は、電源電圧変動試験の試験手順を示したフローチャートである。また、図 5は、図 4のステップ S15からステップ S17まで測定装置 10の動作タイミングを示す。図 5 の (A)はタイミング発生部 21から発生される基準クロック、 (B)は試験制御部 19から発生される試験開始信号、（C)は試験期間中に論理 Hとなるテストサイクル信号、（D )はある信号端子 lbに供給される試験信号、（E)は DUT1の消費電流、（F)は DUT 1の電源入力端子 laに供給される電源電圧 Vdd、（G)は、発振部 15から出力されたクロック信号のパルス数の基準期間毎のカウント値、をそれぞれ示す。

[0029] まず、試験制御部 19は、基準期間の測定回数を設定する (ステップ Sl l)。より具体的には、試験装置 10は、何周期分の基準周期に亘つてクロック信号のパルス数を測定するかを設定する。

続いて、試験制御部 19は、試験開始信号を H論理とし、測定を開始する (ステップ S12) ₀試験が開始すると、計測部 16は、基準期間毎にクロック信号のパルス数を計測する。記憶部 17は、計測部 16が計測したパルス数を順次記憶する。このとき、試験制御部 19は、 DUT1に対して試験信号を供給せずに DUT1をスタンバイ状態とする。このため、計測部 16は、電源電圧 Vddが定常状態である時のクロック信号の力ゥント値を測定する。

続いて、試験制御部 19は、設定した測定回数分の基準期間が経過した場合、測定を終了する (ステップ S 13)。

続いて、電源判定部 18は、記憶部 17に記憶されているデータを読み出す (ステツプ S14)。

[0030] 続、て、試験制御部 19は、試験開始信号をハイ論理とし、測定を開始する (ステツプ S15,時刻 tl)。試験が開始すると、計測部 16は、クロック信号のパルス数の計測を開始する（時刻 t2)。記憶部 17は、計測部 16が計測したパルス数を順次記憶する。なお、このときはまだ、試験制御部 19が DUT1に対して試験信号を供給されておらず、 DUT1は、スタンバイ状態となっている。

続いて、試験制御部 19は、テストサイクル信号の論理をノヽィとするとともに DUT1に対して試験信号の供給を開始して、 DUT1をスタンバイ状態力動作状態に遷移させる（ステップ S 16,時刻 t6)。

[0031] ここで、時刻 t6において、 DUT1がスタンバイ状態力動作状態に遷移すると、 DU T1の消費電流は、急激に増加する。 DUT1の電流の消費が急激に増加すると、電源電圧 Vddは、一時的に減少する。電源電圧 Vddのレベルが減少した場合、電源部 13は、フィードバック制御により電源電圧 Vddを上昇させて定常値に戻す（時刻 t7) 。ここで、発振部 15から出力されるクロック信号は、電源電圧 Vddの変動に伴い周波数が変動する。この結果、計測部 16のカウント値は、スタンバイ状態から動作状態に遷移した時に減少し（時刻 t6)、その後に定常値に戻る（時刻 t7)。

[0032] 続いて、試験制御部 19は、設定した測定回数分の基準期間が経過した場合、測定を終了する (ステップ S 17)。

続いて、電源判定部 18は、記憶部 17に記憶されているデータを読み出す (ステツプ S18)。

[0033] 続いて、電源判定部 18は、スタンバイ状態と動作状態とのクロック信号のカウント値の差を算出し、その差に基づいて電源電圧 Vddの変動量が許容値内である力否かを判定する (ステップ S 19)。より具体的には、電源判定部 18は、カウント値の差が所定の閾値以上である力否かを求め、所定の閾値以上であれば変動量が許容値外であると判定し、所定の閾値未満であれば変動量が許容範囲内であると判定する。そして、判定が終了すると、試験装置 10は、試験を終了する。

[0034] 以上のように試験装置 10は、 DUT1に対して供給する電源電圧 Vddの変動をクロック信号の周波数に変換し、その周波数をカウンタにより測定する。これにより、試験装置 10は、効率的に DUT1に対して供給する電源電圧 Vddの変動を測定できる。

[0035] また、試験装置 10は、基準期間毎に得られたクロック信号のパルス数をカウントしている。従って、試験装置 10は、ノイズによって各パルスの周期に誤差が発生したとしても、その誤差を平均化することができ、ノイズの影響を低減して測定精度を向上させることができる。

[0036] なお、以上のような測定に限らず、試験装置 10では、計測部 16が計測した周波数力予め設定された基準範囲外となったことを条件として、前記被試験デバイスが不良であると判定してもよい。これにより、試験装置 10は、 DUT1に対して一般的な試験をしながら電源電圧の変動量の試験も同時に行えることとなり、測定時間を短縮することがでさる。

[0037] また、試験装置 10の電源判定部 18は、良否判定部 12により DUT1が不良と判定され、かつ、電源電圧 Vddの変動量が許容範囲内でないことを条件として、電源電圧 Vddの異常により DUT1の動作不良が生じたと判定してもよい。これにより試験装置 10は、電源電圧 Vddの異常による DUT1の動作不良を効率的に判断できる。

[0038] また、 DUT1は、電源電圧 Vddの異常により動作不良が生じたと判定した場合であつても、動作クロック周波数を下げれば正常に動作する可能性がある。そのため、試験信号供給部 11は、電源電圧 Vddの異常により DUT1の動作不良が生じたと判定されたことを条件として、 DUT1の動作周波数を低下させた状態で試験信号を再び供給して、 DUT1が動作状態における測定を再度行い (ステップ S15〜18)、再測定結果を用、て再度の判定処理を行ってもよ!、 (ステップ S 19)。

[0039] また、 DUT1は、電源電圧 Vddの異常により動作不良が生じたと判定した場合であつても、半導体チップのサブストレートに印加するバックゲート電圧を調整することによって正常に動作する可能性がある。そのため、試験信号供給部 11は、電源電圧 V ddの異常により DUT1の動作不良が生じたと判定されたことを条件として、 DUT1のバックゲート電圧を調整した状態で試験信号を再び供給し、 _DUT1が動作状態における測定を再度行い (ステップ S15〜 18)、再測定結果を用いて再度の判定処理を行ってもょ、（ステップ S 19)。

[0040] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

請求の範囲

[1] 被試験デバイスに供給される電源電圧の変動を試験する試験装置であって、前記被試験デバイスの電源入力端子に前記電源電圧を供給する電源部と、前記被試験デバイスの前記電源入力端子に供給される前記電源電圧に応じた周波数のクロック信号を出力する発振器と、

前記クロック信号の周波数を計測する計測部と

を備える試験装置。

[2] 前記発振器は、ループ状に接続された奇数個の否定論理素子のうち、いずれかの前記否定論理素子の出力信号を前記クロック信号として出力するものであり、少なくとも 1つの前記否定論理素子は、前記被試験デバイスの前記電源入力端子に供給される前記電源電圧に応じた電圧を電圧源として動作する

請求項 1に記載の試験装置。

[3] 前記電源電圧の DC成分を除去するフィルタ部を更に備え、

前記発振器は、 DC成分が除去された前記電源電圧に応じた周波数の前記クロック信号を出力する

請求項 1に記載の試験装置。

[4] 前記計測部は、予め定められた基準期間内における前記クロック信号のパルス数を計測することにより前記クロック信号の周波数を計測し、

当該試験装置は、前記基準期間ごとの前記クロック信号のパルス数を順次記憶する記憶部を更に備える

請求項 1に記載の試験装置。

[5] 前記計測部が計測した周波数に基づいて、前記電源電圧の変動量が許容範囲内であるか否かを判定する電源判定部を更に備える

請求項 1に記載の試験装置。

[6] 前記電源判定部は、前記計測部が計測した周波数が、予め設定された基準範囲外となったことを条件として、前記被試験デバイスが不良であると判定する

請求項 5に記載の試験装置。

[7] 前記被試験デバイスの信号端子に対して前記被試験デバイスを動作させる試験信号を供給する試験信号供給部を更に備え、

前記計測部は、前記被試験デバイスに前記試験信号を供給しな!ヽ場合および供給する場合のそれぞれについて前記クロック信号の周波数を計測し、

前記電源判定部は、前記被試験デバイスに前記試験信号を供給しな!ヽ場合および供給する場合の前記クロック信号の周波数の差に基づ、て、前記電源電圧の変動量が許容範囲内である力否かを判定する

請求項 5に記載の試験装置。

[8] 前記被試験デバイスの信号端子に対して前記被試験デバイスを動作させる試験信号を供給する試験信号供給部を更に備え、

前記試験信号供給部は、前記被試験デバイスをスタンバイ状態カゝら動作状態に遷移させて、予め指定された試験信号を供給し、

前記電源判定部は、前記計測部が計測した周波数に基づいて、前記被試験デバイスが前記スタンバイ状態力前記動作状態に遷移して前記試験信号に応じて動作したことによる前記電源電圧の変動量が許容範囲内である力否かを判定する請求項 5に記載の試験装置。

[9] 当該試験装置は、

前記被試験デバイスの信号端子に対して前記被試験デバイスを動作させる試験信号を供給する試験信号供給部と、

前記試験信号に応じて前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する良否判定部と

を更に備え、

前記電源判定部は、前記良否判定部により前記被試験デバイスが不良と判定され、かつ、前記電源電圧の変動量が前記許容範囲内でないことを条件として、前記電源電圧の異常により前記被試験デバイスの動作不良が生じたと判定する

請求項 5に記載の試験装置。

[10] 前記試験信号供給部は、前記電源電圧の異常により前記被試験デバイスの動作不良が生じたと判定されたことを条件として、前記被試験デバイスの動作周波数を低下させた状態で前記試験信号を再び供給する請求項 9に記載の試験装置。

[11] 前記試験信号供給部は、前記電源電圧の異常により前記被試験デバイスの動作不良が生じたと判定されたことを条件として、前記電源電圧の変動量に応じて前記被試験デバイスのバックゲート電圧を変更して前記試験信号を再び供給する

請求項 9に記載の試験装置。

[12] 被試験デバイスに供給される電源電圧の変動を試験する試験方法であって、前記被試験デバイスの電源入力端子に前記電源電圧を供給する電源段階と、前記被試験デバイスの前記電源入力端子に供給される前記電源電圧に応じた周波数のクロック信号を出力する発振段階と、

前記クロック信号の周波数を計測する計測段階と

を備える試験方法。