JPH09264928A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
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- JPH09264928A JPH09264928A JP8074848A JP7484896A JPH09264928A JP H09264928 A JPH09264928 A JP H09264928A JP 8074848 A JP8074848 A JP 8074848A JP 7484896 A JP7484896 A JP 7484896A JP H09264928 A JPH09264928 A JP H09264928A
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- Japan
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- circuit
- gate voltage
- circuits
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Abstract
(57)【要約】
【課題】クロック信号の分配系回路を有する半導体集積
回路のタイミング誤動作を防止する。 【解決手段】本発明における半導体チップは、電源端子
ＶＤ、接地端子ＧＤ、データ入出力端子ＰＤ11、クロッ
ク入力端子ＰＤ12、制御端子ＰＤ13〜ＰＤ18に対応し
て、データ入出力インターフェィス・バッファＩＦ
11と、インターフェィス・バッファ回路ＩＦ12と、ＣＭ
ＯＳインバータ回路ＢＦ11〜ＢＦ17と、外部からの制御
信号を受けて任意のバックゲート電圧を発生するバック
ゲート電圧発生回路ＶＢ1 〜ＶＢ6 と、末端に配置され
る同期回路ＳＹ11〜ＳＹ14とを備えて構成されており、
試験時において、外部制御により前記バックゲート電圧
を意図的に制御することにより、上記のＣＭＯＳインバ
ータ回路のしきい値／伝播遅延量を変化させ、タイミン
グ動作余裕度の小さい低信頼度の半導体チップを選別す
る。
回路のタイミング誤動作を防止する。 【解決手段】本発明における半導体チップは、電源端子
ＶＤ、接地端子ＧＤ、データ入出力端子ＰＤ11、クロッ
ク入力端子ＰＤ12、制御端子ＰＤ13〜ＰＤ18に対応し
て、データ入出力インターフェィス・バッファＩＦ
11と、インターフェィス・バッファ回路ＩＦ12と、ＣＭ
ＯＳインバータ回路ＢＦ11〜ＢＦ17と、外部からの制御
信号を受けて任意のバックゲート電圧を発生するバック
ゲート電圧発生回路ＶＢ1 〜ＶＢ6 と、末端に配置され
る同期回路ＳＹ11〜ＳＹ14とを備えて構成されており、
試験時において、外部制御により前記バックゲート電圧
を意図的に制御することにより、上記のＣＭＯＳインバ
ータ回路のしきい値／伝播遅延量を変化させ、タイミン
グ動作余裕度の小さい低信頼度の半導体チップを選別す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
びその試験方法に関し、特にＣＭＯＳインバータ回路を
含む枝状に分岐したクロック信号線網により形成される
クロック分配回路を有し、同期型ＭＯＳＦＥＴとして構
成される半導体集積回路およびその試験方法に関する。
びその試験方法に関し、特にＣＭＯＳインバータ回路を
含む枝状に分岐したクロック信号線網により形成される
クロック分配回路を有し、同期型ＭＯＳＦＥＴとして構
成される半導体集積回路およびその試験方法に関する。
【０００２】
【従来の技術】従来、この種の同期型ＭＯＳＦＥＴ集積
回路として形成される半導体集積回路においては、１つ
のクロック信号または位相の異なる複数のクロック信号
に同期する形で、当該半導体集積回路全体を動作させる
ことがある。このような場合には、外部から供給される
基本クロック信号を、半導体集積回路内の各部のフリッ
プフロップ等の末端の同期回路に分配することにより、
各種演算等の動作が行われているが、クロック信号の分
配元から供給先までの配線長が異なる場合には、各クロ
ック信号の到達タイミングにずれ（クロックスキュー）
が発生する。このクロックスキューが存在すると、フリ
ップフロップ等の末端同期回路においては誤った信号が
取込まれたり、論理ゲートにおいては出力に不所望のひ
げ状パルスが発生して回路に誤動作が生じる惧れがあ
る。
回路として形成される半導体集積回路においては、１つ
のクロック信号または位相の異なる複数のクロック信号
に同期する形で、当該半導体集積回路全体を動作させる
ことがある。このような場合には、外部から供給される
基本クロック信号を、半導体集積回路内の各部のフリッ
プフロップ等の末端の同期回路に分配することにより、
各種演算等の動作が行われているが、クロック信号の分
配元から供給先までの配線長が異なる場合には、各クロ
ック信号の到達タイミングにずれ（クロックスキュー）
が発生する。このクロックスキューが存在すると、フリ
ップフロップ等の末端同期回路においては誤った信号が
取込まれたり、論理ゲートにおいては出力に不所望のひ
げ状パルスが発生して回路に誤動作が生じる惧れがあ
る。
【０００３】このようなクロックスキューを最小にする
ための従来技術としては、例えば、特開平５−１５９０
８０号公報および論理集積回路（著者：小出一男）等に
示されているように、クロック信号の供給方式に適用さ
れて有効な技術として知られている。図５は、前記特開
平５−１５９０８０号公報に開示されている１従来例の
半導体チップ上のブロック図である。図５に示されるよ
うに、本従来例の半導体チップＩＣ3 は、４つのブロッ
クＩＣ3a、ＩＣ3b、ＩＣ3cおよびＩＣ3dにより構成され
ており、その内のブロックＩＣ3aは、半導体チップＩＣ
3 全体に供給されるクロック信号ＣＫ0 の入力用として
共用されるクロック入力端子（パッド：以下、パッドを
端子と呼び変えて記載する）ＰＤ31および参照用クロッ
ク信号ＣＫＲ0 の入力用として共用されるクロック入力
端子ＰＤ32と、入力端が、それぞれ、これらのクロック
入力端子に接続されるバッファ回路ＢＦ31およびＢＦ32
と、バッファ回路ＢＦ32の出力端に接続され、半導体チ
ップＩＣ3 の中央部に配置されるバッファ回路ＢＦ33と
を、半導体チップＩＣ3 全体にかかわる共用バッファ回
路として含み、クロック位相調整回路ＰＣ31と、このク
ロック位相調整回路ＰＣ31の出力端に接続されるバッフ
ァ回路ＢＦ34と、クロック信号の供給対象である７個の
末端回路ＳＹ31と、バッファ回路ＢＦ34に縦続接続さ
れ、これらの末端回路ＳＹ31に対するクロック信号入力
用として機能する４個のバッファ回路ＢＦ35とを備えて
構成される。なお、ブロックＩＣ3a以外の他のブロック
ＩＣ3b、ＩＣ3cおよびＩＣ3dにおいては、上述の半導体
チップＩＣ3 全体にかかわる共用構成要素は一切含まれ
ておらず、それ以外の内部構成要素については、ブロッ
クＩＣ3aにおける内部構成要素と全く同様である。即
ち、ブロックＩＣ3bは、クロック位相調整回路ＰＣ
32と、バッファ回路ＢＦ36と、７個の末端回路ＳＹ
32と、４個のバッファ回路ＢＦ37とを備えて構成され、
ブロックＩＣ3cは、クロック位相調整回路ＰＣ33と、バ
ッファ回路ＢＦ38と、７個の末端回路ＳＹ33と、４個の
バッファ回路ＢＦ39とを備えて構成されており、ブロッ
クＩＣ3dは、クロック位相調整回路ＰＣ34と、バッファ
回路ＢＦ40と、７個の末端回路ＳＹ34と、４個のバッフ
ァ回路ＢＦ41とを備えて構成されている。
ための従来技術としては、例えば、特開平５−１５９０
８０号公報および論理集積回路（著者：小出一男）等に
示されているように、クロック信号の供給方式に適用さ
れて有効な技術として知られている。図５は、前記特開
平５−１５９０８０号公報に開示されている１従来例の
半導体チップ上のブロック図である。図５に示されるよ
うに、本従来例の半導体チップＩＣ3 は、４つのブロッ
クＩＣ3a、ＩＣ3b、ＩＣ3cおよびＩＣ3dにより構成され
ており、その内のブロックＩＣ3aは、半導体チップＩＣ
3 全体に供給されるクロック信号ＣＫ0 の入力用として
共用されるクロック入力端子（パッド：以下、パッドを
端子と呼び変えて記載する）ＰＤ31および参照用クロッ
ク信号ＣＫＲ0 の入力用として共用されるクロック入力
端子ＰＤ32と、入力端が、それぞれ、これらのクロック
入力端子に接続されるバッファ回路ＢＦ31およびＢＦ32
と、バッファ回路ＢＦ32の出力端に接続され、半導体チ
ップＩＣ3 の中央部に配置されるバッファ回路ＢＦ33と
を、半導体チップＩＣ3 全体にかかわる共用バッファ回
路として含み、クロック位相調整回路ＰＣ31と、このク
ロック位相調整回路ＰＣ31の出力端に接続されるバッフ
ァ回路ＢＦ34と、クロック信号の供給対象である７個の
末端回路ＳＹ31と、バッファ回路ＢＦ34に縦続接続さ
れ、これらの末端回路ＳＹ31に対するクロック信号入力
用として機能する４個のバッファ回路ＢＦ35とを備えて
構成される。なお、ブロックＩＣ3a以外の他のブロック
ＩＣ3b、ＩＣ3cおよびＩＣ3dにおいては、上述の半導体
チップＩＣ3 全体にかかわる共用構成要素は一切含まれ
ておらず、それ以外の内部構成要素については、ブロッ
クＩＣ3aにおける内部構成要素と全く同様である。即
ち、ブロックＩＣ3bは、クロック位相調整回路ＰＣ
32と、バッファ回路ＢＦ36と、７個の末端回路ＳＹ
32と、４個のバッファ回路ＢＦ37とを備えて構成され、
ブロックＩＣ3cは、クロック位相調整回路ＰＣ33と、バ
ッファ回路ＢＦ38と、７個の末端回路ＳＹ33と、４個の
バッファ回路ＢＦ39とを備えて構成されており、ブロッ
クＩＣ3dは、クロック位相調整回路ＰＣ34と、バッファ
回路ＢＦ40と、７個の末端回路ＳＹ34と、４個のバッフ
ァ回路ＢＦ41とを備えて構成されている。
【０００４】図５において、クロック信号ＣＫ0 よりも
周波数が低い参照用クロック信号ＣＫＲ0 は、クロック
入力端子ＰＤ32を介して入力され、一旦バッファ回路Ｂ
Ｆ32から半導体チップＩＣ3 の中央部に設けられたバッ
ファ回路ＢＦ33に伝達され、そこから更に、前述のよう
に、各ブロックＩＣ3a、ＩＣ3b、ＩＣ3cおよびＩＣ3dの
内部に設けられているクロック位相調整回路ＰＣ31，Ｐ
Ｃ32，ＰＣ33およびＰＣ34に入力される。この場合にお
いては、バッファ回路ＢＦ33から各ブロックのクロック
位相調整回路に至るまでの配線は、それぞれの配線長が
等しい長さに設定されて布設されており、各クロック位
相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に入力
される参照用クロック信号ＣＫＲ１、ＣＫＲ２、ＣＫＲ
３およびＣＫＲ４は互いに位相が同一の状態となってい
る。また、各クロック位相調整回路ＰＣ31、ＰＣ32、Ｐ
Ｃ33およびＰＣ34に対しては、クロック入力端子ＰＤ31
を介して入力されるクロック信号ＣＫ0 が、バッファ回
路31を経由して共通に供給されており、これらのクロッ
ク位相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34よ
り出力されるクロック信号は、ブロックＩＣ3aにおいて
は、バッファ回路ＢＦ34および４個のバッファ回路ＢＦ
35を介して、それぞれ４個のフリップフロップ等の末端
回路ＳＹ31に分配される。なお、これらの各段のバッフ
ァ回路の負荷容量（配線容量および次段ゲートの入力容
量等）は相互に一致するように、バッファ回路間および
最終バッファ回路と末端回路間の配線長、および各段の
バッファ回路のファンアウト数が決定されるようになっ
ている。
周波数が低い参照用クロック信号ＣＫＲ0 は、クロック
入力端子ＰＤ32を介して入力され、一旦バッファ回路Ｂ
Ｆ32から半導体チップＩＣ3 の中央部に設けられたバッ
ファ回路ＢＦ33に伝達され、そこから更に、前述のよう
に、各ブロックＩＣ3a、ＩＣ3b、ＩＣ3cおよびＩＣ3dの
内部に設けられているクロック位相調整回路ＰＣ31，Ｐ
Ｃ32，ＰＣ33およびＰＣ34に入力される。この場合にお
いては、バッファ回路ＢＦ33から各ブロックのクロック
位相調整回路に至るまでの配線は、それぞれの配線長が
等しい長さに設定されて布設されており、各クロック位
相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に入力
される参照用クロック信号ＣＫＲ１、ＣＫＲ２、ＣＫＲ
３およびＣＫＲ４は互いに位相が同一の状態となってい
る。また、各クロック位相調整回路ＰＣ31、ＰＣ32、Ｐ
Ｃ33およびＰＣ34に対しては、クロック入力端子ＰＤ31
を介して入力されるクロック信号ＣＫ0 が、バッファ回
路31を経由して共通に供給されており、これらのクロッ
ク位相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34よ
り出力されるクロック信号は、ブロックＩＣ3aにおいて
は、バッファ回路ＢＦ34および４個のバッファ回路ＢＦ
35を介して、それぞれ４個のフリップフロップ等の末端
回路ＳＹ31に分配される。なお、これらの各段のバッフ
ァ回路の負荷容量（配線容量および次段ゲートの入力容
量等）は相互に一致するように、バッファ回路間および
最終バッファ回路と末端回路間の配線長、および各段の
バッファ回路のファンアウト数が決定されるようになっ
ている。
【０００５】そして、更に、各ブロックに含まれるクロ
ック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34
は、それぞれ位相比較回路、制御回路および遅延調整回
路を備えて構成されおり（図示されない）、前記位相比
較回路においては、各ブロックにおいて、それぞれ末端
回路ＳＹ31、ＳＹ32、ＳＹ33およびＳＹ34に供給される
クロック信号ＣＫＤ1 、ＣＫＤ2 、ＣＫＤ3 およびＣＫ
Ｄ4 と、それぞれのクロック位相調整回路ＰＣ31、ＰＣ
32、ＰＣ33およびＰＣ34に入力される参照用クロック信
号ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 およびＣＫＲ4 との位
相差が検出され、当該位相差に応じた信号が出力されて
前記遅延調整回路に入力される。そして、当該位相差が
零になるように、前記制御回路により、各末端回路ＳＹ
31、ＳＹ32、ＳＹ33およびＳＹ34に供給されるクロック
信号ＣＫＤ1 、ＣＫＤ2 、ＣＫＤ3 およびＣＫＤ4 の位
相が遅延調整される。即ち、バッファ回路ＢＦ31を介し
て、各クロック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33お
よびＰＣ34に入力されるクロック信号ＣＫ1 、ＣＫ2 、
ＣＫ3 およびＣＫ4 に対する遅延量が制御調整される。
これにより、各ブロックＩＣ3a、ＩＣ3b、ＩＣ3cおよび
ＩＣ3dのクロック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33
およびＰＣ34に入力されるクロック信号ＣＫ1 、Ｃ
Ｋ2 、ＣＫ3 およびＣＫ4 の間に位相のずれがあって
も、各ブロックにおける末端回路ＳＹ31、Ｙ32、Ｙ33お
よびＹ34に供給される各クロック信号ＣＫＤ1 、ＣＫＤ
2 、ＣＫＤ3 およびＣＫＤ4 の位相は、それぞれ半導体
チップＩＣ3全体において一致するように調整される。
ック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34
は、それぞれ位相比較回路、制御回路および遅延調整回
路を備えて構成されおり（図示されない）、前記位相比
較回路においては、各ブロックにおいて、それぞれ末端
回路ＳＹ31、ＳＹ32、ＳＹ33およびＳＹ34に供給される
クロック信号ＣＫＤ1 、ＣＫＤ2 、ＣＫＤ3 およびＣＫ
Ｄ4 と、それぞれのクロック位相調整回路ＰＣ31、ＰＣ
32、ＰＣ33およびＰＣ34に入力される参照用クロック信
号ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 およびＣＫＲ4 との位
相差が検出され、当該位相差に応じた信号が出力されて
前記遅延調整回路に入力される。そして、当該位相差が
零になるように、前記制御回路により、各末端回路ＳＹ
31、ＳＹ32、ＳＹ33およびＳＹ34に供給されるクロック
信号ＣＫＤ1 、ＣＫＤ2 、ＣＫＤ3 およびＣＫＤ4 の位
相が遅延調整される。即ち、バッファ回路ＢＦ31を介し
て、各クロック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33お
よびＰＣ34に入力されるクロック信号ＣＫ1 、ＣＫ2 、
ＣＫ3 およびＣＫ4 に対する遅延量が制御調整される。
これにより、各ブロックＩＣ3a、ＩＣ3b、ＩＣ3cおよび
ＩＣ3dのクロック位相調整回路ＰＣ31、ＰＣ32、ＰＣ33
およびＰＣ34に入力されるクロック信号ＣＫ1 、Ｃ
Ｋ2 、ＣＫ3 およびＣＫ4 の間に位相のずれがあって
も、各ブロックにおける末端回路ＳＹ31、Ｙ32、Ｙ33お
よびＹ34に供給される各クロック信号ＣＫＤ1 、ＣＫＤ
2 、ＣＫＤ3 およびＣＫＤ4 の位相は、それぞれ半導体
チップＩＣ3全体において一致するように調整される。
【０００６】
【発明が解決しようとする課題】上記の従来の同期型Ｍ
ＯＳＦＥＴ集積回路として形成される半導体集積回路に
おいては、その設計手法において、クロックスキューが
最小となるクロック分配系を実現することができる根拠
としては、位相調整回路ＰＣ31、ＰＣ32、ＰＣ33および
ＰＣ34に印加される参照用クロック信号ＣＫＲ1 、ＣＫ
Ｒ2 、ＣＫＲ3 およびＣＫＲ4 が、それぞれ互いに位相
が同一であることが絶対的条件となっている。即ち、ク
ロック入力端子ＰＤ32に入力される参照用クロック信号
ＣＫＲ0 としては、バッファ回路ＢＦ32から半導体チッ
プＩＣ3 の中央部に設けられているバッファ回路ＢＦ33
に伝達され、そこから各ブロックＩＣ3a、ＩＣ3b、ＩＣ
3cおよびＩＣ3d内に設けられているクロック位相調整回
路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に至るまで、そ
れぞれ長さの等しい配線を経由して供給されることが根
本的な必要条件となる。
ＯＳＦＥＴ集積回路として形成される半導体集積回路に
おいては、その設計手法において、クロックスキューが
最小となるクロック分配系を実現することができる根拠
としては、位相調整回路ＰＣ31、ＰＣ32、ＰＣ33および
ＰＣ34に印加される参照用クロック信号ＣＫＲ1 、ＣＫ
Ｒ2 、ＣＫＲ3 およびＣＫＲ4 が、それぞれ互いに位相
が同一であることが絶対的条件となっている。即ち、ク
ロック入力端子ＰＤ32に入力される参照用クロック信号
ＣＫＲ0 としては、バッファ回路ＢＦ32から半導体チッ
プＩＣ3 の中央部に設けられているバッファ回路ＢＦ33
に伝達され、そこから各ブロックＩＣ3a、ＩＣ3b、ＩＣ
3cおよびＩＣ3d内に設けられているクロック位相調整回
路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に至るまで、そ
れぞれ長さの等しい配線を経由して供給されることが根
本的な必要条件となる。
【０００７】しかしながら、同期型ＭＯＳＦＥＴ集積回
路として形成される半導体集積回路は、近年益々大規模
化および高集積化の傾向が著しく、同期用クロック信号
の入力端子から末端に位置するフリップフロップ等の同
期回路を含む末端回路に到達するまでのクロック信号分
配回路は益々複雑化する傾向にある。即ち、クロック信
号分配回路に於ける枝状の分岐数は２桁の数までに達し
ており、且つ分岐段ごとに設けられるバッファ回路の挿
入段数も増加の一途をたどっている。従って、上記の参
照用クロック入力端子ＰＤ32から、クロック位相調整回
路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に至るまでに、
参照用クロック信号ＣＫＲ0 が枝状に分岐される段数、
および少なくとも分岐点ごとに挿入されるバッファ回路
の段数も益々増加する状態にあり、前述の従来の設計手
法において絶対条件となっている各参照用クロック信号
ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 およびＣＫＲ4 間の位相
の同一化は極めて困難になっている。これに加えて、製
造上の変動に起因するトランジスタ素子の性能変動、配
線容量値および抵抗値の変動、ＭＯＳＦＥＴゲート電極
またはドレイン電極容量値の変動、或はまた使用環境条
件変動等に起因する供給電源の電圧変動、動作雰囲気の
温度変動等の種々の変動要素が加味されると、上記の設
計手法の実現の可能性が更に低減されるという欠点があ
る。
路として形成される半導体集積回路は、近年益々大規模
化および高集積化の傾向が著しく、同期用クロック信号
の入力端子から末端に位置するフリップフロップ等の同
期回路を含む末端回路に到達するまでのクロック信号分
配回路は益々複雑化する傾向にある。即ち、クロック信
号分配回路に於ける枝状の分岐数は２桁の数までに達し
ており、且つ分岐段ごとに設けられるバッファ回路の挿
入段数も増加の一途をたどっている。従って、上記の参
照用クロック入力端子ＰＤ32から、クロック位相調整回
路ＰＣ31、ＰＣ32、ＰＣ33およびＰＣ34に至るまでに、
参照用クロック信号ＣＫＲ0 が枝状に分岐される段数、
および少なくとも分岐点ごとに挿入されるバッファ回路
の段数も益々増加する状態にあり、前述の従来の設計手
法において絶対条件となっている各参照用クロック信号
ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 およびＣＫＲ4 間の位相
の同一化は極めて困難になっている。これに加えて、製
造上の変動に起因するトランジスタ素子の性能変動、配
線容量値および抵抗値の変動、ＭＯＳＦＥＴゲート電極
またはドレイン電極容量値の変動、或はまた使用環境条
件変動等に起因する供給電源の電圧変動、動作雰囲気の
温度変動等の種々の変動要素が加味されると、上記の設
計手法の実現の可能性が更に低減されるという欠点があ
る。
【０００８】本発明の目的は、同期型ＭＯＳＦＥＴとし
て形成される半導体集積回路において、クロックスキュ
ーを最小にするクロック分配系を設計することには限度
があることを前提として、当該半導体集積回路の同期動
作上において誤動作を起こす危険度の高い半導体チップ
を、チップ試験によって事前に選別することができる半
導体集積回路およびその試験方法を提供することにあ
る。
て形成される半導体集積回路において、クロックスキュ
ーを最小にするクロック分配系を設計することには限度
があることを前提として、当該半導体集積回路の同期動
作上において誤動作を起こす危険度の高い半導体チップ
を、チップ試験によって事前に選別することができる半
導体集積回路およびその試験方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】第１の発明の半導体集積
回路は、所定のクロック入力端子を備え、当該クロック
入力端子より入力されるクロック信号を複数の末端回路
に供給するクロック分配回路を有する同期型ＭＯＳＦＥ
Ｔにより形成される半導体集積回路において、前記クロ
ック入力端子より入力されるクロック信号が半導体チッ
プ内を前記複数の末端回路を指向して伝播してゆくに従
い、当該クロック信号を伝達する配線が複数の分岐点を
介して順次枝状に分岐されてゆくように布線配置される
クロック信号線網と、前記複数の分岐点ごとに、分岐後
の各配線に挿入接続されるＣＭＯＳインバータ回路と、
外部からの制御信号に応答して任意のバックゲート電圧
を発生し、前記各ＣＭＯＳインバータ回路に対して当該
バックゲート電圧を供給するバックゲート電圧発生回路
と、を少なくとも含むクロック分配回路を備えて構成さ
れ、前記ＣＭＯＳインバータ回路の内の１部のＣＭＯＳ
インバータ回路より出力されるクロック信号を、当該ク
ロック信号供給対象の末端回路に供給することを特徴と
している。
回路は、所定のクロック入力端子を備え、当該クロック
入力端子より入力されるクロック信号を複数の末端回路
に供給するクロック分配回路を有する同期型ＭＯＳＦＥ
Ｔにより形成される半導体集積回路において、前記クロ
ック入力端子より入力されるクロック信号が半導体チッ
プ内を前記複数の末端回路を指向して伝播してゆくに従
い、当該クロック信号を伝達する配線が複数の分岐点を
介して順次枝状に分岐されてゆくように布線配置される
クロック信号線網と、前記複数の分岐点ごとに、分岐後
の各配線に挿入接続されるＣＭＯＳインバータ回路と、
外部からの制御信号に応答して任意のバックゲート電圧
を発生し、前記各ＣＭＯＳインバータ回路に対して当該
バックゲート電圧を供給するバックゲート電圧発生回路
と、を少なくとも含むクロック分配回路を備えて構成さ
れ、前記ＣＭＯＳインバータ回路の内の１部のＣＭＯＳ
インバータ回路より出力されるクロック信号を、当該ク
ロック信号供給対象の末端回路に供給することを特徴と
している。
【００１０】なお、前記ＣＭＯＳインバータ回路は、前
記バックゲート電圧入力に対応するバックゲート電圧供
給端子を備え、ゲートが対応する前記分岐点に接続さ
れ、ソースが高電位電源に接続されて、ドレインがクロ
ック信号出力線に接続されるエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴと、前記バックゲート電圧入力に対応
するバックゲート電圧供給端子を備え、ゲートが、前記
エンハンスメント型ＰチャネルＭＯＳＦＥＴとともに前
記分岐点に共通接続され、ドレインが、前記エンハンス
メント型ＰチャネルＭＯＳＦＥＴとともに前記クロック
信号出力線に共通接続されて、ソースが低電位電源に接
続されるエンハンスメント型ＮチャネルＭＯＳＦＥＴ
と、を備えて構成してもよい。
記バックゲート電圧入力に対応するバックゲート電圧供
給端子を備え、ゲートが対応する前記分岐点に接続さ
れ、ソースが高電位電源に接続されて、ドレインがクロ
ック信号出力線に接続されるエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴと、前記バックゲート電圧入力に対応
するバックゲート電圧供給端子を備え、ゲートが、前記
エンハンスメント型ＰチャネルＭＯＳＦＥＴとともに前
記分岐点に共通接続され、ドレインが、前記エンハンス
メント型ＰチャネルＭＯＳＦＥＴとともに前記クロック
信号出力線に共通接続されて、ソースが低電位電源に接
続されるエンハンスメント型ＮチャネルＭＯＳＦＥＴ
と、を備えて構成してもよい。
【００１１】また、前記バックゲート電圧発生回路は、
前記制御信号の外部からの入力に応答して、前記ＣＭＯ
Ｓインバータ回路に含まれるエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴに入力されるバックゲート電圧を、相互に
排他的に制御する機能を有するとともに、前記制御信号
が外部から入力されない状態に於いては、前記ＣＭＯＳ
インバータ回路に含まれるエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴおよびエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴのそれぞれのソース電極に供給される電源電
圧に等しいバックゲート電圧を発生して、それぞれのＭ
ＯＳＦＥＴに供給する機能を有することを特徴としても
よい。
前記制御信号の外部からの入力に応答して、前記ＣＭＯ
Ｓインバータ回路に含まれるエンハンスメント型Ｐチャ
ネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴに入力されるバックゲート電圧を、相互に
排他的に制御する機能を有するとともに、前記制御信号
が外部から入力されない状態に於いては、前記ＣＭＯＳ
インバータ回路に含まれるエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴおよびエンハンスメント型ＮチャネルＭ
ＯＳＦＥＴのそれぞれのソース電極に供給される電源電
圧に等しいバックゲート電圧を発生して、それぞれのＭ
ＯＳＦＥＴに供給する機能を有することを特徴としても
よい。
【００１２】また、第２の発明の半導体集積回路の試験
方法は、所定のクロック入力端子を備え、当該クロック
入力端子より外部から入力されるクロック信号を、複数
のバックゲート電圧発生回路によりバックゲート電圧を
供給されるＣＭＳＯインバータ回路を介して、複数の末
端回路に供給するクロック分配回路を有する同期型ＭＯ
ＳＦＥＴ集積回路により形成される半導体集積回路の試
験方法において、前記複数のバックゲート電圧発生回路
の内から、任意の組み合わせにより複数のバックゲート
電圧発生回路を選択する第１の工程と、前記第１の工程
において選択された複数のバックゲート電圧発生回路に
対応する前記外部からの制御信号に応答して、当該バッ
クゲート電圧発生回路より、それぞれ任意のバックゲー
ト電圧を生成して出力する第２の工程と、前記クロック
入力端子に同期用クロック信号を入力することにより、
前記同期型ＭＯＳＦＥＴ集積回路により形成される半導
体集積回路に対して通常の試験を実行する第３の工程
と、前記複数のバックゲート電圧発生回路の内から、他
の任意の組み合わせにより選択される複数のバックゲー
ト電圧発生回路を使用して、前記第２および第３の工程
を繰返して実行する第４の工程と、を少なくとも有する
ことを特徴としている。
方法は、所定のクロック入力端子を備え、当該クロック
入力端子より外部から入力されるクロック信号を、複数
のバックゲート電圧発生回路によりバックゲート電圧を
供給されるＣＭＳＯインバータ回路を介して、複数の末
端回路に供給するクロック分配回路を有する同期型ＭＯ
ＳＦＥＴ集積回路により形成される半導体集積回路の試
験方法において、前記複数のバックゲート電圧発生回路
の内から、任意の組み合わせにより複数のバックゲート
電圧発生回路を選択する第１の工程と、前記第１の工程
において選択された複数のバックゲート電圧発生回路に
対応する前記外部からの制御信号に応答して、当該バッ
クゲート電圧発生回路より、それぞれ任意のバックゲー
ト電圧を生成して出力する第２の工程と、前記クロック
入力端子に同期用クロック信号を入力することにより、
前記同期型ＭＯＳＦＥＴ集積回路により形成される半導
体集積回路に対して通常の試験を実行する第３の工程
と、前記複数のバックゲート電圧発生回路の内から、他
の任意の組み合わせにより選択される複数のバックゲー
ト電圧発生回路を使用して、前記第２および第３の工程
を繰返して実行する第４の工程と、を少なくとも有する
ことを特徴としている。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の１実施形態の半導体チ
ップ上のブロック図である。図１に示されるように、本
実施形態の半導体チップは、電源端子ＶＤ、接地端子Ｇ
Ｄ、データ入出力端子ＰＤ11、クロック入力端子Ｐ
Ｄ12、制御端子ＰＤ13〜ＰＤ18に対応して、データ入出
力インターフェィス・バッファＩＦ11と、インターフェ
ィス・バッファ回路ＩＦ12と、エンハスメント型Ｐチャ
ネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネル
ＭＯＦＥＴを含むＣＭＯＳインバータ回路ＢＦ11〜ＢＦ
17と、バッファゲート電圧発生回路ＶＢ1 〜ＶＢ6 と、
末端に配置される同期回路ＳＹ11〜ＳＹ14とを備えて構
成される。、図１において、クロック入力端子ＰＤ12に
入力される同期用のクロック信号は、入力インターフェ
イス・バッファＩＦ12を介して半導体チップ内部に入力
され、ＣＭＯＳインバータ回路ＢＦ11を経由して２分岐
されて、それぞれＣＭＯＳインバータ回路ＢＦ12および
ＢＦ13に入力される。これらのＣＭＯＳインバータ回路
ＢＦ12およびＢＦ13に対しては、それぞれ対応するバッ
クゲート電圧発生回路ＶＢ1 およびＶＢ2 よりバックゲ
ート電圧が供給されており、また、これらのバックゲー
ト電圧発生回路ＶＢ1 およびＶＢ2 は、制御端子ＰＤ13
およびＰＤ14を介して、それぞれ独立に制御されてい
る。
して説明する。図１は、本発明の１実施形態の半導体チ
ップ上のブロック図である。図１に示されるように、本
実施形態の半導体チップは、電源端子ＶＤ、接地端子Ｇ
Ｄ、データ入出力端子ＰＤ11、クロック入力端子Ｐ
Ｄ12、制御端子ＰＤ13〜ＰＤ18に対応して、データ入出
力インターフェィス・バッファＩＦ11と、インターフェ
ィス・バッファ回路ＩＦ12と、エンハスメント型Ｐチャ
ネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネル
ＭＯＦＥＴを含むＣＭＯＳインバータ回路ＢＦ11〜ＢＦ
17と、バッファゲート電圧発生回路ＶＢ1 〜ＶＢ6 と、
末端に配置される同期回路ＳＹ11〜ＳＹ14とを備えて構
成される。、図１において、クロック入力端子ＰＤ12に
入力される同期用のクロック信号は、入力インターフェ
イス・バッファＩＦ12を介して半導体チップ内部に入力
され、ＣＭＯＳインバータ回路ＢＦ11を経由して２分岐
されて、それぞれＣＭＯＳインバータ回路ＢＦ12および
ＢＦ13に入力される。これらのＣＭＯＳインバータ回路
ＢＦ12およびＢＦ13に対しては、それぞれ対応するバッ
クゲート電圧発生回路ＶＢ1 およびＶＢ2 よりバックゲ
ート電圧が供給されており、また、これらのバックゲー
ト電圧発生回路ＶＢ1 およびＶＢ2 は、制御端子ＰＤ13
およびＰＤ14を介して、それぞれ独立に制御されてい
る。
【００１４】また、ＣＭＯＳインバータ回路ＢＦ12を経
由して反転されて出力されるクロック信号は同様に２分
岐され、それぞれＣＭＯＳインバータ回路ＢＦ14および
ＢＦ15に入力される。また、ＣＭＯＳインバータ回路Ｂ
Ｆ13を経由して反転されて出力されるクロック信号も２
分岐されて、それぞれＣＭＯＳインバータ回路ＢＦ16お
よびＢＦ17に入力される。ＣＭＯＳインバータ回路ＢＦ
14およびＢＦ16に含まれるエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴは、制御端子ＰＤ17を介して制御される
バックゲート電圧発生回路ＶＢ5 より出力されるバック
ゲート電圧の入力を受けて制御されており、ＣＭＯＳイ
ンバータ回路ＢＦ15およびＢＦ17に含まれるエンハンス
メント型ＰチャネルＭＯＳＦＥＴは、制御端子ＰＤ18を
介して制御されるバックゲート電圧発生回路ＶＢ6 より
出力されるバックゲート電圧の入力を受けて制御されて
いる。また、ＣＭＯＳインバータ回路ＢＦ14およびＢＦ
16に含まれるエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔは、制御端子ＰＤ15を介して制御されるバックゲート
電圧発生回路ＶＢ3 より出力されるバックゲート電圧の
入力を受けて制御されており、ＣＭＯＳインバータ回路
ＢＦ15およびＢＦ17に含まれるエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴは、制御端子ＰＤ16を介して制御さ
れるバックゲート電圧発生回路ＶＢ4 より出力されるバ
ックゲート電圧の入力を受けて制御されている。
由して反転されて出力されるクロック信号は同様に２分
岐され、それぞれＣＭＯＳインバータ回路ＢＦ14および
ＢＦ15に入力される。また、ＣＭＯＳインバータ回路Ｂ
Ｆ13を経由して反転されて出力されるクロック信号も２
分岐されて、それぞれＣＭＯＳインバータ回路ＢＦ16お
よびＢＦ17に入力される。ＣＭＯＳインバータ回路ＢＦ
14およびＢＦ16に含まれるエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴは、制御端子ＰＤ17を介して制御される
バックゲート電圧発生回路ＶＢ5 より出力されるバック
ゲート電圧の入力を受けて制御されており、ＣＭＯＳイ
ンバータ回路ＢＦ15およびＢＦ17に含まれるエンハンス
メント型ＰチャネルＭＯＳＦＥＴは、制御端子ＰＤ18を
介して制御されるバックゲート電圧発生回路ＶＢ6 より
出力されるバックゲート電圧の入力を受けて制御されて
いる。また、ＣＭＯＳインバータ回路ＢＦ14およびＢＦ
16に含まれるエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔは、制御端子ＰＤ15を介して制御されるバックゲート
電圧発生回路ＶＢ3 より出力されるバックゲート電圧の
入力を受けて制御されており、ＣＭＯＳインバータ回路
ＢＦ15およびＢＦ17に含まれるエンハンスメント型Ｎチ
ャネルＭＯＳＦＥＴは、制御端子ＰＤ16を介して制御さ
れるバックゲート電圧発生回路ＶＢ4 より出力されるバ
ックゲート電圧の入力を受けて制御されている。
【００１５】そして、最終的には、ＣＭＯＳインバータ
回路ＢＦ14、ＢＦ15、ＢＦ16およびＢＦ17を経由して出
力されるクロック信号は、それぞれ対応する末端の同期
回路ＳＹ11、ＳＹ12、ＳＹ13およびＳＹ14に供給され、
半導体チップの全体として同期を取るクロック信号とし
て利用される。ここで、末端における同期回路ＳＹ11、
ＳＹ12、ＳＹ13およびＳＹ14は、データ入出力端子ＰＤ
11ならびにデータ入出力インターフェイスバッファＩＦ
11を介して入力されるデータ信号と共に、データ信号線
を介して互いに同期するデータをやり取りしながら、半
導体チップの全体として所望の論理演算動作が実現さ
れ、その１部の論理演算結果は、データ入出力インター
フェイスバッファＩＦ11ならびにデータ入出力端子ＰＤ
11を介して外部に出力される。
回路ＢＦ14、ＢＦ15、ＢＦ16およびＢＦ17を経由して出
力されるクロック信号は、それぞれ対応する末端の同期
回路ＳＹ11、ＳＹ12、ＳＹ13およびＳＹ14に供給され、
半導体チップの全体として同期を取るクロック信号とし
て利用される。ここで、末端における同期回路ＳＹ11、
ＳＹ12、ＳＹ13およびＳＹ14は、データ入出力端子ＰＤ
11ならびにデータ入出力インターフェイスバッファＩＦ
11を介して入力されるデータ信号と共に、データ信号線
を介して互いに同期するデータをやり取りしながら、半
導体チップの全体として所望の論理演算動作が実現さ
れ、その１部の論理演算結果は、データ入出力インター
フェイスバッファＩＦ11ならびにデータ入出力端子ＰＤ
11を介して外部に出力される。
【００１６】次に、図２は、図１に示される同期型ＭＯ
ＳＦＥＴとして形成される上記の半導体集積回路に対応
する半導体チップのフロア・レイアウトを指向するブロ
ック図である。図２に示されるように、半導体チップＩ
Ｃ1 は５つのブロックＩＣ1a、ＩＣ1b、ＩＣ1c、ＩＣ1d
およびＩＣ1eに分割されて構成されており、ブロックＩ
Ｃ1eには、主に外部からの信号を入出力させるためのク
ロック入力端子（パッド：以下、端子と云う）ＰＤ12、
制御端子ＰＤ13〜ＰＤ18、高電位電源端子ＶＤ、低電位
電源端子ＧＤおよびインターフェィス・バッファ回路Ｉ
Ｆ12などが配置されており、他のブロックＩＣ1a、ＩＣ
1b、ＩＣ1cおよびＩＣ1dには、主に論理演算動作を実行
する回路が配置され、特に、ブロックＩＣ1aには、同期
回路ＳＹ11が配置され、同様にしてブロックＩＣ1bには
同期回路ＳＹ12が、ブロックＩＣ1cには同期回路ＳＹ13
が、ブロックＩＣ1dには同期回路ＳＹ14が配置されてい
る。さらに、ブロックＩＣ1eの内部には、ブロックＩＣ
1a、ＩＣ1b、ＩＣ1cおよびＩＣ1dを取り囲むように周回
する高電位電源幹線ＲＬＶおよび低電位電源幹線ＲＬＧ
が配線されており、それぞれ高電位電源端子ＶＤおよび
低電位電源端子ＧＤを介して電源電圧が供給される。そ
して、ブロックＩＣ1aおよびＩＣ1bの内部には、両ブロ
ックを貫通するように高電位電源支線ＢＬＶ11および低
電位電源支線ＢＬＧ11が配線され、ブロックＩＣ1cおよ
びＩＣ1dの内部には、両ブロックを貫通するように高電
位電源支線ＢＬＶ12および低電位電源支線ＢＬＧ12が配
線されており、更にブロックＩＣ1aおよびＩＣ1cの内部
には、同様に両ブロックを貫通するように高電位電源支
線ＢＬＶ13および低電位電源支線ＢＬＧ13が配線され
て、ブロックＩＣ1bおよびＩＣ1dの内部には、両ブロッ
クを貫通するように高電位電源支線ＢＬＶ14および低電
位電源支線ＢＬＧ14が配線されている。
ＳＦＥＴとして形成される上記の半導体集積回路に対応
する半導体チップのフロア・レイアウトを指向するブロ
ック図である。図２に示されるように、半導体チップＩ
Ｃ1 は５つのブロックＩＣ1a、ＩＣ1b、ＩＣ1c、ＩＣ1d
およびＩＣ1eに分割されて構成されており、ブロックＩ
Ｃ1eには、主に外部からの信号を入出力させるためのク
ロック入力端子（パッド：以下、端子と云う）ＰＤ12、
制御端子ＰＤ13〜ＰＤ18、高電位電源端子ＶＤ、低電位
電源端子ＧＤおよびインターフェィス・バッファ回路Ｉ
Ｆ12などが配置されており、他のブロックＩＣ1a、ＩＣ
1b、ＩＣ1cおよびＩＣ1dには、主に論理演算動作を実行
する回路が配置され、特に、ブロックＩＣ1aには、同期
回路ＳＹ11が配置され、同様にしてブロックＩＣ1bには
同期回路ＳＹ12が、ブロックＩＣ1cには同期回路ＳＹ13
が、ブロックＩＣ1dには同期回路ＳＹ14が配置されてい
る。さらに、ブロックＩＣ1eの内部には、ブロックＩＣ
1a、ＩＣ1b、ＩＣ1cおよびＩＣ1dを取り囲むように周回
する高電位電源幹線ＲＬＶおよび低電位電源幹線ＲＬＧ
が配線されており、それぞれ高電位電源端子ＶＤおよび
低電位電源端子ＧＤを介して電源電圧が供給される。そ
して、ブロックＩＣ1aおよびＩＣ1bの内部には、両ブロ
ックを貫通するように高電位電源支線ＢＬＶ11および低
電位電源支線ＢＬＧ11が配線され、ブロックＩＣ1cおよ
びＩＣ1dの内部には、両ブロックを貫通するように高電
位電源支線ＢＬＶ12および低電位電源支線ＢＬＧ12が配
線されており、更にブロックＩＣ1aおよびＩＣ1cの内部
には、同様に両ブロックを貫通するように高電位電源支
線ＢＬＶ13および低電位電源支線ＢＬＧ13が配線され
て、ブロックＩＣ1bおよびＩＣ1dの内部には、両ブロッ
クを貫通するように高電位電源支線ＢＬＶ14および低電
位電源支線ＢＬＧ14が配線されている。
【００１７】図２において、クロック入力端子ＰＤ12に
入力される同期用クロック信号は、インターフェイス・
バッファ回路ＩＦ12を経由して半導体チップＩＣ1 の内
部に導入され、半導体チップＩＣ1 の略々中央に配置さ
れているＣＭＯＳインバータ回路ＢＦ11を介して２分岐
されて、それぞれＣＭＯＳインバータ回路ＢＦ12および
ＢＦ13に入力される。ブロックＩＣ1aとブロックＩＣ1b
との略々境界位置に配置されているＣＭＯＳインバータ
回路ＢＦ12を経由して出力されるクロック信号は更に２
分岐されて、それぞれＣＭＯＳインバータ回路ＢＦ14お
よびＢＦ15に入力される。同様にして、ブロックＩＣ1c
とブロックＩＣ1dとの略々境界位置に配置されているＣ
ＭＯＳインバータ回路ＢＦ13を経由して出力されるクロ
ック信号は更に２分岐されて、それぞれＣＭＯＳインバ
ータ回路ＢＦ16およびＢＦ17に入力される。そして、最
終的には、ブロックＩＣ1aの略々中央に配置されている
ＣＭＯＳインバータ回路ＢＦ14を経由して出力されるク
ロック信号は末端の同期回路ＳＹ11に供給され、ブロッ
クＩＣ1bの略々中央に配置されているＣＭＯＳインバー
タ回路ＢＦ15を経由して出力されるクロック信号は末端
の同期回路ＳＹ12に供給されて、更にはブロックＩＣ1c
の略々中央に配置されているＣＭＯＳインバータ回路Ｂ
Ｆ16を経由して出力されるクロック信号は末端の同期回
路ＳＹ13に供給され、ブロックＩＣ1dの略々中央に配置
されているＣＭＯＳインバータ回路ＢＦ17を経由して出
力されるクロック信号は末端の同期回路ＳＹ14に供給さ
れる。
入力される同期用クロック信号は、インターフェイス・
バッファ回路ＩＦ12を経由して半導体チップＩＣ1 の内
部に導入され、半導体チップＩＣ1 の略々中央に配置さ
れているＣＭＯＳインバータ回路ＢＦ11を介して２分岐
されて、それぞれＣＭＯＳインバータ回路ＢＦ12および
ＢＦ13に入力される。ブロックＩＣ1aとブロックＩＣ1b
との略々境界位置に配置されているＣＭＯＳインバータ
回路ＢＦ12を経由して出力されるクロック信号は更に２
分岐されて、それぞれＣＭＯＳインバータ回路ＢＦ14お
よびＢＦ15に入力される。同様にして、ブロックＩＣ1c
とブロックＩＣ1dとの略々境界位置に配置されているＣ
ＭＯＳインバータ回路ＢＦ13を経由して出力されるクロ
ック信号は更に２分岐されて、それぞれＣＭＯＳインバ
ータ回路ＢＦ16およびＢＦ17に入力される。そして、最
終的には、ブロックＩＣ1aの略々中央に配置されている
ＣＭＯＳインバータ回路ＢＦ14を経由して出力されるク
ロック信号は末端の同期回路ＳＹ11に供給され、ブロッ
クＩＣ1bの略々中央に配置されているＣＭＯＳインバー
タ回路ＢＦ15を経由して出力されるクロック信号は末端
の同期回路ＳＹ12に供給されて、更にはブロックＩＣ1c
の略々中央に配置されているＣＭＯＳインバータ回路Ｂ
Ｆ16を経由して出力されるクロック信号は末端の同期回
路ＳＹ13に供給され、ブロックＩＣ1dの略々中央に配置
されているＣＭＯＳインバータ回路ＢＦ17を経由して出
力されるクロック信号は末端の同期回路ＳＹ14に供給さ
れる。
【００１８】なお、図２に示されるＣＭＯＳインバータ
回路ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16およびＢ
Ｆ17のトランジスタ・レベルの内部構成は図３に示され
るとうりであり、端子ＰＤ1 、ＰＤ2 、ＰＤ3 、Ｐ
Ｄ4 、ＰＤ5 およびＰＤ6 は、それぞれクロック入力端
子、高電位電源供給端子、低電位電源供給端子、エンハ
ンスメント型ＰチャネルＭＯＳトランジスタに対するバ
ックゲート電圧供給端子、エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタに対するバックゲート電圧供給端
子、クロック出力端子を示す。これらのＣＭＯＳインバ
ータ回路の構成内容については、既に図１においても、
その概要が示されているとうりである。
回路ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16およびＢ
Ｆ17のトランジスタ・レベルの内部構成は図３に示され
るとうりであり、端子ＰＤ1 、ＰＤ2 、ＰＤ3 、Ｐ
Ｄ4 、ＰＤ5 およびＰＤ6 は、それぞれクロック入力端
子、高電位電源供給端子、低電位電源供給端子、エンハ
ンスメント型ＰチャネルＭＯＳトランジスタに対するバ
ックゲート電圧供給端子、エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタに対するバックゲート電圧供給端
子、クロック出力端子を示す。これらのＣＭＯＳインバ
ータ回路の構成内容については、既に図１においても、
その概要が示されているとうりである。
【００１９】なお、図３に示される各ＣＭＯＳインバー
タ回路に対するバックゲート電圧の供給は、以下のよう
にして行われる。即ち、ブロックＩＣ1eの内部に配置さ
れ、且つ制御端子ＰＤ13を介して制御されるバックゲー
ト電圧発生回路ＶＢ1 より出力されるバックゲート電圧
は、バックゲート電圧源支線ＢＬＰ11およびＢＬＮ11を
介して、それぞれＣＭＯＳインバータ回路ＢＦ12内のエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴおよびエンハ
ンスメント型ＮチャネルＭＯＳＦＥＴに供給され、同様
に、ブロックＩＣ1eの内部に配置され、且つ制御端子Ｐ
Ｄ14を介して制御されるバックゲート電圧発生回路ＶＢ
2 より出力されるバックゲート電圧は、バックゲート電
圧源支線ＢＬＰ12およびＢＬＮ12を介して、それぞれＣ
ＭＯＳインバータ回路ＢＦ13内のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴに供給されている。また、ブロックＩ
Ｃ1eの内部に配置され、且つ制御端子ＰＤ15を介して制
御されるバックゲート電圧発生回路ＶＢ3 より出力され
るバックゲート電圧は、バックゲート電圧源支線ＢＬＮ
13を介して、ＣＭＯＳインバータ回路ＢＦ14およびＢＦ
16内のエンハンスメント型ＮチャネルＭＯＳＦＥＴのそ
れぞれに供給され、同様にブロックＩＣ1eの内部に配置
され、且つ制御端子ＰＤ17を介して制御されるバックゲ
ート電圧発生回路ＶＢ5 より出力されるバックゲート電
圧は、バックゲート電圧源支線ＢＬＰ13を介して、ＣＭ
ＯＳインバータ回路ＢＦ14およびＢＦ16内のエンハンス
メント型ＰチャネルＭＯＳＦＥＴのそれぞれに供給され
る。更に、ブロックＩＣ1eの内部に配置され、且つ制御
端子ＰＤ16を介して制御されるバックゲート電圧発生回
路ＶＢ4 より出力されるバックゲート電圧は、電源支線
ＢＬＮ14を介して、ＣＭＯＳインバータ回路ＢＦ15およ
びＢＦ17内のエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔのそれぞれに供給され、同様に、ブロックＩＣ1eの内
部に配置され、且つ制御端子ＰＤ18を介して制御される
バックゲート電圧発生回路ＶＢ6 より出力されるバック
ゲート電圧は、バックゲート電圧源支線ＢＬＰ14を介し
て、ＣＭＯＳインバータ回路ＢＦ15およびＢＦ17内のエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴのそれぞれに
供給される。
タ回路に対するバックゲート電圧の供給は、以下のよう
にして行われる。即ち、ブロックＩＣ1eの内部に配置さ
れ、且つ制御端子ＰＤ13を介して制御されるバックゲー
ト電圧発生回路ＶＢ1 より出力されるバックゲート電圧
は、バックゲート電圧源支線ＢＬＰ11およびＢＬＮ11を
介して、それぞれＣＭＯＳインバータ回路ＢＦ12内のエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴおよびエンハ
ンスメント型ＮチャネルＭＯＳＦＥＴに供給され、同様
に、ブロックＩＣ1eの内部に配置され、且つ制御端子Ｐ
Ｄ14を介して制御されるバックゲート電圧発生回路ＶＢ
2 より出力されるバックゲート電圧は、バックゲート電
圧源支線ＢＬＰ12およびＢＬＮ12を介して、それぞれＣ
ＭＯＳインバータ回路ＢＦ13内のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴに供給されている。また、ブロックＩ
Ｃ1eの内部に配置され、且つ制御端子ＰＤ15を介して制
御されるバックゲート電圧発生回路ＶＢ3 より出力され
るバックゲート電圧は、バックゲート電圧源支線ＢＬＮ
13を介して、ＣＭＯＳインバータ回路ＢＦ14およびＢＦ
16内のエンハンスメント型ＮチャネルＭＯＳＦＥＴのそ
れぞれに供給され、同様にブロックＩＣ1eの内部に配置
され、且つ制御端子ＰＤ17を介して制御されるバックゲ
ート電圧発生回路ＶＢ5 より出力されるバックゲート電
圧は、バックゲート電圧源支線ＢＬＰ13を介して、ＣＭ
ＯＳインバータ回路ＢＦ14およびＢＦ16内のエンハンス
メント型ＰチャネルＭＯＳＦＥＴのそれぞれに供給され
る。更に、ブロックＩＣ1eの内部に配置され、且つ制御
端子ＰＤ16を介して制御されるバックゲート電圧発生回
路ＶＢ4 より出力されるバックゲート電圧は、電源支線
ＢＬＮ14を介して、ＣＭＯＳインバータ回路ＢＦ15およ
びＢＦ17内のエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔのそれぞれに供給され、同様に、ブロックＩＣ1eの内
部に配置され、且つ制御端子ＰＤ18を介して制御される
バックゲート電圧発生回路ＶＢ6 より出力されるバック
ゲート電圧は、バックゲート電圧源支線ＢＬＰ14を介し
て、ＣＭＯＳインバータ回路ＢＦ15およびＢＦ17内のエ
ンハンスメント型ＰチャネルＭＯＳＦＥＴのそれぞれに
供給される。
【００２０】次に図１および図２を参照して、本実施形
態の試験方法について説明する。なお、ここにおいて
は、末端の同期回路ＳＹ11の同期回路ＳＹ12に対するク
ロックスキューにより、同期回路ＳＹ11における同期回
路ＳＹ12に対するデータ信号の動作タイミング余裕時間
が△Ｍ01だけあるものと仮定する。同様に、同期回路Ｓ
Ｙ11の同期回路ＳＹ13に対するデータ信号の動作タイミ
ング余裕度時間が△Ｍ02で、同期回路ＳＹ11の同期回路
ＳＹ14に対するデータ信号の動作タイミング余裕度時間
が△Ｍ03であり、同期回路ＳＹ12の同期回路ＳＹ11に対
するデータ信号の動作タイミング余裕度時間が△Ｍ04、
同期回路ＳＹ12の同期回路ＳＹ13に対するデータ信号の
動作タイミング余裕度時間が△Ｍ05で、同期回路ＳＹ12
の同期回路ＳＹ14に対するデータ信号の動作タイミング
余裕度時間が△Ｍ06であり、同期回路ＳＹ13の同期回路
ＳＹ11に対するデータ信号の動作タイミング余裕度時間
が△Ｍ07、同期回路ＳＹ13の同期回路ＳＹ12に対するデ
ータ信号の動作タイミング余裕度時間が△Ｍ08で、同期
回路ＳＹ13の同期回路ＳＹ14に対するデータ信号の動作
タイミング余裕度時間が△Ｍ09であり、更に同期回路Ｓ
Ｙ14の同期回路ＳＹ11に対するデータ信号の動作タイミ
ング余裕度時間が△Ｍ10、同期回路ＳＹ14の同期回路Ｓ
Ｙ12に対するデータ信号の動作タイミング余裕度時間が
△Ｍ11で、同期回路ＳＹ14の同期回路ＳＹ13に対する動
作タイミング余裕度時間が△Ｍ12であるものと仮定す
る。
態の試験方法について説明する。なお、ここにおいて
は、末端の同期回路ＳＹ11の同期回路ＳＹ12に対するク
ロックスキューにより、同期回路ＳＹ11における同期回
路ＳＹ12に対するデータ信号の動作タイミング余裕時間
が△Ｍ01だけあるものと仮定する。同様に、同期回路Ｓ
Ｙ11の同期回路ＳＹ13に対するデータ信号の動作タイミ
ング余裕度時間が△Ｍ02で、同期回路ＳＹ11の同期回路
ＳＹ14に対するデータ信号の動作タイミング余裕度時間
が△Ｍ03であり、同期回路ＳＹ12の同期回路ＳＹ11に対
するデータ信号の動作タイミング余裕度時間が△Ｍ04、
同期回路ＳＹ12の同期回路ＳＹ13に対するデータ信号の
動作タイミング余裕度時間が△Ｍ05で、同期回路ＳＹ12
の同期回路ＳＹ14に対するデータ信号の動作タイミング
余裕度時間が△Ｍ06であり、同期回路ＳＹ13の同期回路
ＳＹ11に対するデータ信号の動作タイミング余裕度時間
が△Ｍ07、同期回路ＳＹ13の同期回路ＳＹ12に対するデ
ータ信号の動作タイミング余裕度時間が△Ｍ08で、同期
回路ＳＹ13の同期回路ＳＹ14に対するデータ信号の動作
タイミング余裕度時間が△Ｍ09であり、更に同期回路Ｓ
Ｙ14の同期回路ＳＹ11に対するデータ信号の動作タイミ
ング余裕度時間が△Ｍ10、同期回路ＳＹ14の同期回路Ｓ
Ｙ12に対するデータ信号の動作タイミング余裕度時間が
△Ｍ11で、同期回路ＳＹ14の同期回路ＳＹ13に対する動
作タイミング余裕度時間が△Ｍ12であるものと仮定す
る。
【００２１】そこで、制御端子ＰＤ13、ＰＤ14、Ｐ
Ｄ15、ＰＤ16、ＰＤ17およびＰＤ18に印加される制御信
号に応答して、バックゲート電圧発生回路ＶＢ1 、ＶＢ
2 、ＶＢ3 、ＶＢ4 、ＶＢ5 およびＶＢ6 から発生され
るバックゲート電圧によって、ＣＭＯＳインバータ回路
ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16、ＢＦ17にお
いて生じる伝播遅延変化量が、それぞれ△Ｔ1 、△
Ｔ2 、△Ｔ3 、△Ｔ4 、△Ｔ5、△Ｔ6 であるものとす
る。この場合においては、本実施形態におけるクロック
信号の配分処理において、タイミング誤動作が生じない
ための必要条件は、下記の（１）〜（１２）式の条件式
に規定されるとうりであり、これらの式の内の何れか１
式でも満足されない場合には、タイミング誤動作が発生
することになる。
Ｄ15、ＰＤ16、ＰＤ17およびＰＤ18に印加される制御信
号に応答して、バックゲート電圧発生回路ＶＢ1 、ＶＢ
2 、ＶＢ3 、ＶＢ4 、ＶＢ5 およびＶＢ6 から発生され
るバックゲート電圧によって、ＣＭＯＳインバータ回路
ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16、ＢＦ17にお
いて生じる伝播遅延変化量が、それぞれ△Ｔ1 、△
Ｔ2 、△Ｔ3 、△Ｔ4 、△Ｔ5、△Ｔ6 であるものとす
る。この場合においては、本実施形態におけるクロック
信号の配分処理において、タイミング誤動作が生じない
ための必要条件は、下記の（１）〜（１２）式の条件式
に規定されるとうりであり、これらの式の内の何れか１
式でも満足されない場合には、タイミング誤動作が発生
することになる。
【００２２】 △Ｍ01＜（△Ｔ3 −△Ｔ4 ） ……………………………………（１） △Ｍ02＜（△Ｔ1 ＋△Ｔ3 ）−（△Ｔ2 ＋△Ｔ5 ）……………（２） △Ｍ03＜（△Ｔ1 ＋△Ｔ3 ）−（△Ｔ2 ＋△Ｔ6 ） …………（３） △Ｍ04＜（△Ｔ4 −△Ｔ3 ） ……………………………………（４） △Ｍ05＜（△Ｔ1 ＋△Ｔ4 ）−（△Ｔ2 ＋△Ｔ5 ） …………（５） △Ｍ06＜（△Ｔ1 ＋△Ｔ4 ）−（△Ｔ2 ＋△Ｔ5 ） …………（６） △Ｍ07＜（△Ｔ2 ＋△Ｔ5 ）−（△Ｔ1 ＋△Ｔ3 ） …………（７） △Ｍ08＜（△Ｔ2 ＋△Ｔ5 ）−（△Ｔ1 ＋△Ｔ4 ） …………（８） △Ｍ09＜（△Ｔ5 −△Ｔ6 ） ……………………………………（９） △Ｍ10＜（△Ｔ2 ＋△Ｔ6 ）−（△Ｔ1 ＋△Ｔ3 ） ………（１０） △Ｍ11＜（△Ｔ2 ＋△Ｔ6 ）−（△Ｔ1 ＋△Ｔ4 ） ………（１１） △Ｍ12＜（△Ｔ6 −△Ｔ5 ） …………………………………（１２） この場合に、本実施形態においてタイミング誤動作が発
生する条件は、上記の（１）〜（１２）式により示され
ており、これらの式の内、何れか１式でも満足されない
ものがある場合には、タイミング誤動作を生じる状態と
なる。従って、制御端子ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ
16、ＰＤ17およびＰＤ18に入力される制御信号により、
バックゲート電圧発生回路ＶＢ1 、ＶＢ2 、ＶＢ3 、Ｖ
Ｂ4 、ＶＢ5 およびＶＢ6 より発生されるバックゲート
電圧、およびＣＭＯＳインバータ回路ＢＦ12、ＢＦ13、
ＢＦ14、ＢＦ15、ＢＦ16およびＢＦ17における伝播遅延
変化量△Ｔ1 、△Ｔ2 、△Ｔ1 および△Ｔ4 のそれぞれ
の関係を設計段階において調査し、且つ許容できる動作
タイミング余裕時間△Ｍ01、△Ｍ02、△Ｍ03、△Ｍ04、
△Ｍ05、△Ｍ06、△Ｍ07、△Ｍ08、△Ｍ09、△Ｍ10、△
Ｍ11および△Ｍ12をも決定した上で、上記の式を使用し
て、予め制御端子ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ16、Ｐ
Ｄ17およびＰＤ18に入力される制御信号量を定量化して
おくことにより、タイミング誤動作を生じる可能性のあ
る半導体チップを、試験時において容易に選別すること
ができる。
生する条件は、上記の（１）〜（１２）式により示され
ており、これらの式の内、何れか１式でも満足されない
ものがある場合には、タイミング誤動作を生じる状態と
なる。従って、制御端子ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ
16、ＰＤ17およびＰＤ18に入力される制御信号により、
バックゲート電圧発生回路ＶＢ1 、ＶＢ2 、ＶＢ3 、Ｖ
Ｂ4 、ＶＢ5 およびＶＢ6 より発生されるバックゲート
電圧、およびＣＭＯＳインバータ回路ＢＦ12、ＢＦ13、
ＢＦ14、ＢＦ15、ＢＦ16およびＢＦ17における伝播遅延
変化量△Ｔ1 、△Ｔ2 、△Ｔ1 および△Ｔ4 のそれぞれ
の関係を設計段階において調査し、且つ許容できる動作
タイミング余裕時間△Ｍ01、△Ｍ02、△Ｍ03、△Ｍ04、
△Ｍ05、△Ｍ06、△Ｍ07、△Ｍ08、△Ｍ09、△Ｍ10、△
Ｍ11および△Ｍ12をも決定した上で、上記の式を使用し
て、予め制御端子ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ16、Ｐ
Ｄ17およびＰＤ18に入力される制御信号量を定量化して
おくことにより、タイミング誤動作を生じる可能性のあ
る半導体チップを、試験時において容易に選別すること
ができる。
【００２３】また、ＣＭＯＳインバータ回路ＢＦ14およ
びＢＦ16のそれぞれを構成するエンハンスメント型Ｐチ
ャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴに対するバックゲート電圧は、それぞれ
制御端子ＰＤ17およびＰＤ15を介して入力される制御信
号により、バックゲート電圧発生回路ＶＢ5 およびＶＢ
3 により独立して制御されて供給される。同様に、ＣＭ
ＯＳインバータ回路ＢＦ15およびＢＦ17のそれぞれを構
成するエンハンスメント型ＰチャネルＭＯＳＦＥＴおよ
びエンハンスメント型ＮチャネルＭＯＳＦＥＴのバック
ゲート電圧は、それぞれ制御端子ＰＤ18およびＰＤ16を
介して入力される制御信号により、バックゲート電圧発
生回路ＶＢ6 およびＶＢ4 から独立して制御されて供給
される。従って、他に分配されるクロック信号に対して
相対的に位相を進めたり或いはまた遅らせたりするだけ
ではなく、立ち上がり時間のみ、または立ち下がり時間
のみを相対的に進めたり遅らせたりする動作、即ちクロ
ック信号の周波数を一定に保持したうえで、クロック信
号の波形の凸部または凹部のパルス幅（クロック・デュ
ーティー）を制御することも可能である。これにより、
末端の同期回路においてクロック信号を認識するために
必要な最小のパルス幅をも試験することができ、これに
より、この最小パルス幅についても、同期型ＭＯＳＦＥ
Ｔ集積回路の半導体チップについて選り分けるための試
験対象となり得る。
びＢＦ16のそれぞれを構成するエンハンスメント型Ｐチ
ャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎチャネ
ルＭＯＳＦＥＴに対するバックゲート電圧は、それぞれ
制御端子ＰＤ17およびＰＤ15を介して入力される制御信
号により、バックゲート電圧発生回路ＶＢ5 およびＶＢ
3 により独立して制御されて供給される。同様に、ＣＭ
ＯＳインバータ回路ＢＦ15およびＢＦ17のそれぞれを構
成するエンハンスメント型ＰチャネルＭＯＳＦＥＴおよ
びエンハンスメント型ＮチャネルＭＯＳＦＥＴのバック
ゲート電圧は、それぞれ制御端子ＰＤ18およびＰＤ16を
介して入力される制御信号により、バックゲート電圧発
生回路ＶＢ6 およびＶＢ4 から独立して制御されて供給
される。従って、他に分配されるクロック信号に対して
相対的に位相を進めたり或いはまた遅らせたりするだけ
ではなく、立ち上がり時間のみ、または立ち下がり時間
のみを相対的に進めたり遅らせたりする動作、即ちクロ
ック信号の周波数を一定に保持したうえで、クロック信
号の波形の凸部または凹部のパルス幅（クロック・デュ
ーティー）を制御することも可能である。これにより、
末端の同期回路においてクロック信号を認識するために
必要な最小のパルス幅をも試験することができ、これに
より、この最小パルス幅についても、同期型ＭＯＳＦＥ
Ｔ集積回路の半導体チップについて選り分けるための試
験対象となり得る。
【００２４】図４は、本発明が適用される第２の実施形
態における半導体チップＩＣ2 上のフロアレイアウトを
より一層指向したブロック図である。当該半導体チップ
ＩＣ2 は、４つのブロックＩＣ2a、ＩＣ2b、ＩＣ2cおよ
びＩＣ2dにより構成されており、ブロックＩＣ2dは、主
に外部からの信号を入出力させるための信号端子Ｐ
Ｄ21、Ｄ22、ＰＤ23、ＰＤ24、ＰＤ25およびＰＤ26、電
源を供給するための高電位側電源端子ＶＤ、低電位側電
源端子ＧＤ、インターフェイス回路ＩＦ21、ＩＦ22、Ｉ
Ｆ23、ＩＦ24、ＩＦ25、ＩＦ26およびＩＦ27などが配置
されており、他方、ブロックＩＣ2a、ＩＣ2bおよびＩＣ
2cにおいては、主に論理演算動作を実行する回路が配置
されており、特に、本実施形態においては、ブロックＩ
Ｃ2aには同期回路ＳＹ21およびＳＹ22が配置され、ブロ
ックＩＣ2bには同期回路ＳＹ23およびＳＹ24が配置され
て、ブロックＩＣ2cには同期回路ＳＹ25およびＳＹ26が
配置されている。
態における半導体チップＩＣ2 上のフロアレイアウトを
より一層指向したブロック図である。当該半導体チップ
ＩＣ2 は、４つのブロックＩＣ2a、ＩＣ2b、ＩＣ2cおよ
びＩＣ2dにより構成されており、ブロックＩＣ2dは、主
に外部からの信号を入出力させるための信号端子Ｐ
Ｄ21、Ｄ22、ＰＤ23、ＰＤ24、ＰＤ25およびＰＤ26、電
源を供給するための高電位側電源端子ＶＤ、低電位側電
源端子ＧＤ、インターフェイス回路ＩＦ21、ＩＦ22、Ｉ
Ｆ23、ＩＦ24、ＩＦ25、ＩＦ26およびＩＦ27などが配置
されており、他方、ブロックＩＣ2a、ＩＣ2bおよびＩＣ
2cにおいては、主に論理演算動作を実行する回路が配置
されており、特に、本実施形態においては、ブロックＩ
Ｃ2aには同期回路ＳＹ21およびＳＹ22が配置され、ブロ
ックＩＣ2bには同期回路ＳＹ23およびＳＹ24が配置され
て、ブロックＩＣ2cには同期回路ＳＹ25およびＳＹ26が
配置されている。
【００２５】更に、ブロックＩＣ2dの内部には、ブロッ
クＩＣ2a、ＩＣ2b、ＩＣ2cを取り囲むように周回する高
電位電源幹線ＲＬＶおよび低電位電源幹線ＲＬＧが配線
されて、それぞれ高電位電源端子ＶＤおよび低電位電源
端子ＧＤを介して電源電圧が供給される。ブロックＩＣ
2aの内部には、ブロック内を貫通するように高電位電源
支線ＢＬＶ21および低電位電源支線ＢＬＧ21が配線さ
れ、ブロックＩＣ2bの内部には、ブロック内を貫通する
ように高電位電源支線ＢＬＶ22およびＧＮＤ電源支線Ｂ
ＬＧ22が配線されており、ブロックＩＣ2cの内部には、
ブロック内を貫通するように高電位電源支線ＢＬＶ23お
よび低電位電源支線ＢＬＧ23が配線されている。
クＩＣ2a、ＩＣ2b、ＩＣ2cを取り囲むように周回する高
電位電源幹線ＲＬＶおよび低電位電源幹線ＲＬＧが配線
されて、それぞれ高電位電源端子ＶＤおよび低電位電源
端子ＧＤを介して電源電圧が供給される。ブロックＩＣ
2aの内部には、ブロック内を貫通するように高電位電源
支線ＢＬＶ21および低電位電源支線ＢＬＧ21が配線さ
れ、ブロックＩＣ2bの内部には、ブロック内を貫通する
ように高電位電源支線ＢＬＶ22およびＧＮＤ電源支線Ｂ
ＬＧ22が配線されており、ブロックＩＣ2cの内部には、
ブロック内を貫通するように高電位電源支線ＢＬＶ23お
よび低電位電源支線ＢＬＧ23が配線されている。
【００２６】そこで、クロック入力端子ＰＤ23に供給さ
れる同期用クロック信号は、データ入力インターフェイ
ス・バッファＩＦ23により半導体チップ内部に導かれた
後に２分岐されて、それぞれ左右辺に配置されている入
力インターフェイス・バッファＩＦ24およびＩＦ25を経
由して、それぞれ半導体チップ左辺中央および右辺中央
に配置されている入力インターフェイス・バッファＩＦ
26およびＩＦ27に入力される。入力インターフェイスバ
ッファＩＦ26を経由して出力されるクロック信号は、更
に３分岐された後に、それぞれブロックＩＣ2a、ＩＣ2b
およびＩＣ2cの左端に配置されているＣＭＯＳインバー
タ回路ＢＦ21、ＢＦ23およびＢＦ25に入力される。同様
に、入力インターフェイス・バッファＩＦ27を経由して
出力されるクロック信号は、更に３分岐された後に、そ
れぞれブロックＩＣ2a、ＩＣ2bおよびＩＣ2cの右端に配
置されているＣＭＯＳインバータ回路ＢＦ22、ＢＦ24お
よびＢＦ26に入力される。そして、ＭＯＳインバータ回
路ＢＦ21とＭＯＳインバータ回路ＢＦ22を経由して出力
されるクロック信号は、ブロックＩＣ2aの中央において
結合されており、同様にＣＭＯＳインバータ回路ＢＦ23
とＣＭＯＳインバータ回路ＢＦ24を経由して出力される
クロック信号は、ブロックＩＣ2bの中央において結合さ
れ、ＣＭＯＳインバータ回路ＢＦ25とＣＭＯＳインバー
タ回路ＢＦ26を経由して出力されるクロック信号は、ブ
ロックＩＣ2cの中央において結合される。このようにし
て、全体として櫛型形状のクロック信号の分配回路が構
成される。
れる同期用クロック信号は、データ入力インターフェイ
ス・バッファＩＦ23により半導体チップ内部に導かれた
後に２分岐されて、それぞれ左右辺に配置されている入
力インターフェイス・バッファＩＦ24およびＩＦ25を経
由して、それぞれ半導体チップ左辺中央および右辺中央
に配置されている入力インターフェイス・バッファＩＦ
26およびＩＦ27に入力される。入力インターフェイスバ
ッファＩＦ26を経由して出力されるクロック信号は、更
に３分岐された後に、それぞれブロックＩＣ2a、ＩＣ2b
およびＩＣ2cの左端に配置されているＣＭＯＳインバー
タ回路ＢＦ21、ＢＦ23およびＢＦ25に入力される。同様
に、入力インターフェイス・バッファＩＦ27を経由して
出力されるクロック信号は、更に３分岐された後に、そ
れぞれブロックＩＣ2a、ＩＣ2bおよびＩＣ2cの右端に配
置されているＣＭＯＳインバータ回路ＢＦ22、ＢＦ24お
よびＢＦ26に入力される。そして、ＭＯＳインバータ回
路ＢＦ21とＭＯＳインバータ回路ＢＦ22を経由して出力
されるクロック信号は、ブロックＩＣ2aの中央において
結合されており、同様にＣＭＯＳインバータ回路ＢＦ23
とＣＭＯＳインバータ回路ＢＦ24を経由して出力される
クロック信号は、ブロックＩＣ2bの中央において結合さ
れ、ＣＭＯＳインバータ回路ＢＦ25とＣＭＯＳインバー
タ回路ＢＦ26を経由して出力されるクロック信号は、ブ
ロックＩＣ2cの中央において結合される。このようにし
て、全体として櫛型形状のクロック信号の分配回路が構
成される。
【００２７】なお、ＣＭＯＳインバータ回路ＢＦ21、Ｂ
Ｆ22、ＢＦ23、ＢＦ24、ＢＦ25およびＢＦ26のトランジ
スタレベルの構成は、図３に示される構成内容と同様で
ある。また、最終的にＣＭＯＳインバータ回路ＢＦ21、
ＢＦ22、ＢＦ23、ＢＦ24、ＢＦ25およびＢＦ26を経由し
て出力されるクロック信号は、それぞれ末端の同期回路
ＳＹ21、ＳＹ22、ＳＹ23、ＳＹ24、ＳＹ25およびＳＹ26
に入力されて、半導体チップＩＣ2 の全体として同期が
取られる。ここで、末端の同期回路ＳＹ21、Ｙ22、ＳＹ
23、ＳＹ24、ＳＹ25およびＳＹ26は、データ入出力端子
ＰＤ21、Ｄ22ならびにデータ入出力インターフェイス・
バッファＩＦ21、ＩＦ22を介して入力されるデータ信号
とともに、データ信号線を介して互いに同期するデータ
をやり取りしながら、半導体チップＩＣ2 の全体として
所望の論理演算動作が実現され、一部の論理演算結果は
データ入出力インターフェイス・バッファＩＦ21、ＩＦ
22ならびにデータ入出力端子ＰＤ21、ＰＤ22を介して外
部に出力される。
Ｆ22、ＢＦ23、ＢＦ24、ＢＦ25およびＢＦ26のトランジ
スタレベルの構成は、図３に示される構成内容と同様で
ある。また、最終的にＣＭＯＳインバータ回路ＢＦ21、
ＢＦ22、ＢＦ23、ＢＦ24、ＢＦ25およびＢＦ26を経由し
て出力されるクロック信号は、それぞれ末端の同期回路
ＳＹ21、ＳＹ22、ＳＹ23、ＳＹ24、ＳＹ25およびＳＹ26
に入力されて、半導体チップＩＣ2 の全体として同期が
取られる。ここで、末端の同期回路ＳＹ21、Ｙ22、ＳＹ
23、ＳＹ24、ＳＹ25およびＳＹ26は、データ入出力端子
ＰＤ21、Ｄ22ならびにデータ入出力インターフェイス・
バッファＩＦ21、ＩＦ22を介して入力されるデータ信号
とともに、データ信号線を介して互いに同期するデータ
をやり取りしながら、半導体チップＩＣ2 の全体として
所望の論理演算動作が実現され、一部の論理演算結果は
データ入出力インターフェイス・バッファＩＦ21、ＩＦ
22ならびにデータ入出力端子ＰＤ21、ＰＤ22を介して外
部に出力される。
【００２８】ブロックＩＣ2d内に配置され、且つ制御端
子ＰＤ24を介して制御されるバックゲート電圧発生回路
ＶＢ7 からは、バックゲート電圧源支線ＢＬＰ21および
ＢＬＮ21を介して、ＣＭＯＳインバータ回路ＢＦ21およ
びＢＦ22の内部に、それぞれ含まれるエンハンスメント
型ＰチャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴのそれぞれに対してバックゲート
電圧が供給されており、また、ブロックＩＣ2d内に配置
され、且つ制御端子ＰＤ25を介して制御されるバックゲ
ート電圧発生回路ＶＢ8 からは、バックゲート電圧源支
線ＢＬＰ22およびＢＬＮ22を介して、ＣＭＯＳインバー
タ回路ＢＦ23およびＢＦ24の内部に、それぞれ含まれる
エンハンスメント型ＰチャネルＭＯＳＦＥＴおよびエン
ハンスメント型ＮチャネルＭＯＳＦＥＴのそれぞれに対
してバックゲート電圧が供給される。同様に、ブロック
ＩＣ2d内に配置され、且つ制御端子ＰＤ26を介して制御
されるバックゲート電圧発生回路ＶＢ9 からは、バック
ゲート電圧源支線ＢＬＰ23およびＢＬＮ23を介して、Ｃ
ＭＯＳインバータ回路ＢＦ23およびＢＦ24の内部に、そ
れぞれ含まれるエンハンスメント型ＰチャネルＭＯＳＦ
ＥＴおよびエンハンスメント型ＮチャネルＭＯＳＦＥＴ
のぞれぞれに対してバックゲート電圧が供給される。
子ＰＤ24を介して制御されるバックゲート電圧発生回路
ＶＢ7 からは、バックゲート電圧源支線ＢＬＰ21および
ＢＬＮ21を介して、ＣＭＯＳインバータ回路ＢＦ21およ
びＢＦ22の内部に、それぞれ含まれるエンハンスメント
型ＰチャネルＭＯＳＦＥＴおよびエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴのそれぞれに対してバックゲート
電圧が供給されており、また、ブロックＩＣ2d内に配置
され、且つ制御端子ＰＤ25を介して制御されるバックゲ
ート電圧発生回路ＶＢ8 からは、バックゲート電圧源支
線ＢＬＰ22およびＢＬＮ22を介して、ＣＭＯＳインバー
タ回路ＢＦ23およびＢＦ24の内部に、それぞれ含まれる
エンハンスメント型ＰチャネルＭＯＳＦＥＴおよびエン
ハンスメント型ＮチャネルＭＯＳＦＥＴのそれぞれに対
してバックゲート電圧が供給される。同様に、ブロック
ＩＣ2d内に配置され、且つ制御端子ＰＤ26を介して制御
されるバックゲート電圧発生回路ＶＢ9 からは、バック
ゲート電圧源支線ＢＬＰ23およびＢＬＮ23を介して、Ｃ
ＭＯＳインバータ回路ＢＦ23およびＢＦ24の内部に、そ
れぞれ含まれるエンハンスメント型ＰチャネルＭＯＳＦ
ＥＴおよびエンハンスメント型ＮチャネルＭＯＳＦＥＴ
のぞれぞれに対してバックゲート電圧が供給される。
【００２９】次に図４の第２の実施形態についての試験
方法について説明する。今ここにおいては、同期回路Ｓ
Ｙ21およびＳＹ22の、同期回路ＳＹ23およびＳＹ24に対
するクロックスキューにより、これらの同期回路ＳＹ21
およびＳＹ22の、同期回路ＳＹ23およびＳＹ24に対する
データ信号の動作タイミング余裕時間が△Ｍ13だけある
ものと仮定する。同様に、同期回路ＳＹ21およびＳＹ22
の、同期回路ＳＹ25およびＳＹ26に対する動作タイミン
グ余裕度時間が△Ｍ14であり、同期回路ＳＹ23およびＳ
Ｙ24の、同期回路ＳＹ21およびＳＹ22に対する動作タイ
ミング余裕度時間が△Ｍ15、同期回路ＳＹ23およびＳＹ
24の、同期回路ＳＹ25およびＳＹ26に対する動作タイミ
ング余裕度時間が△Ｍ16、同期回路ＳＹ25およびＳＹ26
の、同期回路ＳＹ21およびＳＹ22に対する動作タイミン
グ余裕度時間が△Ｍ17、同期回路ＳＹ25およびＳＹ
26の、同期回路ＳＹ23およびＳＹ24に対する動作タイミ
ング余裕度時間が△Ｍ18だけあるものと仮定する。
方法について説明する。今ここにおいては、同期回路Ｓ
Ｙ21およびＳＹ22の、同期回路ＳＹ23およびＳＹ24に対
するクロックスキューにより、これらの同期回路ＳＹ21
およびＳＹ22の、同期回路ＳＹ23およびＳＹ24に対する
データ信号の動作タイミング余裕時間が△Ｍ13だけある
ものと仮定する。同様に、同期回路ＳＹ21およびＳＹ22
の、同期回路ＳＹ25およびＳＹ26に対する動作タイミン
グ余裕度時間が△Ｍ14であり、同期回路ＳＹ23およびＳ
Ｙ24の、同期回路ＳＹ21およびＳＹ22に対する動作タイ
ミング余裕度時間が△Ｍ15、同期回路ＳＹ23およびＳＹ
24の、同期回路ＳＹ25およびＳＹ26に対する動作タイミ
ング余裕度時間が△Ｍ16、同期回路ＳＹ25およびＳＹ26
の、同期回路ＳＹ21およびＳＹ22に対する動作タイミン
グ余裕度時間が△Ｍ17、同期回路ＳＹ25およびＳＹ
26の、同期回路ＳＹ23およびＳＹ24に対する動作タイミ
ング余裕度時間が△Ｍ18だけあるものと仮定する。
【００３０】そこで、制御端子ＰＤ24、ＰＤ25およびＰ
Ｄ26に入力される制御信号に応答して、バッグゲート電
圧発生回路ＶＢ7 、ＶＢ8 およびＶＢ9 において発生さ
れるバックゲート電圧により、ＣＭＯＳインバータ回路
ＢＦ21とＢＦ22、ＢＦ23とＢＦ24、ＢＦ25とＢＦ26にお
ける伝播遅延変化量が、それぞれ△Ｔ7 、△Ｔ8 および
△Ｔ9 であるものとすると、本実施形態においてタイミ
ング誤動作が発生する条件は下記の（１３）〜（１８）
式により示され、この内何れか一式でも満足しなければ
タイミング誤動作を生じる結果となる。
Ｄ26に入力される制御信号に応答して、バッグゲート電
圧発生回路ＶＢ7 、ＶＢ8 およびＶＢ9 において発生さ
れるバックゲート電圧により、ＣＭＯＳインバータ回路
ＢＦ21とＢＦ22、ＢＦ23とＢＦ24、ＢＦ25とＢＦ26にお
ける伝播遅延変化量が、それぞれ△Ｔ7 、△Ｔ8 および
△Ｔ9 であるものとすると、本実施形態においてタイミ
ング誤動作が発生する条件は下記の（１３）〜（１８）
式により示され、この内何れか一式でも満足しなければ
タイミング誤動作を生じる結果となる。
【００３１】 △Ｍ13＜（△Ｔ7 −△Ｔ8 ）……………………………………（１３） △Ｍ14＜（△Ｔ7 −△Ｔ9 ）……………………………………（１４） △Ｍ15＜（△Ｔ8 −△Ｔ7 ）……………………………………（１５） △Ｍ16＜（△Ｔ8 −△Ｔ9 ）……………………………………（１６） △Ｍ17＜（△Ｔ9 −△Ｔ7 ）……………………………………（１７） △Ｍ18＜（△Ｔ9 −△Ｔ8 ）……………………………………（１８） 従って、制御端子ＰＤ24、ＰＤ25およびＰＤ26に入力さ
れる制御信号により、バックゲート電圧発生回路Ｖ
Ｂ7 、ＶＢ8 およびＶＢ9 において発生されるバックゲ
ート電圧と、ＣＭＯＳインバータ回路ＢＦ21とＢＦ22、
ＣＭＯＳインバータ回路ＢＦ23とＢＦ24、およびＣＭＯ
Ｓインバータ回路ＢＦ25とＢＦ26とにおける、それぞれ
の伝播遅延変化量△Ｔ7 、△Ｔ8 および△Ｔ9 の関係を
設計段階において調査し、且つ許容出来得る動作タイミ
ング余裕時間△Ｍ13、△Ｍ14、△Ｍ15、△Ｍ16、△Ｍ17
および△Ｍ18の値も決定した上で、上記の式を使用し
て、予め制御端子ＰＤ24、ＰＤ25およびＰＤ26に入力す
る制御信号量を定量化しておくことにより、タイミング
誤動作を起こす可能性のある半導体チップを試験時にお
いて事前に選別することが可能となる。
れる制御信号により、バックゲート電圧発生回路Ｖ
Ｂ7 、ＶＢ8 およびＶＢ9 において発生されるバックゲ
ート電圧と、ＣＭＯＳインバータ回路ＢＦ21とＢＦ22、
ＣＭＯＳインバータ回路ＢＦ23とＢＦ24、およびＣＭＯ
Ｓインバータ回路ＢＦ25とＢＦ26とにおける、それぞれ
の伝播遅延変化量△Ｔ7 、△Ｔ8 および△Ｔ9 の関係を
設計段階において調査し、且つ許容出来得る動作タイミ
ング余裕時間△Ｍ13、△Ｍ14、△Ｍ15、△Ｍ16、△Ｍ17
および△Ｍ18の値も決定した上で、上記の式を使用し
て、予め制御端子ＰＤ24、ＰＤ25およびＰＤ26に入力す
る制御信号量を定量化しておくことにより、タイミング
誤動作を起こす可能性のある半導体チップを試験時にお
いて事前に選別することが可能となる。
【００３２】
【発明の効果】以上説明したように、本発明は、外部か
らのクロック信号入力に対応して、最終的に当該クロッ
ク信号の供給対象を形成する末端回路に至るまでのクロ
ック分配回路網を有し、同期型ＭＯＳＦＥＴ集積回路と
して形成される半導体集積回路に適用されて、当該半導
体集積回路の試験時に、外部制御により、ＣＭＯＳイン
バータ回路に入力されるバックゲート電圧を意図的に制
御することにより、当該ＣＭＯＳインバータ回路のしき
い値ならびに伝播遅延量を変化させ、これにより、タイ
ミング動作余裕度の小さい半導体チップ、即ち同期動作
上信頼性の低い半導体チップに、意図的にタイミング誤
動作を発生させて選別することを可能とし、当該選別手
法により、タイミング的に動作余裕度の大きい半導体チ
ップ、即ち、同期動作上においてタイミング誤動作を引
起こす危険度の低い半導体チップを随時容易に選別する
ことが可能となり、より信頼性の高い半導体チップを含
む半導体集積回路を実現することができるという効果が
ある。
らのクロック信号入力に対応して、最終的に当該クロッ
ク信号の供給対象を形成する末端回路に至るまでのクロ
ック分配回路網を有し、同期型ＭＯＳＦＥＴ集積回路と
して形成される半導体集積回路に適用されて、当該半導
体集積回路の試験時に、外部制御により、ＣＭＯＳイン
バータ回路に入力されるバックゲート電圧を意図的に制
御することにより、当該ＣＭＯＳインバータ回路のしき
い値ならびに伝播遅延量を変化させ、これにより、タイ
ミング動作余裕度の小さい半導体チップ、即ち同期動作
上信頼性の低い半導体チップに、意図的にタイミング誤
動作を発生させて選別することを可能とし、当該選別手
法により、タイミング的に動作余裕度の大きい半導体チ
ップ、即ち、同期動作上においてタイミング誤動作を引
起こす危険度の低い半導体チップを随時容易に選別する
ことが可能となり、より信頼性の高い半導体チップを含
む半導体集積回路を実現することができるという効果が
ある。
【図１】本発明の第の１実施形態を示すブロック図であ
る。
る。
【図２】前記第１の実施形態の半導体チップ上における
レイアウトを指向したブロック図である。
レイアウトを指向したブロック図である。
【図３】前記第１の実施形態におけるＣＭＯＳインバー
タ回路を示す回路図である。
タ回路を示す回路図である。
【図４】本発明の第２の実施形態の半導体チップ上のレ
イアウトを指向したブロック図である。
イアウトを指向したブロック図である。
【図５】従来例の半導体チップ上のレイアウトを指向し
たブロック図である。
たブロック図である。
ＩＣ1 、ＩＣ2 、ＩＣ3 半導体チップ ＩＣ1a、ＩＣ1b、ＩＣ1c、ＩＣ1d、ＩＣ1e、ＩＣ2a、Ｉ
Ｃ2b、ＩＣ2c、Ｉ Ｃ2d、ＩＣ3a、ＩＣ3b、ＩＣ3c、Ｉ
Ｃ3d ブロック ＰＤ11、ＰＤ21、ＰＤ22 データ入出力端子 ＰＤ12、ＰＤ23、ＰＤ31 クロック入力端子 ＰＤ32 参照用クロック入力端子 ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ16、ＰＤ17、 ＰＤ18
制御端子 ＶＤ 高電位電源端子 ＧＤ 低電位電源端子 ＩＦ11、ＩＦ21 データ入出力インター フェイスバ
ッファ ＩＦ12、ＩＦ23、ＩＦ24、ＩＦ25、ＩＦ26、ＩＦ27
クロック入力イン ターフェイスバッファ ＢＦ11、ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16、Ｂ
Ｆ17、ＢＦ21、ＢＦ22、ＢＦ23、ＢＦ24、ＢＦ25、ＢＦ
26 ＣＭＯＳインバータ回路 ＢＦ31、ＢＦ32、ＢＦ33、ＢＦ34、ＢＦ35 バッファ
回路 ＳＹ3 、ＳＹ11、ＳＹ12、ＳＹ13、ＳＹ14、ＳＹ21、Ｓ
Ｙ22、ＳＹ23、ＳＹ24、ＳＹ25、ＳＹ26 同期回路 ＶＢ1 、ＶＢ2 、ＶＢ3 、ＶＢ4 、ＶＢ5 、ＶＢ6 、Ｖ
Ｂ7 、ＶＢ8 、ＶＢ9バックゲート電圧発生回路 ＲＬＶ 高電位電源幹線 ＲＬＧ 低電位電源幹線 ＢＬＰ11、ＢＬＰ12、ＢＬＰ13、ＢＬＰ14、ＢＬＰ21、
ＢＬＰ22、ＢＬＰ23、ＢＬＮ11、ＢＬＮ12、ＢＬＮ13、
ＢＬＮ14、ＢＬＮ21、ＢＬＮ22、ＢＬＮ23バックゲート
電圧源支線 ＢＬＶ11、ＢＬＶ12、ＢＬＶ13、ＢＬＶ14、ＢＬＶ21、
ＢＬＶ22、ＢＬＶ23、ＢＬＧ11、ＢＬＧ12、ＢＬＧ13、
ＢＬＧ14、ＢＬＧ21、ＢＬＧ22、ＢＬＧ23電源支線 ＰＣ31、ＰＣ32、ＰＣ33、ＰＣ34 クロック位相調整
回路 ＣＫ0 、ＣＫ1 、ＣＫ2 、ＣＫ3 、ＣＫ4 、ＣＫＤ1 、
ＣＫＤ2 、ＣＫＤ3 、ＣＫＤ4 クロック信号 ＣＫＲ0 、ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 、ＣＫＲ4
参照用クロック信号
Ｃ2b、ＩＣ2c、Ｉ Ｃ2d、ＩＣ3a、ＩＣ3b、ＩＣ3c、Ｉ
Ｃ3d ブロック ＰＤ11、ＰＤ21、ＰＤ22 データ入出力端子 ＰＤ12、ＰＤ23、ＰＤ31 クロック入力端子 ＰＤ32 参照用クロック入力端子 ＰＤ13、ＰＤ14、ＰＤ15、ＰＤ16、ＰＤ17、 ＰＤ18
制御端子 ＶＤ 高電位電源端子 ＧＤ 低電位電源端子 ＩＦ11、ＩＦ21 データ入出力インター フェイスバ
ッファ ＩＦ12、ＩＦ23、ＩＦ24、ＩＦ25、ＩＦ26、ＩＦ27
クロック入力イン ターフェイスバッファ ＢＦ11、ＢＦ12、ＢＦ13、ＢＦ14、ＢＦ15、ＢＦ16、Ｂ
Ｆ17、ＢＦ21、ＢＦ22、ＢＦ23、ＢＦ24、ＢＦ25、ＢＦ
26 ＣＭＯＳインバータ回路 ＢＦ31、ＢＦ32、ＢＦ33、ＢＦ34、ＢＦ35 バッファ
回路 ＳＹ3 、ＳＹ11、ＳＹ12、ＳＹ13、ＳＹ14、ＳＹ21、Ｓ
Ｙ22、ＳＹ23、ＳＹ24、ＳＹ25、ＳＹ26 同期回路 ＶＢ1 、ＶＢ2 、ＶＢ3 、ＶＢ4 、ＶＢ5 、ＶＢ6 、Ｖ
Ｂ7 、ＶＢ8 、ＶＢ9バックゲート電圧発生回路 ＲＬＶ 高電位電源幹線 ＲＬＧ 低電位電源幹線 ＢＬＰ11、ＢＬＰ12、ＢＬＰ13、ＢＬＰ14、ＢＬＰ21、
ＢＬＰ22、ＢＬＰ23、ＢＬＮ11、ＢＬＮ12、ＢＬＮ13、
ＢＬＮ14、ＢＬＮ21、ＢＬＮ22、ＢＬＮ23バックゲート
電圧源支線 ＢＬＶ11、ＢＬＶ12、ＢＬＶ13、ＢＬＶ14、ＢＬＶ21、
ＢＬＶ22、ＢＬＶ23、ＢＬＧ11、ＢＬＧ12、ＢＬＧ13、
ＢＬＧ14、ＢＬＧ21、ＢＬＧ22、ＢＬＧ23電源支線 ＰＣ31、ＰＣ32、ＰＣ33、ＰＣ34 クロック位相調整
回路 ＣＫ0 、ＣＫ1 、ＣＫ2 、ＣＫ3 、ＣＫ4 、ＣＫＤ1 、
ＣＫＤ2 、ＣＫＤ3 、ＣＫＤ4 クロック信号 ＣＫＲ0 、ＣＫＲ1 、ＣＫＲ2 、ＣＫＲ3 、ＣＫＲ4
参照用クロック信号
Claims (4)
- 【請求項１】 所定のクロック入力端子を備え、当該ク
ロック入力端子より入力されるクロック信号を複数の末
端回路に供給するクロック分配回路を有する同期型ＭＯ
ＳＦＥＴにより形成される半導体集積回路において、 前記クロック入力端子より入力されるクロック信号が半
導体チップ内を前記複数の末端回路を指向して伝播して
ゆくに従い、当該クロック信号を伝達する配線が複数の
分岐点を介して順次枝状に分岐されてゆくように布線配
置されるクロック信号線網と、 前記複数の分岐点ごとに、分岐後の各配線に挿入接続さ
れるＣＭＯＳインバータ回路と、 外部からの制御信号に応答して任意のバックゲート電圧
を発生し、前記各ＣＭＯＳインバータ回路に対して当該
バックゲート電圧を供給するバックゲート電圧発生回路
と、 を少なくとも含むクロック分配回路を備えて構成され、
前記ＣＭＯＳインバータ回路の内の１部のＣＭＯＳイン
バータ回路より出力されるクロック信号を、当該クロッ
ク信号供給対象の末端回路に供給することを特徴とする
半導体集積回路。 - 【請求項２】 前記ＣＭＯＳインバータ回路が、前記バ
ックゲート電圧入力に対応するバックゲート電圧供給端
子を備え、ゲートが対応する前記分岐点に接続され、ソ
ースが高電位電源に接続されて、ドレインがクロック信
号出力線に接続されるエンハンスメント型ＰチャネルＭ
ＯＳＦＥＴと、 前記バックゲート電圧入力に対応するバックゲート電圧
供給端子を備え、ゲートが、前記エンハンスメント型Ｐ
チャネルＭＯＳＦＥＴとともに前記分岐点に共通接続さ
れ、ドレインが、前記エンハンスメント型ＰチャネルＭ
ＯＳＦＥＴとともに前記クロック信号出力線に共通接続
されて、ソースが低電位電源に接続されるエンハンスメ
ント型ＮチャネルＭＯＳＦＥＴと、 を備えて構成される請求項１記載の半導体集積回路。 - 【請求項３】 前記バックゲート電圧発生回路が、前記
制御信号の外部からの入力に応答して、前記ＣＭＯＳイ
ンバータ回路に含まれるエンハンスメント型Ｐチャネル
ＭＯＳＦＥＴおよびエンハンスメント型ＮチャネルＭＯ
ＳＦＥＴに入力されるバックゲート電圧を、相互に排他
的に制御する機能を有するとともに、前記制御信号が外
部から入力されない状態に於いては、前記ＣＭＯＳイン
バータ回路に含まれるエンハンスメント型ＰチャネルＭ
ＯＳＦＥＴおよびエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴのそれぞれのソース電極に供給される電源電圧に
等しいバックゲート電圧を発生して、それぞれのＭＯＳ
ＦＥＴに供給する機能を有することを特徴とする請求項
１および２記載の半導体集積回路。 - 【請求項４】 所定のクロック入力端子を備え、当該ク
ロック入力端子より外部から入力されるクロック信号
を、複数のバックゲート電圧発生回路によりバックゲー
ト電圧を供給されるＣＭＳＯインバータ回路を介して、
複数の末端回路に供給するクロック分配回路を有する同
期型ＭＯＳＦＥＴ集積回路により形成される半導体集積
回路の試験方法において、 前記複数のバックゲート電圧発生回路の内から、任意の
組み合わせにより複数のバックゲート電圧発生回路を選
択する第１の工程と、 前記第１の工程において選択された複数のバックゲート
電圧発生回路に対応する前記外部からの制御信号に応答
して、当該バックゲート電圧発生回路より、それぞれ任
意のバックゲート電圧を生成して出力する第２の工程
と、 前記クロック入力端子に同期用クロック信号を入力する
ことにより、前記同期型ＭＯＳＦＥＴ集積回路により形
成される半導体集積回路に対して通常の試験を実行する
第３の工程と、 前記複数のバックゲート電圧発生回路の内から、他の任
意の組み合わせにより選択される複数のバックゲート電
圧発生回路を使用して、前記第２および第３の工程を繰
返して実行する第４の工程とを少なくとも有することを
特徴とする半導体集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074848A JP3063614B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074848A JP3063614B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09264928A true JPH09264928A (ja) | 1997-10-07 |
| JP3063614B2 JP3063614B2 (ja) | 2000-07-12 |
Family
ID=13559155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8074848A Expired - Lifetime JP3063614B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063614B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029463A1 (ja) * | 2005-09-06 | 2007-03-15 | Advantest Corporation | 試験装置および試験方法 |
| JPWO2006041059A1 (ja) * | 2004-10-12 | 2008-05-15 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
-
1996
- 1996-03-28 JP JP8074848A patent/JP3063614B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006041059A1 (ja) * | 2004-10-12 | 2008-05-15 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
| JP4644205B2 (ja) * | 2004-10-12 | 2011-03-02 | 株式会社アドバンテスト | 試験装置、試験方法、および電子デバイス |
| WO2007029463A1 (ja) * | 2005-09-06 | 2007-03-15 | Advantest Corporation | 試験装置および試験方法 |
| JP2007071622A (ja) * | 2005-09-06 | 2007-03-22 | Advantest Corp | 試験装置および試験方法 |
| US7696771B2 (en) | 2005-09-06 | 2010-04-13 | Advantest Corporation | Test apparatus and test method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063614B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |