JP3746699B2 - 半導体集積回路の解析システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、アナログ回路シミュレータと論理回路シミュレータを用いて、大規模なシステムにおけるトランジスタのデューティを求める半導体集積回路の解析システムに関する。
【０００２】
【従来の技術】
半導体集積回路の設計時には、トランジスタのデューティを必要とする場合が多々あり、主なものとしては、信頼性の問題を解決する際に必要とされる。ここで、トランジスタのデューティとは、トランジスタがある所定の時間内にある特定のバイアス状態にある割合である。ある特定のバイアス状態は、解析しようとする内容に応じて任意に設定されるものである。
【０００３】
そこで従来、トランジスタのデューティを求めるには、HSPICE等に代表されるアナログ回路のシミュレータを用いてシミュレーションを行い、回路をダイナミックに解析してトランジスタのデューティを求める方法があった。しかし、この方法は、トランジスタが４万〜５万個程度の規模の回路では可能であるが、ＳＯＣ（システム・オン・チップ）のような１０００万ゲート／１チップの大規模なシステムに適用することは極めて困難であった。
【０００４】
一方従来、論理回路の解析には、Verilog-XL等に代表される論理回路シミュレータが用いられていた。この論理回路シミュレータにおいては、大規模な回路の論理動作の解析は可能であった。しかし、論理回路シミュレータは、論理回路を構成する構成要素となる例えばナンド（NAND）ゲートやオア（NOR ）ゲート等の各々の基本セルのデューティを求めることは可能であるが、その基本ゲートを構成している例えばＦＥＴ（電界効果トランジスタ）等のトランジスタのデューティを求めることはできなかった。
【０００５】
【発明が解決しようとする課題】
以上説明したように、従来のアナログ回路シミュレータにおいては、大規模な回路におけるトランジスタのデューティを求めることは極めて困難であった。また従来の論理回路シミュレータにおいては、大規模な論理回路の解析は可能であるが、トランジスタのデューティを求めることはできなかった。したがって、アナログ回路シミュレータ又は論理回路シミュレータのいずれのシミュレータにあっても、大規模な論理回路におけるトランジスタのデューティを求めることができないという不具合を招いていた。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、大規模な論理回路におけるトランジスタのデューティを容易に求めることができる半導体集積回路の解析システムを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、解析しようとする論理回路の論理回路レベルでのネットリストと、前記論理回路を論理解析する際の入力信号となる入力ベクトルを受けて、前記論理回路の論理シミュレーションを行い、シミュレーション結果として前記論理回路を構成する基本セルのデューティ（素子活性化率）を得る論理回路シミュレータと、前記基本セルのアナログ回路レベルでのネットリストと、前記基本セルをアナログ解析する際の入力信号となる入力ベクトルを受けて、前記基本セルのアナログ回路シミュレーションを行い、シミュレーション結果として前記基本セルを構成するトランジスタの基本セルレベルでのデューティを得るアナログ回路シミュレータと、前記論理回路シミュレータで得られたシミュレーション結果と、前記アナログ回路シミュレータで得られたシミュレーション結果を受けて、両シミュレーション結果を合成し、前記論理回路レベルでのトランジスタのデューティを求める合成モジュールとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【０００９】
図１はこの発明の一実施形態に係る半導体集積回路の解析システムの構成を示す図である。図１において、この実施形態の解析システムは、論理回路シミュレータ１、アナログ回路シミュレータ２、合成モジュール３を備えて構成されている。論理回路シミュレータ１は、解析対象となるＳＯＣレベルの大規模な論理回路のネットリストと、解析時の入力となる論理回路入力ベクトルを入力し、これらの入力にしたがって論理回路の論理シミュレーションを実施する。このシミュレーションの結果、論理回路のそれぞれの基本セルのデューティが求められる。すなわち、基本セルに与えられた入力信号の状態が、単位サイクルの間にどの程度の割合で基本セルに与えられていたかを求める。ここでいう単位サイクルとは、設計者が決定するデューティ解析に必要な（通常典型的な回路動作と思われる）入力波形を必要時間だけ指定したものをいう。
【００１０】
ＢＴ（Bias Temperature）ストレス解析やＴＤＤＢ（Time Dependent Dielectric Breakdown ）解析においては、基本セルが例えば２入力のNANDゲートにおいて、４通りの２入力（00、01、10、11）が与えられた場合には、単位サイクルの間にそれぞれの入力が印加されていた期間の割合を基本セルのデューティとして求める。だだし、ホットキャリア（ＨＣ）解析においては、入力状態の遷移割合をデューティとする。ＢＴストレスやＴＤＤＢ解析は、どの状態にどれだけいたかでよいが、ホットキャリア解析は入力状態の遷移割合が重要となる。例えば２入力のNANDゲートにおいて、４通りの２入力（00、01、10、11）が、例えば（00→01）が１０％、（00→10）が１５％、（00→11）が５％、（01→00）が１０％のようになる。このように、論理シミュレーションによって求められたそれぞれの基本セルのデューティは、合成モジュール３に与えられる。
【００１１】
アナログ回路シミュレータ２は、解析対象となる大規模な論理回路における基本セルの回路構成を示すアナログ回路ネットリストと、基本セルを構成するトランジスタにある特定のバイアス状態を実現し、解析時の入力となるアナログ回路入力ベクトルを入力し、これらの入力にしたがってアナログ回路のアナログシミュレーションを実施する。このようなシミュレーションは、論理回路を構成する基本セルに対応して行われる。このシミュレーションの結果、基本セルを構成するトランジスタのデューティが求められる。すなわち、単位サイクルの間にトランジスタがある特定のバイアス状態にある割合が求められる。このある特定のバイアス状態は、後述するように解析の内容に応じて任意に設定されるものである。このように、アナログシミュレーションによって求められたトランジスタのデューティは、合成モジュール３に与えられる。
【００１２】
合成モジュール３は、論理回路シミュレータ１から与えられた基本セルのデューティと、アナログ回路シミュレータ２から与えられたトランジスタのデューティとを合わせて、大規模な全体の回路レベルとしてのトランジスタのデューティを求める。合成モジュール３は、論理回路シミュレータ１で求められた全体の回路のそれぞれの基本セルのデューティに、アナログ回路シミュレータで求められた対応する基本セルのトランジスタのデューティを対応させ、トランジスタに設定された特定のバイアス状態にある時のデューティと、トランジスタが設定された特定のバイアス状態となるように入力が与えられた時の基本セルのデューティとの積をとり、この値を大規模な全体の回路レベルとしてのトランジスタのデューティとして出力する。
【００１３】
例えば、基本セルＡのトランジスタＴ１が、単位サイクルの間に設定された特定のバイアス状態にある割合のデューティが例えばａであることがアナログ回路シミュレータ２で求められ、トランジスタＴ１が設定された特定のバイアス状態となるように入力が与えられた時の基本セルＡのデューティが例えばｂであることが論理回路シミュレータ１で求められた場合には、それぞれのデューティの積（ａ×ｂ）が合成モジュール３で求められ、この積（ａ×ｂ）の値がトランジスタのデューティとして与えられる。
【００１４】
このように、それぞれの基本セルのデューティは論理回路シミュレータ１により求め、基本セルを構成するトランジスタのデューティはアナログ回路シミュレータ２により求め、それぞれ求められたデューティを合成して、トランジスタの最終的なデューティを求めるようにしたので、ＳＯＣのような極めて大規模な回路のトランジスタのデューティを全体の回路レベルで容易に求めることが可能となる。回路には、クリティカルパスと呼ばれるタイミング的に厳しい回路パスが必ず存在する。設計者は、どのパスまでケアするかを決定する。これらの決定されたパスについてのみ本解析を行うことによって設計の効率よい検証が可能となる。これにより、大規模回路の回路設計におけるトランジスタの信頼性を容易に解析することができるようになる。
【００１５】
次に、この発明の他の実施形態を説明する。
【００１６】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのホットキャリアの解析に適用したことにある。
【００１７】
従来、ＦＥＴのホットキャリアの問題を取り扱うツールにおいて、アナログ回路シミュレーションを使用するものとしては例えばＢＥＲＴ（バート）と呼ばれているツール名のものが知られ、論理回路シミュレーションを利用するものとしては例えばＧＬＡＣＩＲＥ（グレイシャー）と呼ばれているツール名のものが知られていた。これらのツールにおいて、ＦＥＴのホットキャリアの問題を正確に解析するには、実回路動作中にＦＥＴがどの程度ホットキャリアの注入の起こり易いバイアス状態にあるかを正確に見積もる必要がある。しかし、従来の技術の欄でも述べたように、アナログ回路シミュレータでは、解析できる回路規模に限界があり、一方論理回路シミュレータでは、トランジスタレベルでのデューティが扱えなかった。
【００１８】
そこで、この実施形態では、トランジスタの特定のバイアス状態として、ホットキャリアによりトランジスタに劣化が生じ、しきい値（ＶT ）の変動やコンダクタンスの劣化が生じ易くなるバイアス状態、例えばＶGS（ゲート・ソース間電圧）＞ＶT （しきい値）、かつＶDS（ドレイン・ソース間電圧）≧ＶGSとなるバイアス状態に設定し、前述した実施形態の解析システムを実行する。これにより、ホットキャリアの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００１９】
次に、この発明のさらに他の実施形態を説明する。
【００２０】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのＢＴ（Bias Temperature）ストレス解析に適用したことにある。図１に示す解析システムをこのストレス解析に適用するために、この実施形態では、トランジスタの特定のバイアス状態として、図２に示すように、ＦＥＴにＢＴストレスが生じるバイアス状態に設定する。すなわち、図２（ａ）に示すＰチャネルのＦＥＴの場合には、ゲート電位を−Ｖdd（Ｖdd＝電源電圧）、ソース電位、ドレイン電位ならびに基板電位をそれぞれ０Ｖに設定し、同図（ｂ）に示すＮチャネルＦＥＴの場合には、ゲート電位を＋Ｖdd、ソース電位、ドレイン電位ならびに基板電位をそれぞれ０Ｖに設定し、前述した実施形態の解析システムを実行する。これにより、ＢＴストレスの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００２１】
次に、この発明のさらに他の実施形態を説明する。
【００２２】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのＴＤＤＢ（Time Dependent Dielectric Breakdown ）解析に適用したことにある。ＦＥＴのＴＤＤＢ特性は、ゲート酸化膜の面積及びゲート端子への印加電圧の関数として求められる。したがって、図１に示す解析システムをこのストレス解析に適用するために、この実施形態では、トランジスタの特定のバイアス状態として、単位サイクルの間にゲート端子に電源電圧あるいは電源電圧以上のゲート電圧を印加されるように設定し、前述した実施形態の解析システムを実行する。トランジスタのレイアウトデータから得られたゲート酸化膜の面積ならびに解析システムの実行結果とから、ＴＤＤＢの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００２３】
【発明の効果】
以上説明したように、この発明によれば、論理シミュレータにより求められた基本セルのデューティと、アナログ回路シミュレータにより求められた基本セルを構成するトランジスタのデューティとを合わせ、全体の回路レベルでのトランジスタのデューティを求めるようにしたので、大規模な論理回路におけるトランジスタのデューティを容易に求めることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路の解析システムの構成を示す図である。
【図２】ＢＴストレス解析におけるＦＥＴのバイアス条件を示す図である。
【符号の説明】
１ 論理回路シミュレータ
２ アナログ回路シミュレータ
３ 合成モジュール
【発明の属する技術分野】
この発明は、アナログ回路シミュレータと論理回路シミュレータを用いて、大規模なシステムにおけるトランジスタのデューティを求める半導体集積回路の解析システムに関する。
【０００２】
【従来の技術】
半導体集積回路の設計時には、トランジスタのデューティを必要とする場合が多々あり、主なものとしては、信頼性の問題を解決する際に必要とされる。ここで、トランジスタのデューティとは、トランジスタがある所定の時間内にある特定のバイアス状態にある割合である。ある特定のバイアス状態は、解析しようとする内容に応じて任意に設定されるものである。
【０００３】
そこで従来、トランジスタのデューティを求めるには、HSPICE等に代表されるアナログ回路のシミュレータを用いてシミュレーションを行い、回路をダイナミックに解析してトランジスタのデューティを求める方法があった。しかし、この方法は、トランジスタが４万〜５万個程度の規模の回路では可能であるが、ＳＯＣ（システム・オン・チップ）のような１０００万ゲート／１チップの大規模なシステムに適用することは極めて困難であった。
【０００４】
一方従来、論理回路の解析には、Verilog-XL等に代表される論理回路シミュレータが用いられていた。この論理回路シミュレータにおいては、大規模な回路の論理動作の解析は可能であった。しかし、論理回路シミュレータは、論理回路を構成する構成要素となる例えばナンド（NAND）ゲートやオア（NOR ）ゲート等の各々の基本セルのデューティを求めることは可能であるが、その基本ゲートを構成している例えばＦＥＴ（電界効果トランジスタ）等のトランジスタのデューティを求めることはできなかった。
【０００５】
【発明が解決しようとする課題】
以上説明したように、従来のアナログ回路シミュレータにおいては、大規模な回路におけるトランジスタのデューティを求めることは極めて困難であった。また従来の論理回路シミュレータにおいては、大規模な論理回路の解析は可能であるが、トランジスタのデューティを求めることはできなかった。したがって、アナログ回路シミュレータ又は論理回路シミュレータのいずれのシミュレータにあっても、大規模な論理回路におけるトランジスタのデューティを求めることができないという不具合を招いていた。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、大規模な論理回路におけるトランジスタのデューティを容易に求めることができる半導体集積回路の解析システムを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、解析しようとする論理回路の論理回路レベルでのネットリストと、前記論理回路を論理解析する際の入力信号となる入力ベクトルを受けて、前記論理回路の論理シミュレーションを行い、シミュレーション結果として前記論理回路を構成する基本セルのデューティ（素子活性化率）を得る論理回路シミュレータと、前記基本セルのアナログ回路レベルでのネットリストと、前記基本セルをアナログ解析する際の入力信号となる入力ベクトルを受けて、前記基本セルのアナログ回路シミュレーションを行い、シミュレーション結果として前記基本セルを構成するトランジスタの基本セルレベルでのデューティを得るアナログ回路シミュレータと、前記論理回路シミュレータで得られたシミュレーション結果と、前記アナログ回路シミュレータで得られたシミュレーション結果を受けて、両シミュレーション結果を合成し、前記論理回路レベルでのトランジスタのデューティを求める合成モジュールとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【０００９】
図１はこの発明の一実施形態に係る半導体集積回路の解析システムの構成を示す図である。図１において、この実施形態の解析システムは、論理回路シミュレータ１、アナログ回路シミュレータ２、合成モジュール３を備えて構成されている。論理回路シミュレータ１は、解析対象となるＳＯＣレベルの大規模な論理回路のネットリストと、解析時の入力となる論理回路入力ベクトルを入力し、これらの入力にしたがって論理回路の論理シミュレーションを実施する。このシミュレーションの結果、論理回路のそれぞれの基本セルのデューティが求められる。すなわち、基本セルに与えられた入力信号の状態が、単位サイクルの間にどの程度の割合で基本セルに与えられていたかを求める。ここでいう単位サイクルとは、設計者が決定するデューティ解析に必要な（通常典型的な回路動作と思われる）入力波形を必要時間だけ指定したものをいう。
【００１０】
ＢＴ（Bias Temperature）ストレス解析やＴＤＤＢ（Time Dependent Dielectric Breakdown ）解析においては、基本セルが例えば２入力のNANDゲートにおいて、４通りの２入力（00、01、10、11）が与えられた場合には、単位サイクルの間にそれぞれの入力が印加されていた期間の割合を基本セルのデューティとして求める。だだし、ホットキャリア（ＨＣ）解析においては、入力状態の遷移割合をデューティとする。ＢＴストレスやＴＤＤＢ解析は、どの状態にどれだけいたかでよいが、ホットキャリア解析は入力状態の遷移割合が重要となる。例えば２入力のNANDゲートにおいて、４通りの２入力（00、01、10、11）が、例えば（00→01）が１０％、（00→10）が１５％、（00→11）が５％、（01→00）が１０％のようになる。このように、論理シミュレーションによって求められたそれぞれの基本セルのデューティは、合成モジュール３に与えられる。
【００１１】
アナログ回路シミュレータ２は、解析対象となる大規模な論理回路における基本セルの回路構成を示すアナログ回路ネットリストと、基本セルを構成するトランジスタにある特定のバイアス状態を実現し、解析時の入力となるアナログ回路入力ベクトルを入力し、これらの入力にしたがってアナログ回路のアナログシミュレーションを実施する。このようなシミュレーションは、論理回路を構成する基本セルに対応して行われる。このシミュレーションの結果、基本セルを構成するトランジスタのデューティが求められる。すなわち、単位サイクルの間にトランジスタがある特定のバイアス状態にある割合が求められる。このある特定のバイアス状態は、後述するように解析の内容に応じて任意に設定されるものである。このように、アナログシミュレーションによって求められたトランジスタのデューティは、合成モジュール３に与えられる。
【００１２】
合成モジュール３は、論理回路シミュレータ１から与えられた基本セルのデューティと、アナログ回路シミュレータ２から与えられたトランジスタのデューティとを合わせて、大規模な全体の回路レベルとしてのトランジスタのデューティを求める。合成モジュール３は、論理回路シミュレータ１で求められた全体の回路のそれぞれの基本セルのデューティに、アナログ回路シミュレータで求められた対応する基本セルのトランジスタのデューティを対応させ、トランジスタに設定された特定のバイアス状態にある時のデューティと、トランジスタが設定された特定のバイアス状態となるように入力が与えられた時の基本セルのデューティとの積をとり、この値を大規模な全体の回路レベルとしてのトランジスタのデューティとして出力する。
【００１３】
例えば、基本セルＡのトランジスタＴ１が、単位サイクルの間に設定された特定のバイアス状態にある割合のデューティが例えばａであることがアナログ回路シミュレータ２で求められ、トランジスタＴ１が設定された特定のバイアス状態となるように入力が与えられた時の基本セルＡのデューティが例えばｂであることが論理回路シミュレータ１で求められた場合には、それぞれのデューティの積（ａ×ｂ）が合成モジュール３で求められ、この積（ａ×ｂ）の値がトランジスタのデューティとして与えられる。
【００１４】
このように、それぞれの基本セルのデューティは論理回路シミュレータ１により求め、基本セルを構成するトランジスタのデューティはアナログ回路シミュレータ２により求め、それぞれ求められたデューティを合成して、トランジスタの最終的なデューティを求めるようにしたので、ＳＯＣのような極めて大規模な回路のトランジスタのデューティを全体の回路レベルで容易に求めることが可能となる。回路には、クリティカルパスと呼ばれるタイミング的に厳しい回路パスが必ず存在する。設計者は、どのパスまでケアするかを決定する。これらの決定されたパスについてのみ本解析を行うことによって設計の効率よい検証が可能となる。これにより、大規模回路の回路設計におけるトランジスタの信頼性を容易に解析することができるようになる。
【００１５】
次に、この発明の他の実施形態を説明する。
【００１６】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのホットキャリアの解析に適用したことにある。
【００１７】
従来、ＦＥＴのホットキャリアの問題を取り扱うツールにおいて、アナログ回路シミュレーションを使用するものとしては例えばＢＥＲＴ（バート）と呼ばれているツール名のものが知られ、論理回路シミュレーションを利用するものとしては例えばＧＬＡＣＩＲＥ（グレイシャー）と呼ばれているツール名のものが知られていた。これらのツールにおいて、ＦＥＴのホットキャリアの問題を正確に解析するには、実回路動作中にＦＥＴがどの程度ホットキャリアの注入の起こり易いバイアス状態にあるかを正確に見積もる必要がある。しかし、従来の技術の欄でも述べたように、アナログ回路シミュレータでは、解析できる回路規模に限界があり、一方論理回路シミュレータでは、トランジスタレベルでのデューティが扱えなかった。
【００１８】
そこで、この実施形態では、トランジスタの特定のバイアス状態として、ホットキャリアによりトランジスタに劣化が生じ、しきい値（ＶT ）の変動やコンダクタンスの劣化が生じ易くなるバイアス状態、例えばＶGS（ゲート・ソース間電圧）＞ＶT （しきい値）、かつＶDS（ドレイン・ソース間電圧）≧ＶGSとなるバイアス状態に設定し、前述した実施形態の解析システムを実行する。これにより、ホットキャリアの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００１９】
次に、この発明のさらに他の実施形態を説明する。
【００２０】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのＢＴ（Bias Temperature）ストレス解析に適用したことにある。図１に示す解析システムをこのストレス解析に適用するために、この実施形態では、トランジスタの特定のバイアス状態として、図２に示すように、ＦＥＴにＢＴストレスが生じるバイアス状態に設定する。すなわち、図２（ａ）に示すＰチャネルのＦＥＴの場合には、ゲート電位を−Ｖdd（Ｖdd＝電源電圧）、ソース電位、ドレイン電位ならびに基板電位をそれぞれ０Ｖに設定し、同図（ｂ）に示すＮチャネルＦＥＴの場合には、ゲート電位を＋Ｖdd、ソース電位、ドレイン電位ならびに基板電位をそれぞれ０Ｖに設定し、前述した実施形態の解析システムを実行する。これにより、ＢＴストレスの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００２１】
次に、この発明のさらに他の実施形態を説明する。
【００２２】
この実施形態の特徴とするところは、図１に示す解析システムをＦＥＴのＴＤＤＢ（Time Dependent Dielectric Breakdown ）解析に適用したことにある。ＦＥＴのＴＤＤＢ特性は、ゲート酸化膜の面積及びゲート端子への印加電圧の関数として求められる。したがって、図１に示す解析システムをこのストレス解析に適用するために、この実施形態では、トランジスタの特定のバイアス状態として、単位サイクルの間にゲート端子に電源電圧あるいは電源電圧以上のゲート電圧を印加されるように設定し、前述した実施形態の解析システムを実行する。トランジスタのレイアウトデータから得られたゲート酸化膜の面積ならびに解析システムの実行結果とから、ＴＤＤＢの信頼性解析に必要な実回路動作におけるトランジスタのデューティを、ＳＯＣレベルの大規模なシステムにおいて求めることが可能となる。
【００２３】
【発明の効果】
以上説明したように、この発明によれば、論理シミュレータにより求められた基本セルのデューティと、アナログ回路シミュレータにより求められた基本セルを構成するトランジスタのデューティとを合わせ、全体の回路レベルでのトランジスタのデューティを求めるようにしたので、大規模な論理回路におけるトランジスタのデューティを容易に求めることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路の解析システムの構成を示す図である。
【図２】ＢＴストレス解析におけるＦＥＴのバイアス条件を示す図である。
【符号の説明】
１ 論理回路シミュレータ
２ アナログ回路シミュレータ
３ 合成モジュール
Claims (4)
- 解析しようとする論理回路の論理回路レベルでのネットリストと、前記論理回路を論理解析する際の入力信号となる入力ベクトルを受けて、前記論理回路の論理シミュレーションを行い、シミュレーション結果として前記論理回路を構成する基本セルのデューティを得る論理回路シミュレータと、
前記基本セルのアナログ回路レベルでのネットリストと、前記基本セルをアナログ解析する際の入力信号となる入力ベクトルを受けて、前記基本セルのアナログ回路シミュレーションを行い、シミュレーション結果として前記基本セルを構成するトランジスタの基本セルレベルでのデューティを得るアナログ回路シミュレータと、
前記論理回路シミュレータで得られたシミュレーション結果と、前記アナログ回路シミュレータで得られたシミュレーション結果を受けて、両シミュレーション結果を合成し、前記論理回路レベルでのトランジスタのデューティを求める合成モジュールと
を有することを特徴とする半導体集積回路の解析システム。 - 前記トランジスタのデューティを求める際の、前記トランジスタの特定のバイアス状態は、前記トランジスタにおいてホットキャリアの注入が起こりやすいバイアス状態に設定されてなる
ことを特徴とする請求項１記載の半導体集積回路の解析システム。 - 前記トランジスタのデューティを求める際の、前記トランジスタの特定のバイアス状態は、ソース電位、ドレイン電位、基板電位が０Ｖにバイアスされ、ゲート電位が正又は負の電源電位にバイアスされてなる
ことを特徴とする請求項１記載の半導体集積回路の解析システム。 - 前記トランジスタのデューティを求める際の、前記トランジスタの特定のバイアス状態は、ゲート電位が電源電圧又は電源電圧以上にバイアスされてなる
ことを特徴とする請求項１記載の半導体集積回路の解析システム。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5623418A (en) * | 1990-04-06 | 1997-04-22 | Lsi Logic Corporation | System and method for creating and validating structural description of electronic system |
| US5598344A (en) * | 1990-04-06 | 1997-01-28 | Lsi Logic Corporation | Method and system for creating, validating, and scaling structural description of electronic device |
| US5446676A (en) * | 1993-03-29 | 1995-08-29 | Epic Design Technology Inc. | Transistor-level timing and power simulator and power analyzer |
| US5727187A (en) * | 1995-08-31 | 1998-03-10 | Unisys Corporation | Method of using logical names in post-synthesis electronic design automation systems |
| US5768145A (en) * | 1996-06-11 | 1998-06-16 | Lsi Logic Corporation | Parametrized waveform processor for gate-level power analysis tool |
| US6152612A (en) * | 1997-06-09 | 2000-11-28 | Synopsys, Inc. | System and method for system level and circuit level modeling and design simulation using C++ |
| US6577992B1 (en) * | 1999-05-07 | 2003-06-10 | Nassda Corporation | Transistor level circuit simulator using hierarchical data |
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