JP2003108623A - 半導体集積回路の解析システム - Google Patents
半導体集積回路の解析システムInfo
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Abstract
(57)【要約】
【課題】 この発明は、大規模な論理回路におけるトラ
ンジスタのデューティを容易に求めることを課題とす
る。 【解決手段】 この発明は、論理シミュレータにより求
められた基本セルのデューティと、アナログ回路シミュ
レータにより求められた基本セルを構成するトランジス
タのデューティとを合わせ、全体の回路レベルでのトラ
ンジスタのデューティを求めるように構成される。
ンジスタのデューティを容易に求めることを課題とす
る。 【解決手段】 この発明は、論理シミュレータにより求
められた基本セルのデューティと、アナログ回路シミュ
レータにより求められた基本セルを構成するトランジス
タのデューティとを合わせ、全体の回路レベルでのトラ
ンジスタのデューティを求めるように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ回路シ
ミュレータと論理回路シミュレータを用いて、大規模な
システムにおけるトランジスタのデューティ（Duty：素
子活性化率、バイアス遷移確率）を求める半導体集積回
路の解析システムに関する。
ミュレータと論理回路シミュレータを用いて、大規模な
システムにおけるトランジスタのデューティ（Duty：素
子活性化率、バイアス遷移確率）を求める半導体集積回
路の解析システムに関する。
【０００２】
【従来の技術】半導体集積回路の設計時には、トランジ
スタのデューティを必要とする場合が多々あり、主なも
のとしては、信頼性の問題を解決する際に必要とされ
る。ここで、トランジスタのデューティとは、トランジ
スタがある所定の時間内にある特定のバイアス状態にあ
る割合である。ある特定のバイアス状態は、解析しよう
とする内容に応じて任意に設定されるものである。
スタのデューティを必要とする場合が多々あり、主なも
のとしては、信頼性の問題を解決する際に必要とされ
る。ここで、トランジスタのデューティとは、トランジ
スタがある所定の時間内にある特定のバイアス状態にあ
る割合である。ある特定のバイアス状態は、解析しよう
とする内容に応じて任意に設定されるものである。
【０００３】そこで従来、トランジスタのデューティを
求めるには、HSPICE等に代表されるアナログ回路のシミ
ュレータを用いてシミュレーションを行い、回路をダイ
ナミックに解析してトランジスタのデューティを求める
方法があった。しかし、この方法は、トランジスタが４
万〜５万個程度の規模の回路では可能であるが、ＳＯＣ
（システム・オン・チップ）のような１０００万ゲート
／１チップの大規模なシステムに適用することは極めて
困難であった。
求めるには、HSPICE等に代表されるアナログ回路のシミ
ュレータを用いてシミュレーションを行い、回路をダイ
ナミックに解析してトランジスタのデューティを求める
方法があった。しかし、この方法は、トランジスタが４
万〜５万個程度の規模の回路では可能であるが、ＳＯＣ
（システム・オン・チップ）のような１０００万ゲート
／１チップの大規模なシステムに適用することは極めて
困難であった。
【０００４】一方従来、論理回路の解析には、Verilog-
XL等に代表される論理回路シミュレータが用いられてい
た。この論理回路シミュレータにおいては、大規模な回
路の論理動作の解析は可能であった。しかし、論理回路
シミュレータは、論理回路を構成する構成要素となる例
えばナンド（NAND）ゲートやオア（NOR ）ゲート等の各
々の基本セルのデューティを求めることは可能である
が、その基本ゲートを構成している例えばＦＥＴ（電界
効果トランジスタ）等のトランジスタのデューティを求
めることはできなかった。
XL等に代表される論理回路シミュレータが用いられてい
た。この論理回路シミュレータにおいては、大規模な回
路の論理動作の解析は可能であった。しかし、論理回路
シミュレータは、論理回路を構成する構成要素となる例
えばナンド（NAND）ゲートやオア（NOR ）ゲート等の各
々の基本セルのデューティを求めることは可能である
が、その基本ゲートを構成している例えばＦＥＴ（電界
効果トランジスタ）等のトランジスタのデューティを求
めることはできなかった。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来のアナログ回路シミュレータにおいては、大規模な
回路におけるトランジスタのデューティを求めることは
極めて困難であった。また従来の論理回路シミュレータ
においては、大規模な論理回路の解析は可能であるが、
トランジスタのデューティを求めることはできなかっ
た。したがって、アナログ回路シミュレータ又は論理回
路シミュレータのいずれのシミュレータにあっても、大
規模な論理回路におけるトランジスタのデューティを求
めることができないという不具合を招いていた。
従来のアナログ回路シミュレータにおいては、大規模な
回路におけるトランジスタのデューティを求めることは
極めて困難であった。また従来の論理回路シミュレータ
においては、大規模な論理回路の解析は可能であるが、
トランジスタのデューティを求めることはできなかっ
た。したがって、アナログ回路シミュレータ又は論理回
路シミュレータのいずれのシミュレータにあっても、大
規模な論理回路におけるトランジスタのデューティを求
めることができないという不具合を招いていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、大規模な論理
回路におけるトランジスタのデューティを容易に求める
ことができる半導体集積回路の解析システムを提供する
ことにある。
たものであり、その目的とするところは、大規模な論理
回路におけるトランジスタのデューティを容易に求める
ことができる半導体集積回路の解析システムを提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、解析しようとする論理回路
の論理回路レベルでのネットリストと、前記論理回路を
論理解析する際の入力信号となる入力ベクトルを受け
て、前記論理回路の論理シミュレーションを行い、シミ
ュレーション結果として前記論理回路を構成する基本セ
ルのデューティ（素子活性化率）を得る論理回路シミュ
レータと、前記基本セルのアナログ回路レベルでのネッ
トリストと、前記基本セルをアナログ解析する際の入力
信号となる入力ベクトルを受けて、前記基本セルのアナ
ログ回路シミュレーションを行い、シミュレーション結
果として前記基本セルを構成するトランジスタの基本セ
ルレベルでのデューティを得るアナログ回路シミュレー
タと、前記論理回路シミュレータで得られたシミュレー
ション結果と、前記アナログ回路シミュレータで得られ
たシミュレーション結果を受けて、両シミュレーション
結果を合成し、前記論理回路レベルでのトランジスタの
デューティを求める合成モジュールとを有することを特
徴とする。
に、課題を解決する手段は、解析しようとする論理回路
の論理回路レベルでのネットリストと、前記論理回路を
論理解析する際の入力信号となる入力ベクトルを受け
て、前記論理回路の論理シミュレーションを行い、シミ
ュレーション結果として前記論理回路を構成する基本セ
ルのデューティ（素子活性化率）を得る論理回路シミュ
レータと、前記基本セルのアナログ回路レベルでのネッ
トリストと、前記基本セルをアナログ解析する際の入力
信号となる入力ベクトルを受けて、前記基本セルのアナ
ログ回路シミュレーションを行い、シミュレーション結
果として前記基本セルを構成するトランジスタの基本セ
ルレベルでのデューティを得るアナログ回路シミュレー
タと、前記論理回路シミュレータで得られたシミュレー
ション結果と、前記アナログ回路シミュレータで得られ
たシミュレーション結果を受けて、両シミュレーション
結果を合成し、前記論理回路レベルでのトランジスタの
デューティを求める合成モジュールとを有することを特
徴とする。
【０００８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【０００９】図１はこの発明の一実施形態に係る半導体
集積回路の解析システムの構成を示す図である。図１に
おいて、この実施形態の解析システムは、論理回路シミ
ュレータ１、アナログ回路シミュレータ２、合成モジュ
ール３を備えて構成されている。論理回路シミュレータ
１は、解析対象となるＳＯＣレベルの大規模な論理回路
のネットリストと、解析時の入力となる論理回路入力ベ
クトルを入力し、これらの入力にしたがって論理回路の
論理シミュレーションを実施する。このシミュレーショ
ンの結果、論理回路のそれぞれの基本セルのデューティ
（素子活性化率）が求められる。すなわち、基本セルに
与えられた入力信号の状態が、単位サイクルの間にどの
程度の割合で基本セルに与えられていたかを求める。こ
こでいう単位サイクルとは、設計者が決定するデューテ
ィ解析に必要な（通常典型的な回路動作と思われる）入
力波形を必要時間だけ指定したものをいう。
集積回路の解析システムの構成を示す図である。図１に
おいて、この実施形態の解析システムは、論理回路シミ
ュレータ１、アナログ回路シミュレータ２、合成モジュ
ール３を備えて構成されている。論理回路シミュレータ
１は、解析対象となるＳＯＣレベルの大規模な論理回路
のネットリストと、解析時の入力となる論理回路入力ベ
クトルを入力し、これらの入力にしたがって論理回路の
論理シミュレーションを実施する。このシミュレーショ
ンの結果、論理回路のそれぞれの基本セルのデューティ
（素子活性化率）が求められる。すなわち、基本セルに
与えられた入力信号の状態が、単位サイクルの間にどの
程度の割合で基本セルに与えられていたかを求める。こ
こでいう単位サイクルとは、設計者が決定するデューテ
ィ解析に必要な（通常典型的な回路動作と思われる）入
力波形を必要時間だけ指定したものをいう。
【００１０】ＢＴ（Bias Temperature）ストレス解析や
ＴＤＤＢ（Time Dependent Dielectric Breakdown ）解
析においては、基本セルが例えば２入力のNANDゲートに
おいて、４通りの２入力（00、01、10、11）が与えられ
た場合には、単位サイクルの間にそれぞれの入力が印加
されていた期間の割合を基本セルのデューティとして求
める。だだし、ホットキャリア（ＨＣ）解析において
は、入力状態の遷移確率をデューティとする。ＢＴスト
レスやＴＤＤＢ解析は、どの状態にどれだけいたかでよ
いが、ホットキャリア解析は入力状態の遷移割合が重要
となる。例えば２入力のNANDゲートにおいて、４通りの
２入力（00、01、10、11）が、例えば（00→01）が１０
％、（00→10）が１５％、（00→11）が５％、（01→0
0）が１０％のようになる。このように、論理シミュレ
ーションによって求められたそれぞれの基本セルのデュ
ーティは、合成モジュール３に与えられる。
ＴＤＤＢ（Time Dependent Dielectric Breakdown ）解
析においては、基本セルが例えば２入力のNANDゲートに
おいて、４通りの２入力（00、01、10、11）が与えられ
た場合には、単位サイクルの間にそれぞれの入力が印加
されていた期間の割合を基本セルのデューティとして求
める。だだし、ホットキャリア（ＨＣ）解析において
は、入力状態の遷移確率をデューティとする。ＢＴスト
レスやＴＤＤＢ解析は、どの状態にどれだけいたかでよ
いが、ホットキャリア解析は入力状態の遷移割合が重要
となる。例えば２入力のNANDゲートにおいて、４通りの
２入力（00、01、10、11）が、例えば（00→01）が１０
％、（00→10）が１５％、（00→11）が５％、（01→0
0）が１０％のようになる。このように、論理シミュレ
ーションによって求められたそれぞれの基本セルのデュ
ーティは、合成モジュール３に与えられる。
【００１１】アナログ回路シミュレータ２は、解析対象
となる大規模な論理回路における基本セルの回路構成を
示すアナログ回路ネットリストと、基本セルを構成する
トランジスタにある特定のバイアス状態を実現し、解析
時の入力となるアナログ回路入力ベクトルを入力し、こ
れらの入力にしたがってアナログ回路のアナログシミュ
レーションを実施する。このようなシミュレーション
は、論理回路を構成する基本セルに対応して行われる。
このシミュレーションの結果、基本セルを構成するトラ
ンジスタのデューティが求められる。すなわち、単位サ
イクルの間にトランジスタがある特定のバイアス状態に
ある割合が求められる。このある特定のバイアス状態
は、後述するように解析の内容に応じて任意に設定され
るものである。このように、アナログシミュレーション
によって求められたトランジスタのデューティは、合成
モジュール３に与えられる。
となる大規模な論理回路における基本セルの回路構成を
示すアナログ回路ネットリストと、基本セルを構成する
トランジスタにある特定のバイアス状態を実現し、解析
時の入力となるアナログ回路入力ベクトルを入力し、こ
れらの入力にしたがってアナログ回路のアナログシミュ
レーションを実施する。このようなシミュレーション
は、論理回路を構成する基本セルに対応して行われる。
このシミュレーションの結果、基本セルを構成するトラ
ンジスタのデューティが求められる。すなわち、単位サ
イクルの間にトランジスタがある特定のバイアス状態に
ある割合が求められる。このある特定のバイアス状態
は、後述するように解析の内容に応じて任意に設定され
るものである。このように、アナログシミュレーション
によって求められたトランジスタのデューティは、合成
モジュール３に与えられる。
【００１２】合成モジュール３は、論理回路シミュレー
タ１から与えられた基本セルのデューティと、アナログ
回路シミュレータ２から与えられたトランジスタのデュ
ーティとを合わせて、大規模な全体の回路レベルとして
のトランジスタのデューティを求める。合成モジュール
３は、論理回路シミュレータ１で求められた全体の回路
のそれぞれの基本セルのデューティに、アナログ回路シ
ミュレータで求められた対応する基本セルのトランジス
タのデューティを対応させ、トランジスタに設定された
特定のバイアス状態にある時のデューティと、トランジ
スタが設定された特定のバイアス状態となるように入力
が与えられた時の基本セルのデューティとの積をとり、
この値を大規模な全体の回路レベルとしてのトランジス
タのデューティとして出力する。
タ１から与えられた基本セルのデューティと、アナログ
回路シミュレータ２から与えられたトランジスタのデュ
ーティとを合わせて、大規模な全体の回路レベルとして
のトランジスタのデューティを求める。合成モジュール
３は、論理回路シミュレータ１で求められた全体の回路
のそれぞれの基本セルのデューティに、アナログ回路シ
ミュレータで求められた対応する基本セルのトランジス
タのデューティを対応させ、トランジスタに設定された
特定のバイアス状態にある時のデューティと、トランジ
スタが設定された特定のバイアス状態となるように入力
が与えられた時の基本セルのデューティとの積をとり、
この値を大規模な全体の回路レベルとしてのトランジス
タのデューティとして出力する。
【００１３】例えば、基本セルＡのトランジスタＴ１
が、単位サイクルの間に設定された特定のバイアス状態
にある割合のデューティが例えばａであることがアナロ
グ回路シミュレータ２で求められ、トランジスタＴ１が
設定された特定のバイアス状態となるように入力が与え
られた時の基本セルＡのデューティが例えばｂであるこ
とが論理回路シミュレータ１で求められた場合には、そ
れぞれのデューティの積（ａ×ｂ）が合成モジュール３
で求められ、この積（ａ×ｂ）の値がトランジスタのデ
ューティとして与えられる。
が、単位サイクルの間に設定された特定のバイアス状態
にある割合のデューティが例えばａであることがアナロ
グ回路シミュレータ２で求められ、トランジスタＴ１が
設定された特定のバイアス状態となるように入力が与え
られた時の基本セルＡのデューティが例えばｂであるこ
とが論理回路シミュレータ１で求められた場合には、そ
れぞれのデューティの積（ａ×ｂ）が合成モジュール３
で求められ、この積（ａ×ｂ）の値がトランジスタのデ
ューティとして与えられる。
【００１４】このように、それぞれの基本セルのデュー
ティは論理回路シミュレータ１により求め、基本セルを
構成するトランジスタのデューティはアナログ回路シミ
ュレータ２により求め、それぞれ求められたデューティ
を合成して、トランジスタの最終的なデューティを求め
るようにしたので、ＳＯＣのような極めて大規模な回路
のトランジスタのデューティを全体の回路レベルで容易
に求めることが可能となる。回路には、クリティカルパ
スと呼ばれるタイミング的に厳しい回路パスが必ず存在
する。設計者は、どのパスまでケアするかを決定する。
これらの決定されたパスについてのみ本解析を行うこと
によって設計の効率よい検証が可能となる。これによ
り、大規模回路の回路設計におけるトランジスタの信頼
性を容易に解析することができるようになる。
ティは論理回路シミュレータ１により求め、基本セルを
構成するトランジスタのデューティはアナログ回路シミ
ュレータ２により求め、それぞれ求められたデューティ
を合成して、トランジスタの最終的なデューティを求め
るようにしたので、ＳＯＣのような極めて大規模な回路
のトランジスタのデューティを全体の回路レベルで容易
に求めることが可能となる。回路には、クリティカルパ
スと呼ばれるタイミング的に厳しい回路パスが必ず存在
する。設計者は、どのパスまでケアするかを決定する。
これらの決定されたパスについてのみ本解析を行うこと
によって設計の効率よい検証が可能となる。これによ
り、大規模回路の回路設計におけるトランジスタの信頼
性を容易に解析することができるようになる。
【００１５】次に、この発明の他の実施形態を説明す
る。
る。
【００１６】この実施形態の特徴とするところは、図１
に示す解析システムをＦＥＴのホットキャリアの解析に
適用したことにある。
に示す解析システムをＦＥＴのホットキャリアの解析に
適用したことにある。
【００１７】従来、ＦＥＴのホットキャリアの問題を取
り扱うツールにおいて、アナログ回路シミュレーション
を使用するものとしては例えばＢＥＲＴ（バート）と呼
ばれているツール名のものが知られ、論理回路シミュレ
ーションを利用するものとしては例えばＧＬＡＣＩＲＥ
（グレイシャー）と呼ばれているツール名のものが知ら
れていた。これらのツールにおいて、ＦＥＴのホットキ
ャリアの問題を正確に解析するには、実回路動作中にＦ
ＥＴがどの程度ホットキャリアの注入の起こり易いバイ
アス状態にあるかを正確に見積もる必要がある。しか
し、従来の技術の欄でも述べたように、アナログ回路シ
ミュレータでは、解析できる回路規模に限界があり、一
方論理回路シミュレータでは、トランジスタレベルでの
デューティが扱えなかった。
り扱うツールにおいて、アナログ回路シミュレーション
を使用するものとしては例えばＢＥＲＴ（バート）と呼
ばれているツール名のものが知られ、論理回路シミュレ
ーションを利用するものとしては例えばＧＬＡＣＩＲＥ
（グレイシャー）と呼ばれているツール名のものが知ら
れていた。これらのツールにおいて、ＦＥＴのホットキ
ャリアの問題を正確に解析するには、実回路動作中にＦ
ＥＴがどの程度ホットキャリアの注入の起こり易いバイ
アス状態にあるかを正確に見積もる必要がある。しか
し、従来の技術の欄でも述べたように、アナログ回路シ
ミュレータでは、解析できる回路規模に限界があり、一
方論理回路シミュレータでは、トランジスタレベルでの
デューティが扱えなかった。
【００１８】そこで、この実施形態では、トランジスタ
の特定のバイアス状態として、ホットキャリアによりト
ランジスタに劣化が生じ、しきい値（ＶT ）の変動やコ
ンダクタンスの劣化が生じ易くなるバイアス状態、例え
ばＶGS（ゲート・ソース間電圧）＞ＶT （しきい値）、
かつＶDS（ドレイン・ソース間電圧）≧ＶGSとなるバイ
アス状態に設定し、前述した実施形態の解析システムを
実行する。これにより、ホットキャリアの信頼性解析に
必要な実回路動作におけるトランジスタのデューティ
を、ＳＯＣレベルの大規模なシステムにおいて求めるこ
とが可能となる。
の特定のバイアス状態として、ホットキャリアによりト
ランジスタに劣化が生じ、しきい値（ＶT ）の変動やコ
ンダクタンスの劣化が生じ易くなるバイアス状態、例え
ばＶGS（ゲート・ソース間電圧）＞ＶT （しきい値）、
かつＶDS（ドレイン・ソース間電圧）≧ＶGSとなるバイ
アス状態に設定し、前述した実施形態の解析システムを
実行する。これにより、ホットキャリアの信頼性解析に
必要な実回路動作におけるトランジスタのデューティ
を、ＳＯＣレベルの大規模なシステムにおいて求めるこ
とが可能となる。
【００１９】次に、この発明のさらに他の実施形態を説
明する。
明する。
【００２０】この実施形態の特徴とするところは、図１
に示す解析システムをＦＥＴのＢＴ（Bias Temperatur
e）ストレス解析に適用したことにある。図１に示す解
析システムをこのストレス解析に適用するために、この
実施形態では、トランジスタの特定のバイアス状態とし
て、図２に示すように、ＦＥＴにＢＴストレスが生じる
バイアス状態に設定する。すなわち、図２（ａ）に示す
ＰチャネルのＦＥＴの場合には、ゲート電位を−Ｖdd
（Ｖdd＝電源電圧）、ソース電位、ドレイン電位ならび
に基板電位をそれぞれ０Ｖに設定し、同図（ｂ）に示す
ＮチャネルＦＥＴの場合には、ゲート電位を＋Ｖdd、ソ
ース電位、ドレイン電位ならびに基板電位をそれぞれ０
Ｖに設定し、前述した実施形態の解析システムを実行す
る。これにより、ＢＴストレスの信頼性解析に必要な実
回路動作におけるトランジスタのデューティを、ＳＯＣ
レベルの大規模なシステムにおいて求めることが可能と
なる。
に示す解析システムをＦＥＴのＢＴ（Bias Temperatur
e）ストレス解析に適用したことにある。図１に示す解
析システムをこのストレス解析に適用するために、この
実施形態では、トランジスタの特定のバイアス状態とし
て、図２に示すように、ＦＥＴにＢＴストレスが生じる
バイアス状態に設定する。すなわち、図２（ａ）に示す
ＰチャネルのＦＥＴの場合には、ゲート電位を−Ｖdd
（Ｖdd＝電源電圧）、ソース電位、ドレイン電位ならび
に基板電位をそれぞれ０Ｖに設定し、同図（ｂ）に示す
ＮチャネルＦＥＴの場合には、ゲート電位を＋Ｖdd、ソ
ース電位、ドレイン電位ならびに基板電位をそれぞれ０
Ｖに設定し、前述した実施形態の解析システムを実行す
る。これにより、ＢＴストレスの信頼性解析に必要な実
回路動作におけるトランジスタのデューティを、ＳＯＣ
レベルの大規模なシステムにおいて求めることが可能と
なる。
【００２１】次に、この発明のさらに他の実施形態を説
明する。
明する。
【００２２】この実施形態の特徴とするところは、図１
に示す解析システムをＦＥＴのＴＤＤＢ（Time Depende
nt Dielectric Breakdown ）解析に適用したことにあ
る。ＦＥＴのＴＤＤＢ特性は、ゲート酸化膜の面積及び
ゲート端子への印加電圧の関数として求められる。した
がって、図１に示す解析システムをこのストレス解析に
適用するために、この実施形態では、トランジスタの特
定のバイアス状態として、単位サイクルの間にゲート端
子に電源電圧あるいは電源電圧以上のゲート電圧を印加
されるように設定し、前述した実施形態の解析システム
を実行する。トランジスタのレイアウトデータから得ら
れたゲート酸化膜の面積ならびに解析システムの実行結
果とから、ＴＤＤＢの信頼性解析に必要な実回路動作に
おけるトランジスタのデューティを、ＳＯＣレベルの大
規模なシステムにおいて求めることが可能となる。
に示す解析システムをＦＥＴのＴＤＤＢ（Time Depende
nt Dielectric Breakdown ）解析に適用したことにあ
る。ＦＥＴのＴＤＤＢ特性は、ゲート酸化膜の面積及び
ゲート端子への印加電圧の関数として求められる。した
がって、図１に示す解析システムをこのストレス解析に
適用するために、この実施形態では、トランジスタの特
定のバイアス状態として、単位サイクルの間にゲート端
子に電源電圧あるいは電源電圧以上のゲート電圧を印加
されるように設定し、前述した実施形態の解析システム
を実行する。トランジスタのレイアウトデータから得ら
れたゲート酸化膜の面積ならびに解析システムの実行結
果とから、ＴＤＤＢの信頼性解析に必要な実回路動作に
おけるトランジスタのデューティを、ＳＯＣレベルの大
規模なシステムにおいて求めることが可能となる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、論理シミュレータにより求められた基本セルのデュ
ーティと、アナログ回路シミュレータにより求められた
基本セルを構成するトランジスタのデューティとを合わ
せ、全体の回路レベルでのトランジスタのデューティを
求めるようにしたので、大規模な論理回路におけるトラ
ンジスタのデューティを容易に求めることができる。
ば、論理シミュレータにより求められた基本セルのデュ
ーティと、アナログ回路シミュレータにより求められた
基本セルを構成するトランジスタのデューティとを合わ
せ、全体の回路レベルでのトランジスタのデューティを
求めるようにしたので、大規模な論理回路におけるトラ
ンジスタのデューティを容易に求めることができる。
【図１】この発明の一実施形態に係る半導体集積回路の
解析システムの構成を示す図である。
解析システムの構成を示す図である。
【図２】ＢＴストレス解析におけるＦＥＴのバイアス条
件を示す図である。
件を示す図である。
１ 論理回路シミュレータ
２ アナログ回路シミュレータ
３ 合成モジュール
Claims (4)
- 【請求項１】 解析しようとする論理回路の論理回路レ
ベルでのネットリストと、前記論理回路を論理解析する
際の入力信号となる入力ベクトルを受けて、前記論理回
路の論理シミュレーションを行い、シミュレーション結
果として前記論理回路を構成する基本セルのデューティ
を得る論理回路シミュレータと、 前記基本セルのアナログ回路レベルでのネットリスト
と、前記基本セルをアナログ解析する際の入力信号とな
る入力ベクトルを受けて、前記基本セルのアナログ回路
シミュレーションを行い、シミュレーション結果として
前記基本セルを構成するトランジスタの基本セルレベル
でのデューティを得るアナログ回路シミュレータと、 前記論理回路シミュレータで得られたシミュレーション
結果と、前記アナログ回路シミュレータで得られたシミ
ュレーション結果を受けて、両シミュレーション結果を
合成し、前記論理回路レベルでのトランジスタのデュー
ティを求める合成モジュールとを有することを特徴とす
る半導体集積回路の解析システム。 - 【請求項２】 前記トランジスタのデューティを求める
際の、前記トランジスタの特定のバイアス状態は、前記
トランジスタにおいてホットキャリアの注入が起こりや
すいバイアス状態に設定されてなることを特徴とする請
求項１記載の半導体集積回路の解析システム。 - 【請求項３】 前記トランジスタのデューティを求める
際の、前記トランジスタの特定のバイアス状態は、ソー
ス電位、ドレイン電位、基板電位が０Ｖにバイアスさ
れ、ゲート電位が正又は負の電源電位にバイアスされて
なることを特徴とする請求項１記載の半導体集積回路の
解析システム。 - 【請求項４】 前記トランジスタのデューティを求める
際の、前記トランジスタの特定のバイアス状態は、ゲー
ト電位が電源電圧又は電源電圧以上にバイアスされてな
ることを特徴とする請求項１記載の半導体集積回路の解
析システム。
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2002
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