JP4644205B2

JP4644205B2 - 試験装置、試験方法、および電子デバイス

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Publication number: JP4644205B2
Application number: JP2006540934A
Authority: JP
Inventors: 靖夫古川
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-10-12
Filing date: 2005-10-11
Publication date: 2011-03-02
Anticipated expiration: 2025-10-11
Also published as: JPWO2006041059A1; DE112005002538T5; US20060114015A1; WO2006041059A1; US20060076973A1; US7023233B1; US7298162B2

Description

本発明は、試験装置、試験方法、および電子デバイスに関する。特に本発明は、回路の遅延故障を検出するための試験装置、試験方法、および電子デバイスに関する。また、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００４−２９８２５９出願日２００４年１０月１２日

近年ＬＳＩの微細化に伴い、ＬＳＩ内の論理素子の小型化が進んでいる。これに伴い論理素子の駆動能力が減少する結果、論理素子の遅延故障が大きな故障要因となってきている。
非特許文献１から４は、このような遅延故障の有無をスキャン試験により試験するために、あるサイクルと次のサイクルのテストパターンを高速に切り替えるスキャン方式を開示する。非特許文献１から４によれば、隣接するクロック（ダブルクロック）のクロック間隔を制御して正しく回路が動作するか否かを試験することにより、回路が規定の遅延時間内で動作するか否かを検出することができる。
J.P.Hurst, N.Kanopoulos、"Flip-Flop Sharing in Standard Scan Path to Enhance Delay Fault Testing of Sequential Circuits"、Asian Test Symposium 1995、IEEE、１９９５年１１月２３日、p.346-352 K.Hatayama,M.Ikeda,M.Takakura,S.Uchiyama,Y.Sakamoto、"Application of a Design for Delay Testability Approach to High Speed Logic LSIs"、Asian Test Symposium 1997、IEEE、１９９７年１１月１７日、p.112-115 N.A.Touba,E.J.McCluskey、"Applying Two-Pattern Tests Using Scan-Mapping"、IEEE VLSI Test Symposium 1996、IEEE、１９９６年４月２８日、p.393-397 Eric MacDonald, N.A. Touba、"Delay Testing of SOI Circuits: Challenges with the History Effect"、International Test Conference 1999、IEEE、１９９９年９月２７日、p.269-275 水野弘之、「ＣＭＯＳＬＳＩの低電圧・高速化に伴うリーク電流増加とその削減技術」、電子情報通信学会論文誌、電子情報通信学会、２０００年１０月、Ｖｏｌ．Ｊ８３−Ｃ、Ｎｏ．１０、ｐｐ．９２６−９３５

上記のダブルクロックを用いた試験においては、回路の遅延時間の絶対値を測定し、この絶対値に基づいてＬＳＩの良否を判定する。したがって、測定した遅延の要因が、プロセスのばらつき又は論理素子自体の遅延故障のいずれかを判断することができない。

そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験装置であって、前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定部と、前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出部とを備える試験装置を提供する。

前記しきい値電圧設定部は、前記サブストレート電圧を第１のサブストレート電圧に設定することにより、前記後段のＦＥＴに第１の前記しきい値電圧を設定する第１サブストレート電圧設定部と、前記サブストレート電圧を第２のサブストレート電圧に設定することにより、前記後段のＦＥＴに第２の前記しきい値電圧に設定する第２サブストレート電圧設定部とを有し、前記遅延時間測定部は、前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記回路の第１の遅延時間を測定する第１遅延時間測定部と、前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記回路の第２の遅延時間を測定する第２遅延時間測定部とを有し、前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が予め定められた基準値より大きい場合に、前記回路のスイッチング速度の不良を検出してもよい。

前記第１サブストレート電圧設定部は、前記サブストレート電圧を、前記回路の通常動作時に用いる前記第１のサブストレート電圧に設定してもよい。

前記前段の論理素子は、ソースが前記出力信号に対して電圧源側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＰチャネル型ＦＥＴと、ソースが前記出力信号に対してグランド側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＮチャネル型ＦＥＴとを有するものであり、前記後段の論理素子は、ソースが前記後段の論理素子の出力に対して電圧源側に接続され、ドレインがソースに対して前記出力側に接続された後段のＰチャネル型ＦＥＴと、ソースが前記出力に対してグランド側に接続され、ドレインがソースに対して前記出力側に接続された後段のＮチャネル型ＦＥＴとを有するものであり、前記第１サブストレート電圧設定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧を前記第１のサブストレート電圧に設定し、前記第１遅延時間測定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記第１の遅延時間を測定し、前記第２サブストレート電圧設定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧を前記第２のサブストレート電圧に設定し、前記第２遅延時間測定部は、前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記第２の遅延時間を測定し、前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が前記基準値より大きい場合に、前記前段のＰチャネル型ＦＥＴの不良を検出してもよい。

前記前段の論理素子は、ソースが前記出力信号に対して電圧源側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＰチャネル型ＦＥＴと、ソースが前記出力信号に対してグランド側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＮチャネル型ＦＥＴとを有するものであり、前記後段の論理素子は、ソースが前記後段の論理素子の出力に対して電圧源側に接続され、ドレインがソースに対して前記出力側に接続された後段のＰチャネル型ＦＥＴと、ソースが前記出力に対してグランド側に接続され、ドレインがソースに対して前記出力側に接続された後段のＮチャネル型ＦＥＴとを有するものであり、前記第１サブストレート電圧設定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧を第１のサブストレート電圧に設定し、前記第１遅延時間測定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記第１の遅延時間を測定し、前記第２サブストレート電圧設定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧を第２のサブストレート電圧に設定し、前記第２遅延時間測定部は、前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記第２の遅延時間を測定し、前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が前記基準値より大きい場合に、前記前段のＮチャネル型ＦＥＴの不良を検出してもよい。

本発明の第２の形態によれば、第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含み、第１のＦＦ（フリップフロップ）から入力された信号に基づくレベル電圧を第２のＦＦに入力する組み合わせ回路のスイッチング速度を試験する試験装置であって、前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、前記第１のＦＦにクロック信号を供給してから前記第２のＦＦにクロック信号を供給するまでのクロック間隔を設定するクロック設定部と、前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、前記クロック間隔を第１の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定部により変化させ、前記回路が正常動作する前記サブストレート電圧の第１境界値を測定する第１境界値測定部と、前記第１境界値に基づいて、前記回路のスイッチング速度の不良を検出する不良検出部とを備える試験装置を提供する。

前記クロック間隔を第２の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定部により変化させ、前記回路が正常動作する前記サブストレート電圧の第２境界値を測定する第２境界値測定部を更に備え、前記不良検出部は、前記第１境界値及び前記第２境界値に基づいて、前記回路のスイッチング速度の不良を検出してもよい。

本発明の第３の形態によれば、第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験方法であって、前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定段階と、前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定段階と、前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出段階とを備える試験方法を提供する。

本発明の第４の形態によれば、第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含み、第１のＦＦ（フリップフロップ）から入力された信号に基づくレベル電圧を第２のＦＦに入力する組み合わせ回路のスイッチング速度を試験する試験方法であって、前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、前記第１のＦＦにクロック信号を供給してから前記第２のＦＦにクロック信号を供給するまでのクロック間隔を設定するクロック設定段階と、前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定段階と、前記クロック間隔を第１の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定段階により変化させ、前記回路が正常動作する前記サブストレート電圧の第１境界値を測定する第１境界値測定段階と、前記第１境界値に基づいて、前記回路のスイッチング速度の不良を検出する不良検出段階とを備える試験方法を提供する。

本発明の第５の形態によれば、第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と前段の論理素子の出力信号を入力する後段の論理素子とを含む回路と、前記回路のスイッチング速度を試験する試験部とを備え、前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、前記試験部は、前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定部と、前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出部とを有する電子デバイスを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、回路のスイッチング速度の不良を適切に検出することができる。

本発明の実施形態に係る試験装置１０の構成を示す。本発明の実施形態に係るＤＵＴ１００の構成の一例を示す。本発明の実施形態に係るＤＵＴ１００の正常時における動作を示す。本発明の実施形態に係るＤＵＴ１００の異常時における動作を示す。本発明の実施形態に係るＤＵＴ１００の動作フローを示す。本発明の実施形態の変形例に係る試験装置１０の構成を示す。本発明の実施形態の変形例に係るＤＵＴ１００の動作フローを示す。本発明の実施形態に係るＤＵＴ１００の構成の他の一例を示す。

符号の説明

１０試験装置
１００ＤＵＴ
１１０クロック設定部
１２０しきい値電圧設定部
１２２ａ〜ｂサブストレート電圧設定部
１３０設定ベクトル発生部
１４０スキャンパターン発生部
１５０遅延時間測定部
１５２ａ〜ｂ遅延時間測定部
１６０不良検出部
２００ＦＦ
２１０ＦＦ
２２０回路
２３０前段論理素子
２４０後段論理素子
２５０前段Ｐチャネル型ＦＥＴ
２６０前段Ｎチャネル型ＦＥＴ
２７０後段Ｐチャネル型ＦＥＴ
２８０後段Ｎチャネル型ＦＥＴ
６５０遅延時間測定部
６５２ａ〜ｂ境界値測定部
８００論理素子
８１０接続切替部
８１２ａ〜ｂ切替部
８２０ループカウント部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成をＤＵＴ１００と共に示す。試験装置１０は、ＤＵＴ１００内の回路のスイッチング速度を試験して不良を検出する。試験装置１０は、クロック設定部１１０と、しきい値電圧設定部１２０と、設定ベクトル発生部１３０と、スキャンパターン発生部１４０と、遅延時間測定部１５０と、不良検出部１６０とを備える。

クロック設定部１１０は、ＤＵＴ１００内の回路に供給するクロックの間隔を設定する。しきい値電圧設定部１２０は、ＤＵＴ１００内の論理素子内に設けられたＦＥＴ（電界効果トランジスタ）の基板電圧、すなわちサブストレート電圧を設定することにより、ＦＥＴのしきい値電圧を設定する。しきい値電圧設定部１２０は、ＤＵＴ１００内のＦＥＴのサブストレート電圧を第１のサブストレート電圧に設定することにより、ＦＥＴに第１のしきい値電圧を設定する第１サブストレート電圧設定部１２２ａと、サブストレート電圧を第２のサブストレート電圧に設定することにより、ＦＥＴに第２のしきい値電圧を設定する第２サブストレート電圧設定部１２２ｂとを有する。本実施形態に係る第１サブストレート電圧設定部１２２ａは、ＦＥＴのサブストレート電圧を、回路の通常動作時に用いる第１のサブストレート電圧に設定する。一方、第２サブストレート電圧設定部１２２ｂは、ＦＥＴのサブストレート電圧を、回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、ＦＥＴに通常動作時と異なるしきい値電圧を設定する。以上に代えて、第１のサブストレート電圧及び第２のサブストレート電圧は、回路の通常動作時に用いる電圧と異なっていてもよい。

設定ベクトル発生部１３０は、ＤＵＴ１００内の各パスのうち試験対象となる被試験パスを試験するための試験パターンである設定ベクトルを発生し、ＤＵＴ１００の信号端子に供給する。これにより設定ベクトル発生部１３０は、当該被試験パスの試験が可能な状態にＤＵＴ１００を設定する。スキャンパターン発生部１４０は、遅延故障の試験に用いるスキャンパターンを発生し、ＤＵＴ１００のスキャン端子に供給する。

遅延時間測定部１５０は、第１のサブストレート電圧が供給された場合におけるＤＵＴ１００内の回路の遅延時間と、第２のサブストレート電圧が供給された場合におけるＤＵＴ１００内の回路の遅延時間とを測定する。遅延時間測定部１５０は、サブストレート電圧が第１のサブストレート電圧に設定された状態において回路の遅延時間（第１遅延時間）を測定する第１遅延時間測定部１５２ａと、サブストレート電圧が第２のサブストレート電圧に設定された状態において回路の遅延時間（第２遅延時間）を測定する第２遅延時間測定部１５２ｂとを有する。本実施形態に係る第１遅延時間測定部１５２ａは、ＦＥＴに第１のサブストレート電圧が供給されている状態において、通常動作時と実質的に同一の第１のしきい値電圧が設定された当該回路の遅延時間を測定する。一方、第２遅延時間測定部１５２ｂは、通常動作時と異なるしきい値電圧が設定された当該回路の遅延時間を測定する。

不良検出部１６０は、遅延時間測定部１５０により測定された遅延時間に基づいて、ＤＵＴ１００内の回路のスイッチング速度の不良を検出する。本実施形態に係る不良検出部１６０は、第１の遅延時間及び第２の遅延時間の差分が予め定められた基準値より大きい場合に、回路のスイッチング速度の不良を検出する。

図２は、本実施形態に係るＤＵＴ１００の構成の一例を示す。ＤＵＴ１００は、複数のフリップフロップ（ＦＦ２００、ＦＦ２１０等）と、前段のＦＦと後段のＦＦとの間に設けられた複数の組み合わせ回路とを有する。本実施形態においては、ＤＵＴ１００内の複数の論理パスを代表して、ＦＦ２００と、ＦＦ２１０と、ＦＦ２００及びＦＦ２１０の間に設けられた回路２２０とを有する論理パスの試験について説明する。

ＦＦ２００は、本発明に係る第１のＦＦの一例であり、入力Ｄｉのレベル電圧をクロック信号ＣＬＫ１の立ち上がりタイミングで取り込み、出力Ｄｏとして出力する。ＦＦ２１０は、本発明に係る第２のＦＦの一例であり、入力Ｄｉのレベル電圧をクロック信号ＣＬＫ１の立ち上がりタイミングで取り込み、出力Ｄｏとして出力する。

回路２２０は、ＦＦ２００から入力された信号Ｄｏに基づくレベル電圧をＦＦ２１０の端子Ｄｉに入力する組み合わせ回路である。より具体的には、ＦＦ２００から入力された信号に基づいて、所望の論理演算等を行い、論理演算等の結果の論理値を示すレベル電圧をＦＦ２１０に入力する。

回路２２０は、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯＲ、及びＮＯＴ等の論理素子が縦続接続された構造をとる。本図の例においては、回路２２０は、ＦＦ２００からＦＦ２１０に至る論理パス上に、第１のレベル電圧（例えば論理値Ｈを示す電圧）又は第２のレベル電圧（例えば論理値Ｌを示す電圧）を出力する前段論理素子２３０と、前段論理素子２３０の後段に接続され、前段論理素子２３０の出力信号を入力する後段論理素子２４０とを含む。

前段論理素子２３０は、前段Ｐチャネル型ＦＥＴ２５０と、前段Ｎチャネル型ＦＥＴ２６０とを含む。前段Ｐチャネル型ＦＥＴ２５０は、ソースが出力信号に対して電圧源側に接続され、ドレインがソースに対して出力信号側に接続されるＭＯＳ型ＦＥＴである。前段Ｎチャネル型ＦＥＴ２６０は、ソースが出力信号に対してグランド側に接続され、ドレインがソースに対して出力信号側に接続されるＭＯＳ型ＦＥＴである。本実施形態に係る前段論理素子２３０は、インバータとして機能する。なお、前段論理素子２３０は、前段Ｐチャネル型ＦＥＴ２５０と電圧源との間又は前段Ｐチャネル型ＦＥＴ２５０と出力信号との間に直列に接続された１又は複数のＰチャネル型ＦＥＴを更に含んでもよく、前段Ｎチャネル型ＦＥＴ２６０とグランドとの間又は前段Ｎチャネル型ＦＥＴ２６０と出力信号との間に直列に接続された１又は複数のＮチャネル型ＦＥＴを更に含んでもよい。この場合、前段論理素子２３０は、例えばＡＮＤ、ＮＡＮＤ、ＮＯＲ、ＯＲ、又はＥＸＯＲ等の論理素子として機能する。

後段論理素子２４０は、前段論理素子２３０の出力信号をゲート端子に入力し、出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段Ｐチャネル型ＦＥＴ２７０及び後段Ｎチャネル型ＦＥＴ２８０を有する。後段論理素子２４０は、前段論理素子２３０と同様の構成を有し、前段Ｐチャネル型ＦＥＴ２５０は後段Ｐチャネル型ＦＥＴ２７０に、前段Ｎチャネル型ＦＥＴ２６０は後段Ｎチャネル型ＦＥＴ２８０にそれぞれ対応するため、以下相違点を除き説明を省略する。

図３は、本実施形態に係るＤＵＴ１００の正常時における動作を示す。前段論理素子２３０に入力される電圧ＶａがＬレベルを示す電圧ＶＬの場合、前段Ｐチャネル型ＦＥＴ２５０はＯＮ、前段Ｎチャネル型ＦＥＴ２６０はＯＦＦとなる。したがって、前段論理素子２３０の出力信号の電圧ＶｂはＨレベルを示す電圧ＶＨとなる。また、後段Ｐチャネル型ＦＥＴ２７０はＯＦＦ、後段Ｎチャネル型ＦＥＴ２８０はＯＮとなり、後段論理素子２４０が出力する電圧Ｖｃは電圧ＶＬとなる。

次に、電圧ＶａがＶＬからＶＨへ変化した場合に、電圧Ｖａが前段Ｎチャネル型ＦＥＴ２６０のしきい値電圧Ｖｔｈ（Ｌ）より大きくなると、前段Ｎチャネル型ＦＥＴ２６０はＯＦＦからＯＮに切り替わる（時刻ｔ１）。この結果、前段論理素子２３０の出力信号の電圧ＶｂはＶＨからＶＬへ変化し始める。そして、電圧Ｖａが前段Ｐチャネル型ＦＥＴ２５０のしきい値電圧Ｖｔｈ（Ｈ）より大きくなると、前段Ｐチャネル型ＦＥＴ２５０はＯＮからＯＦＦに切り替わり、出力信号の電圧ＶｂはＶＬとなる。

次に、電圧Ｖｂが後段Ｐチャネル型ＦＥＴ２７０のしきい値電圧Ｖｔｈ（Ｈ）より小さくなると、後段Ｐチャネル型ＦＥＴ２７０はＯＦＦからＯＮに切り替わる（時刻ｔ２）。この結果、後段論理素子２４０の出力の電圧ＶｃはＶＬからＶＨへ変化し始める。そして、電圧Ｖｂが後段Ｎチャネル型ＦＥＴ２８０のしきい値電圧Ｖｔｈ（Ｌ）より小さくなると、後段Ｎチャネル型ＦＥＴ２８０はＯＮからＯＦＦに切り替わり、電圧ＶｃはＶＨとなる。

以上の動作により、電圧Ｖａが電圧ＶＨとなった場合、前段Ｐチャネル型ＦＥＴ２５０はＯＦＦ、前段Ｎチャネル型ＦＥＴ２６０はＯＮ、後段Ｐチャネル型ＦＥＴ２７０はＯＮ、後段Ｎチャネル型ＦＥＴ２８０はＯＦＦとなる。

一方、電圧ＶａがＶＨからＶＬへ変化した場合に、電圧Ｖａが前段Ｐチャネル型ＦＥＴ２５０のしきい値電圧Ｖｔｈ（Ｈ）より小さくなると、前段Ｐチャネル型ＦＥＴ２５０はＯＦＦからＯＮに切り替わる（時刻ｔ３）。この結果、前段論理素子２３０の出力信号の電圧ＶｂはＶＬからＶＨへ変化し始める。そして、電圧Ｖａが前段Ｎチャネル型ＦＥＴ２６０のしきい値電圧Ｖｔｈ（Ｌ）より小さくなると、前段Ｎチャネル型ＦＥＴ２６０はＯＮからＯＦＦに切り替わり、出力信号の電圧ＶｂはＶＨとなる。

次に、電圧Ｖｂが後段Ｎチャネル型ＦＥＴ２８０のしきい値電圧Ｖｔｈ（Ｌ）より大きくなると、後段Ｎチャネル型ＦＥＴ２８０はＯＦＦからＯＮに切り替わる（時刻ｔ４）。この結果、後段論理素子２４０の出力の電圧ＶｃはＶＨからＶＬへ変化し始める。そして、電圧Ｖｂが後段Ｐチャネル型ＦＥＴ２７０のしきい値電圧Ｖｔｈ（Ｈ）より大きくなると、後段Ｐチャネル型ＦＥＴ２７０はＯＮからＯＦＦに切り替わり、電圧ＶｃはＶＬとなる。

図４は、本実施形態に係るＤＵＴ１００の異常時における動作を示す。前段論理素子２３０内の前段Ｎチャネル型ＦＥＴ２６０に遅延故障がある場合、時刻ｔ１において前段Ｎチャネル型ＦＥＴ２６０がＯＮに切り替わっても、電圧Ｖｂの低下が緩やかとなる。この結果、時刻ｔ１から電圧Ｖｂが後段Ｐチャネル型ＦＥＴ２７０のしきい値電圧Ｖｔｈ（Ｈ）より小さくなる時刻ｔ２までの時間が正常時と比較し長くなる。電圧Ｖｃは、時刻ｔ２においてＶＬからＶＨへ変化し始めるため、遅延故障により時間（ｔ２−ｔ１）が大きくなる結果、回路２２０の遅延時間が長くなる。

前段論理素子２３０内の前段Ｐチャネル型ＦＥＴ２５０に遅延故障がある場合、時刻ｔ３において前段Ｐチャネル型ＦＥＴ２５０がＯＮに切り替わっても、電圧Ｖｂの上昇が緩やかとなる。この結果、時刻ｔ３から電圧Ｖｂが後段Ｎチャネル型ＦＥＴ２８０のしきい値電圧Ｖｔｈ（Ｌ）より大きくなる時刻ｔ４までの時間が正常時と比較し長くなる。電圧Ｖｃは、時刻ｔ４においてＶＨからＶＬへ変化し始めるため、遅延故障により時間（ｔ４−ｔ３）が大きくなる結果、回路２２０の遅延時間が長くなる。

図５は、本実施形態に係るＤＵＴ１００の動作フローを示す。
前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合、まず第１サブストレート電圧設定部１２２ａは、ＤＵＴ１００に供給するＰチャネル側のサブストレート電圧ＶＢＢｐを、第１のＰチャネル側のサブストレート電圧ＶＢＢｐ１に設定する（Ｓ５００）。これにより、前段Ｐチャネル型ＦＥＴ２５０及び後段Ｐチャネル型ＦＥＴ２７０のしきい値電圧は電圧Ｖｔｈ１（Ｈ）に設定される。

次に、第１遅延時間測定部１５２ａは、後段Ｐチャネル型ＦＥＴ２７０のサブストレート電圧が第１のサブストレート電圧ＶＢＢｐ１に設定された状態において第１のＰチャネル側の遅延時間Ｔｐ１を測定する（Ｓ５１０）。遅延時間Ｔｐ１の測定方法は、例えば次の通りである。まず、クロック設定部１１０は、第１遅延時間測定部１５２ａの指示に基づいて、ＦＦ２００にクロック信号を供給してからＦＦ２１０にクロック信号を供給するまでのクロック間隔を設定する。次に、設定ベクトル発生部１３０は、ＦＦ２００、回路２２０、及びＦＦ２１０を含む論理パスを試験するための設定ベクトルを発生し、ＤＵＴ１００の信号端子に供給する。次に、スキャンパターン発生部１４０は、当該論理パスの遅延故障の試験に用いるスキャンパターンを発生してＤＵＴ１００のスキャン端子に供給し、ＤＵＴ１００を動作させる。次に、第１遅延時間測定部１５２ａは、ＤＵＴ１００の動作結果をＤＵＴ１００から取得し、スキャンパターン発生部１４０が生成した期待値と比較する。そして、ＤＵＴ１００の動作結果が期待値と一致する場合に、クロック間隔を短縮して上記の動作を繰り返す。この処理により、試験装置１０は、ＤＵＴ１００内の当該論理パスが正常に動作する最小のクロック間隔を求め、遅延時間Ｔｐ１として用いることができる。

次に、第２サブストレート電圧設定部１２２ｂは、ＤＵＴ１００に供給するＰチャネル側のサブストレート電圧ＶＢＢｐを、第２のＰチャネル側のサブストレート電圧ＶＢＢｐ２に設定する（Ｓ５２０）。これにより、前段Ｐチャネル型ＦＥＴ２５０及び後段Ｐチャネル型ＦＥＴ２７０のしきい値電圧は、電圧Ｖｔｈ２（Ｈ）に設定される。ここで、非特許文献５に開示されているように、しきい値電圧はサブストレート電圧に依存する。このため、試験装置１０は、第１のサブストレート電圧ＶＢＢｐ１と異なる第２のサブストレート電圧ＶＢＢｐ２を設定することにより、第１のしきい値電圧Ｖｔｈ１（Ｈ）と異なる第２のしきい値電圧Ｖｔｈ２（Ｈ）を後段Ｐチャネル型ＦＥＴ２７０に設定することができる。

次に、第２遅延時間測定部１５２ｂは、Ｓ５１０と同様にして、後段Ｐチャネル型ＦＥＴ２７０のサブストレート電圧が第２のサブストレート電圧ＶＢＢｐ２に設定された状態において第２のＰチャネル側の遅延時間Ｔｐ２を測定する（Ｓ５３０）。

そして、不良検出部１６０は、第１の遅延時間Ｔｐ１及び第２の遅延時間Ｔｐ２に基づいて、前段Ｎチャネル型ＦＥＴ２６０の不良に起因する回路２２０のスイッチング速度の不良を検出する（Ｓ５４０）。より具体的には、サブストレート電圧ＶＢＢｐ１及びＶＢＢｐ２の差分の絶対値をΔＶＢＢ、遅延時間Ｔｐ１及びＴｐ２の差分の絶対値をΔＴｄとし、ａ＝ΔＴｄ／ΔＶＢＢとすれば、この指標ａは、サブストレート電圧の変化量に対する遅延時間の変化量を示すものとなる。そして、この指標ａは、当該論理パス上の１又は複数のＮチャネル側ＦＥＴに遅延故障がある場合に、正常時と比較しより大きな値となる。

ここで、ΔＶＢＢを一定としてＤＵＴ１００を試験する場合においては、不良検出部１６０は、第１の遅延時間Ｔｐ１及び第２の遅延時間Ｔｐ２の差分ΔＴｄが予め設定した基準値より大きい場合に、前段Ｎチャネル型ＦＥＴ２６０の不良を検出することができる。すなわち、試験装置１０は、以上の処理により前段論理素子２３０の遅延故障による遅延時間の増分をΔＴｄとして求めることができ、ΔＴｄに基づいてＮチャネル型ＦＥＴによるスイッチングの遅延故障を発見することができる。なお、プロセスばらつきと遅延故障とを区別して検出するためには、この基準値は、プロセスばらつきによるΔＴｄの変化幅より大きい値に設定されることが望ましい。

一方、前段Ｐチャネル型ＦＥＴ２５０の遅延不良を検出する場合、まず第１サブストレート電圧設定部１２２ａは、ＤＵＴ１００に供給するＮチャネル側のサブストレート電圧ＶＢＢｎを、第１のＮチャネル側のサブストレート電圧ＶＢＢｎ１に設定する（Ｓ５００）。これにより、前段Ｎチャネル型ＦＥＴ２６０及び後段Ｎチャネル型ＦＥＴ２８０のしきい値電圧は電圧Ｖｔｈ１（Ｌ）に設定される。

次に、第１遅延時間測定部１５２ａは、前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合と同様にして、後段Ｎチャネル型ＦＥＴ２８０のサブストレート電圧が第１のサブストレート電圧ＶＢＢｎ１に設定された状態において第１のＮチャネル側の遅延時間Ｔｎ１を測定する（Ｓ５１０）。

次に、第２サブストレート電圧設定部１２２ｂは、後段Ｎチャネル型ＦＥＴ２８０のサブストレート電圧を第２のサブストレート電圧ＶＢＢｎ２に設定する（Ｓ５２０）。

次に、第２遅延時間測定部１５２ｂは、Ｓ５１０と同様にして、後段Ｎチャネル型ＦＥＴ２８０のサブストレート電圧が第２のサブストレート電圧ＶＢＢｎ２に設定された状態において第２の遅延時間Ｔｎ２を測定する（Ｓ５３０）。

そして、不良検出部１６０は、前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合と同様にして、第１の遅延時間Ｔｎ１及び第２の遅延時間Ｔｎ２に基づいて、前段Ｐチャネル型ＦＥＴ２５０の不良に起因する回路２２０のスイッチング速度の不良を検出する（Ｓ５４０）。

以上に示したように、試験装置１０によれば、ＤＵＴ１００内のＰチャネル型ＦＥＴに供給するサブストレート電圧を変化させた場合の遅延時間の増加量に基づいて、ＤＵＴ１００内のＮチャネル型ＦＥＴの遅延故障を検出し、ＤＵＴ１００内のＮチャネル型ＦＥＴに供給するサブストレート電圧を変化させた場合の遅延時間の増加量に基づいて、ＤＵＴ１００内のＰチャネル型ＦＥＴの遅延故障を検出することができる。これにより、試験装置１０は、回路２２０のスイッチング速度の不良を適切に検出することができる。

なお、サブストレート電圧設定部１２２ａ及びサブストレート電圧設定部１２２ｂは、Ｐチャネル側のサブストレート電圧ＶＢＢｐ１及びＮチャネル側のサブストレート電圧ＶＢＢｎ１を同時に設定し、Ｐチャネル側のサブストレート電圧ＶＢＢｐ２及びＮチャネル側のサブストレート電圧ＶＢＢｎ２を同時に設定することにより、前段Ｐチャネル型ＦＥＴ２５０及び前段Ｎチャネル型ＦＥＴ２６０の不良を同一の試験において検出してもよい。

図６は、本実施形態の変形例に係る試験装置１０の構成を示す。本実施形態に係る試験装置１０は、ＦＦ２００にクロック信号を供給してからＦＦ２１０にクロック信号を供給するまでのクロック間隔を所定のクロック間隔とした場合のサブストレート電圧の境界値を求め、この境界値に基づきＤＵＴ１００のスイッチング速度の不良を検出する。本図において図１と同一の符号を付した部材は、図１と同一又は同様の機能及び構成を有するため、以下相違点を除き説明を省略する。

遅延時間測定部６５０は、第１境界値測定部６５２ａ及び第２境界値測定部６５２ｂを有する。第１境界値測定部６５２ａは、クロック設定部１１０を用いてクロック間隔Ｔｐ１をＤＵＴ１００に設定する。そして、第１境界値測定部６５２ａは、クロック間隔をＴｐ１に設定させた状態において、サブストレート電圧ＶＢＢｐをしきい値電圧設定部１２０により変化させ、回路２２０が正常動作するサブストレート電圧の境界値ＶＢＢｐ１を測定する。同様に、第１境界値測定部６５２ａは、クロック設定部１１０を用いてクロック間隔Ｔｎ１をＤＵＴ１００に設定する。そして、第１境界値測定部６５２ａは、クロック間隔をＴｎ１に設定させた状態において、サブストレート電圧ＶＢＢｎをしきい値電圧設定部１２０により変化させ、回路２２０が正常動作するサブストレート電圧の境界値ＶＢＢｎ１を測定する。ここで、第１境界値測定部６５２ａは、クロック間隔Ｔｐ１及びＴｎ１として同一の値Ｔ１を用いる場合、クロック間隔をＴ１に設定させた状態において、サブストレート電圧ＶＢＢｐ及びＶＢＢｎをしきい値電圧設定部１２０により変化させ、回路２２０が正常動作するサブストレート電圧の境界値ＶＢＢｐ１及びＶＢＢｎ１を測定してもよい。

第２境界値測定部６５２ｂは、第１境界値測定部６５２ａと同様に、クロック設定部１１０を用いてクロック間隔Ｔｐ２をＤＵＴ１００に設定する。そして、第２境界値測定部６５２ｂは、第１境界値測定部６５２ａと同様に、クロック間隔をＴｐ２及び／又はＴｎ２に設定させた状態において、サブストレート電圧ＶＢＢｐ及び／又はＶＢＢｎをしきい値電圧設定部１２０により変化させ、回路２２０が正常動作するサブストレート電圧の境界値ＶＢＢｐ２及び／又はＶＢＢｎ２を測定する。

不良検出部１６０は、クロック間隔をＴｐ１及び／又はＴｎ１に設定した場合におけるサブストレート電圧ＶＢＢｐ及び／又はＶＢＢｎの第１境界値と、第２の遅延時間Ｔｐ２及び／又はＴｎ２に設定した場合におけるサブストレート電圧ＶＢＢｐ及び／又はＶＢＢｎの第２境界値とに基づいて、回路２２０のスイッチング速度の不良を検出する。

図７は、本実施形態の変形例に係るＤＵＴ１００の動作フローを示す。
前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合、まず第１境界値測定部６５２ａは、ＤＵＴ１００のクロック間隔を第１のクロック間隔Ｔｐ１に設定するようクロック設定部１１０に指示する。これを受けて、クロック設定部１１０は、ＤＵＴ１００のクロック間隔をＴｐ１に設定する（Ｓ７００）。

次に、第１境界値測定部６５２ａは、クロック間隔をＴｐ１に設定させた状態において、サブストレート電圧ＶＢＢｐをしきい値電圧設定部１２０により変化させる。次に、第１境界値測定部６５２ａは、サブストレート電圧ＶＢＢｐを変化させる毎にＦＦ２００、回路２２０、及びＦＦ２１０を含む論理パスの試験を行わせる。これにより、第１境界値測定部６５２ａは、回路２２０が正常動作するサブストレート電圧の第１境界値ＶＢＢｐ１を測定する（Ｓ７１０）。

次に、第２境界値測定部６５２ｂは、ＤＵＴ１００のクロック間隔を第２のクロック間隔Ｔｐ２に設定するようにクロック設定部１１０に指示する。これを受けて、クロック設定部１１０は、ＤＵＴ１００のクロック間隔をＴｐ２に設定する（Ｓ７２０）。

次に、第２境界値測定部６５２ｂは、クロック間隔をＴｐ２に設定させた状態において、サブストレート電圧ＶＢＢｐをしきい値電圧設定部１２０により変化させる。次に、第２境界値測定部６５２ｂは、サブストレート電圧ＶＢＢｐを変化させる毎にＦＦ２００、回路２２０、及びＦＦ２１０を含む論理パスの試験を行わせる。これにより、第２境界値測定部６５２ｂは、回路２２０が正常動作するサブストレート電圧の第２境界値ＶＢＢｐ２を測定する（Ｓ７３０）。

そして、不良検出部１６０は、第１境界値ＶＢＢｐ１及び第２境界値ＶＢＢｐ２に基づいて、前段Ｎチャネル型ＦＥＴ２６０の不良に起因する回路２２０のスイッチング速度の不良を検出する（Ｓ７４０）。より具体的には、ΔＴｄを一定としてＤＵＴ１００を試験する場合、第１境界値ＶＢＢｐ１及び第２境界値ＶＢＢｐ２の差分ΔＶＢＢが予め設定した基準値より小さい場合に、前段Ｎチャネル型ＦＥＴ２６０の不良を検出することができる。

一方、前段Ｐチャネル型ＦＥＴ２５０の遅延不良を検出する場合、まず第１境界値測定部６５２ａは、ＤＵＴ１００のクロック間隔を第１のクロック間隔Ｔｎ１に設定するようクロック設定部１１０に指示する。これを受けて、クロック設定部１１０は、ＤＵＴ１００のクロック間隔をＴｎ１に設定する（Ｓ７００）。

次に、第１境界値測定部６５２ａは、前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合と同様にして、クロック間隔をＴｎ１に設定させた状態において、サブストレート電圧ＶＢＢｎをしきい値電圧設定部１２０により変化させて試験を行わせる。そして、第１境界値測定部６５２ａは、回路２２０が正常動作するサブストレート電圧の第１境界値ＶＢＢｎ１を測定する（Ｓ７１０）。

次に、第２境界値測定部６５２ｂは、前段Ｎチャネル型ＦＥＴ２６０の遅延不良を検出する場合と同様にして、クロック間隔をＴｐ２に設定させた状態において、サブストレート電圧ＶＢＢｐをしきい値電圧設定部１２０により変化させて試験を行わせる。そして、第２境界値測定部６５２ｂは、回路２２０が正常動作するサブストレート電圧の第２境界値ＶＢＢｎ２を測定する（Ｓ７３０）。

そして、不良検出部１６０は、第１境界値ＶＢＢｎ１及び第２境界値ＶＢＢｎ２に基づいて、前段Ｎチャネル型ＦＥＴ２６０の不良に起因する回路２２０のスイッチング速度の不良を検出する（Ｓ７４０）。

以上に示したように、本変形例に係る試験装置１０によれば、ＤＵＴ１００内のＰチャネル型ＦＥＴに供給するサブストレート電圧の境界値に基づいて、ＤＵＴ１００内のＮチャネル型ＦＥＴの遅延故障を検出し、ＤＵＴ１００内のＮチャネル型ＦＥＴに供給するサブストレート電圧の境界値に基づいて、ＤＵＴ１００内のＰチャネル型ＦＥＴの遅延故障を検出することができる。これにより、試験装置１０は、回路２２０のスイッチング速度の不良を適切に検出することができる。

なお、第１境界値測定部６５２ａ及び第２境界値測定部６５２ｂは、Ｐチャネル側のサブストレート電圧ＶＢＢｐ１及びＮチャネル側のサブストレート電圧ＶＢＢｎ１を同時にサブストレート電圧設定部１２２ａに設定させ、Ｐチャネル側のサブストレート電圧ＶＢＢｐ２及びＮチャネル側のサブストレート電圧ＶＢＢｎ２を同時にサブストレート電圧設定部１２２ｂに設定させることにより、前段Ｐチャネル型ＦＥＴ２５０及び前段Ｎチャネル型ＦＥＴ２６０の不良を同一の試験により検出してもよい。

図８は、本実施形態に係るＤＵＴ１００の構成の他の一例を示す。本例において、ＤＵＴ１００は、ＦＦ２００及びＦＦ２１０と、ＦＦ２００及びＦＦ２１０の間に設けられた、複数の論理素子８００が縦続接続された回路２２０と、当該組み合わせ回路の遅延時間を測定するべく設けられた接続切替部８１０及びループカウント部８２０とを有する。

接続切替部８１０は、切替部８１２ａ及びｂを含み、試験装置１０が回路２２０の遅延時間を測定する場合において、スキャンパターン発生部１４０の指示に基づき回路２２０をループ状に接続することにより、回路２２０を含む発振回路を構成する。ループカウント部８２０は、回路２２０に入力された信号が回路２２０をループ状に繰り返し伝搬した回数をカウントする。

遅延時間の測定において、設定ベクトル発生部１３０は、回路２２０を試験するための設定ベクトルを発生し、ＤＵＴ１００の信号端子に供給する。次に、スキャンパターン発生部１４０は、当該回路２２０の遅延故障の試験に用いるスキャンパターンを発生してＤＵＴ１００のスキャン端子に供給する。このスキャンパターンが入力されると、接続切替部８１０により回路２２０がループ状に接続され、ループカウント部８２０のカウント値が初期化される。そして、ＤＵＴ１００内の当該回路２２０の動作が開始される。この結果、回路２２０を動作させる信号が回路２２０に入力され、回路２２０はループ状に信号を伝搬してスイッチング動作を繰り返す。ループカウント部８２０は、回路２２０の出力が変化した回数をカウントすることにより、信号が回路２２０をループした回数を測定する。

次に、第１遅延時間測定部１５２ａは、当該回路２２０の動作を開始してから所定の時間の後に、ループカウント部８２０によるカウントを停止させる。そして、第１遅延時間測定部１５２ａは、当該所定の時間をループカウント部８２０によるカウント値で割ることにより、回路２２０の遅延時間Ｔｐ１を求める。なお、遅延時間Ｔｎ１、Ｔｐ２、及びＴｎ２についても同様の方法により求めることができる。
本例によれば、ループ機能を設けた論理パスについて、クロック間隔を変更することなく遅延時間を正確に求めることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

例えば、図１において、ＤＵＴ１００の内部に試験装置１０を組み込んで、一体化した電子デバイスを実現してもよい。より具体的には、当該電子デバイスは、回路２２０等を含む通常動作用の回路と、試験装置１０と略同一の機能および構成をとり通常動作用の回路と共に当該電子デバイスに実装される試験部とを備える。これにより当該電子デバイスは、試験部によりＢＩＳＴ（ＢｕｉｌｔｉｎＳｅｌｆＴｅｓｔ）を行って、通常動作用の回路のスイッチング速度の不良を検出することができる。

本発明によれば、回路のスイッチング速度の不良を適切に検出できる試験装置および当該試験装置を備えた電子デバイスを提供することができる。

Claims

第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験装置であって、
前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、
前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、
前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定部と、
前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出部と
を備える試験装置。
前記しきい値電圧設定部は、
前記サブストレート電圧を第１のサブストレート電圧に設定することにより、前記後段のＦＥＴに第１の前記しきい値電圧を設定する第１サブストレート電圧設定部と、
前記サブストレート電圧を第２のサブストレート電圧に設定することにより、前記後段のＦＥＴに第２の前記しきい値電圧に設定する第２サブストレート電圧設定部と
を有し、
前記遅延時間測定部は、
前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記回路の第１の遅延時間を測定する第１遅延時間測定部と、
前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記回路の第２の遅延時間を測定する第２遅延時間測定部と
を有し、
前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が予め定められた基準値より大きい場合に、前記回路のスイッチング速度の不良を検出する
請求項１記載の試験装置。
前記第１サブストレート電圧設定部は、前記サブストレート電圧を、前記回路の通常動作時に用いる前記第１のサブストレート電圧に設定する請求項２記載の試験装置。
前記前段の論理素子は、ソースが前記出力信号に対して電圧源側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＰチャネル型ＦＥＴと、ソースが前記出力信号に対してグランド側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＮチャネル型ＦＥＴとを有するものであり、
前記後段の論理素子は、ソースが前記後段の論理素子の出力に対して電圧源側に接続され、ドレインがソースに対して前記出力側に接続された後段のＰチャネル型ＦＥＴと、ソースが前記出力に対してグランド側に接続され、ドレインがソースに対して前記出力側に接続された後段のＮチャネル型ＦＥＴとを有するものであり、
前記第１サブストレート電圧設定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧を前記第１のサブストレート電圧に設定し、
前記第１遅延時間測定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記第１の遅延時間を測定し、
前記第２サブストレート電圧設定部は、前記後段のＮチャネル型ＦＥＴの前記サブストレート電圧を前記第２のサブストレート電圧に設定し、
前記第２遅延時間測定部は、前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記第２の遅延時間を測定し、
前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が前記基準値より大きい場合に、前記前段のＰチャネル型ＦＥＴの不良を検出する
請求項２記載の試験装置。
前記前段の論理素子は、ソースが前記出力信号に対して電圧源側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＰチャネル型ＦＥＴと、ソースが前記出力信号に対してグランド側に接続され、ドレインがソースに対して前記出力信号側に接続された前段のＮチャネル型ＦＥＴとを有するものであり、
前記後段の論理素子は、ソースが前記後段の論理素子の出力に対して電圧源側に接続され、ドレインがソースに対して前記出力側に接続された後段のＰチャネル型ＦＥＴと、ソースが前記出力に対してグランド側に接続され、ドレインがソースに対して前記出力側に接続された後段のＮチャネル型ＦＥＴとを有するものであり、
前記第１サブストレート電圧設定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧を第１のサブストレート電圧に設定し、
前記第１遅延時間測定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧が前記第１のサブストレート電圧に設定された状態において前記第１の遅延時間を測定し、
前記第２サブストレート電圧設定部は、前記後段のＰチャネル型ＦＥＴの前記サブストレート電圧を第２のサブストレート電圧に設定し、
前記第２遅延時間測定部は、前記サブストレート電圧が前記第２のサブストレート電圧に設定された状態において前記第２の遅延時間を測定し、
前記不良検出部は、前記第１の遅延時間及び前記第２の遅延時間の差分が前記基準値より大きい場合に、前記前段のＮチャネル型ＦＥＴの不良を検出する
請求項２記載の試験装置。
第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含み、第１のＦＦ（フリップフロップ）から入力された信号に基づくレベル電圧を第２のＦＦに入力する組み合わせ回路のスイッチング速度を試験する試験装置であって、
前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、
前記第１のＦＦにクロック信号を供給してから前記第２のＦＦにクロック信号を供給するまでのクロック間隔を設定するクロック設定部と、
前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、
前記クロック間隔を第１の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定部により変化させ、前記回路が正常動作する前記サブストレート電圧の第１境界値を測定する第１境界値測定部と、
前記第１境界値に基づいて、前記回路のスイッチング速度の不良を検出する不良検出部と
を備える試験装置。
前記クロック間隔を第２の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定部により変化させ、前記回路が正常動作する前記サブストレート電圧の第２境界値を測定する第２境界値測定部を更に備え、
前記不良検出部は、前記第１境界値及び前記第２境界値に基づいて、前記回路のスイッチング速度の不良を検出する
請求項６記載の試験装置。
第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含む回路のスイッチング速度を試験する試験方法であって、
前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、
前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定段階と、
前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定段階と、
前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出段階と
を備える試験方法。
第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と、前段の論理素子の出力信号を入力する後段の論理素子とを含み、第１のＦＦ（フリップフロップ）から入力された信号に基づくレベル電圧を第２のＦＦに入力する組み合わせ回路のスイッチング速度を試験する試験方法であって、
前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、
前記第１のＦＦにクロック信号を供給してから前記第２のＦＦにクロック信号を供給するまでのクロック間隔を設定するクロック設定段階と、
前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定段階と、
前記クロック間隔を第１の前記クロック間隔に設定させた状態において、前記サブストレート電圧を前記しきい値電圧設定段階により変化させ、前記回路が正常動作する前記サブストレート電圧の第１境界値を測定する第１境界値測定段階と、
前記第１境界値に基づいて、前記回路のスイッチング速度の不良を検出する不良検出段階と
を備える試験方法。
第１のレベル電圧又は第２のレベル電圧を出力する前段の論理素子と前段の論理素子の出力信号を入力する後段の論理素子とを含む回路と、
前記回路のスイッチング速度を試験する試験部とを備え、
前記後段の論理素子は、前記出力信号をゲート端子に入力し、前記出力信号の電圧がしきい値電圧より大きい場合及び小さい場合で異なるレベル電圧を出力する後段のＦＥＴ（電界効果トランジスタ）を有するものであり、
前記試験部は、
前記後段のＦＥＴのサブストレート電圧を、前記回路の通常動作時における当該サブストレート電圧と異なる値に設定することにより、前記後段のＦＥＴに前記通常動作時と異なる前記しきい値電圧を設定するしきい値電圧設定部と、
前記通常動作時と異なる前記しきい値電圧が設定された前記回路の遅延時間を測定する遅延時間測定部と、
前記遅延時間に基づいて前記回路のスイッチング速度の不良を検出する不良検出部と
を有する電子デバイス。