KR20000062475A - 반도체 집적 회로 및 패드셀의 기능 테스트를 위한 방법 - Google Patents
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Abstract
본 발명은 반도체 집적 회로에 관한 것으로, 이 회로는 접속 패드와 업스트림 출력 드라이버를 각각 포함하며 전송 응답이 테스트 모드시 테스트되는 패드셀(PC)과 주기적인 신호 시퀀스를 만들기 위한 신호 트랜스미터(SG)를 가진다.
신호 트랜스미터(SG)의 주기적인 출력 신호는 테스트될 패드셀(PC)의 입력부(E)에 입력 신호로 인가된다. 패스셀(PC)의 전송 응답은 패드셀(PC)의 출력부(DQ)에서 적당한 주기 신호를 사용하여 스펙트럼 분석기(SAZ)를 사용한 측정 방법에 의해 주파수 영역에서 테스트된다. 이는 시간 영역에서, 지금까지 실행된 복잡한 측정을 피할 수 있다.
Description
본 발명은 패드셀을 가진 반도체 집적 회로와 상기 패드셀의 기능 테스트를 위한 방법에 관한 것이다.
반도체 집적 회로는 외부 공급 라인용 플랫 접속 영역을 가진 접속 패드와 업스트림 출력 드라이버를 포함하는 패드셀을 가진다. 외부 공급 라인은 다른 회로와 조립체간 상호 교환 데이타 또는 신호에 사용되며, 패드셀에 통합된 출력 드라이버는 외부 공급 라인에 출력 디지털 신호를 출력하는데 사용된다. 통합 회로와 회로에 접속된 조립체의 신뢰할 만한 동작에 대해, 이 출력 드라이버의 내구성은 자세히 지정된, 특히, 신호의 전송 응답에 대한 필요 조건을 만족시켜야 한다.
특히, 통합 회로의 제작과 관련하여, 회로와 그에 따른 패드셀의 내구성을 테스트할 필요가 있다. 이를 위해, 패드셀의 전송 응답의 특성을 나타내는 측정을 행하는 것은 일반적이며, 이 측정에는 다양한 타입의 신호 여기에 대한 패드셀의 다이나믹 응답의 정보가 제공된다. 이 신호 여기는, 예를 들면, 저 신호 레벨에서 고 신호 레벨 또는 그 역의 계단-함수 신호 변화이다. 계단-함수 신호 여기에 대한 테스트된 패드셀의 출력 신호 응답은 신호 변화의 다이나믹 지연에 의해 특성이 나타난다. 기능 테스트동안, 패드셀의 출력부의 신호 시간 응답이 측정되고 패드셀의 상기 다이나믹 응답이 지정된 오차내에 존재하는가를 결정하기 위해 조사된다. 이 경우, 정확히 제한된 시간에 상기 목적에 필요한 측정은 매우 정확한 시간에 실행되어야 하며, 그 정확도는 현 전개 상태에서 100ps(피코초)이하이다.
이 측정 정확도의 필요 조건에는 하이 레벨 장비 복잡도 및 그에 따른 매우 복잡하고 값비싼 테스트 설비가 포함된다. 그러나, 테스트 설비의 시간 정확도에 대한 상술한 엄격한 필요 조건은 일반적으로 집적 회로의 다른 기능 테스트에 필요하지 않다.
본 발명의 목적은 패드셀을 가진 반도체 집적 회로의 패드셀에 의해 상대적으로 낮은 레벨의 장비 측정 복잡도로 패드셀의 전송 응답의 기능 테스트를 수행하도록 하며 또한 기능 테스트를 실행하는 방법에 관한 것이다.
도 1은 윗부분에 패드셀의 다이나믹 응답을 측정하기 위한 장치와 아랫부분에 패드셀의 출력의 계단-함수 응답을 도시한다.
도 2는 모델 파라미터를 가진 패드셀의 출력 드라이버를 도시한다.
도 3 및 4는 테스트될 다수의 패드셀을 가진 본 발명에 따른 집적 회로의 실시예를 도시한다.
이 목적은 청구항 1 항의 반도체 집적 회로와 청구항 8 항의 방법에 의해 달성되며, 종속항에 그 개선점이 개시되어 있다.
본 발명에 다른 집적 회로는 주기적인 신호 시퀀스를 만들기 위해 신호 전송을 가지며, 테스트 모드의 주기적인 출력 신호는 테스트될 패드셀의 입력에 입력 신호로 공급된다. 패드셀에 대한 주기적인 신호의 애플리케이션에 의해 측정이 외부에서 이루어지며, 패드셀의 출력부의 주파수 영역에서 이루어진다.
집적 회로와 연관된 본 발명에 따른 방법을 실행하기 위해, 측정 장치는 주파수 스펙트럼에 대한 측정 수단으로 사용되고 이를 사용하여 패드셀의 다이나믹 응답 특성이 나타난다. 본 발명에 따라, 제 5 고조파에 이르는 고조파의 검출은 상당히 정확한 분석에 적합하며, 이 고조파 사이의 주파수 분해는 상대적으로 크기 때문에, 주파수 영역의 측정 분해능에 대한 필요 조건과 그에 따른 측정 장치의 장비 복잡도는 낮게 유지될 수 있다.
유리하게, 회로에는 다른 주기 신호 시퀀스를 만들기 위해 재프로그래밍될 수 있는 신호 트랜스미터가 제공된다. 그러므로, 예를 들면 상대적으로 빠른 스위칭 출력 드라이버의 짧은 지속 시간을 가진 신호 시퀀스와 상대적으로 느린 스위칭 출력 드라이버의 긴 지속 시간을 가진 신호 시퀀스에 의한 다른 스위칭 속도를 가진 패드셀의 특성에 대한 측정값을 정합시킬 수 있다.
만일 다수의 패드셀이 테스트된다면, 테스트될 패드셀의 입력부는 신호 트랜스미터의 하나 이상의 출력 신호용 접속부에 병렬로 접속되거나, 예를 들면, 각각 하나의 쉬프트 레지스터 셀을 통해 신호 트랜스미터의 출력 신호용 접속부에 직렬로 접속될 수 있다. 그러므로, 테스트될 모든 패드셀은 각각 한 클록 주기로 지연된 동일 입력 신호를 수신한다.
가능한 쉽게 노멀 모드와 테스트 모드 사이의 스위치 오버가 이루어지도록 패드셀의 입력부와 신호 트랜스미터의 출력부 사이에 각각 멀티플렉서 회로가 접속되는 것은 유리하며, 이 멀티플렉서 회로는 예를 들면 동작 모드 제어기에 의해 제어된다.
본 발명은 도면을 참조로 이하에서 상세히 설명된다.
도 1의 윗부분에 집적 회로의 패드셀(PC)을 기능 테스트하는 장치가 도시되어 있다. 이 장치는 테스트 모드에서 패드셀(PC)의 출력 드라이버의 전송 응답의 특성을 나타내기 위한 것이다. 이 목적을 위해, 저 신호 레벨로부터 고 신호 레벨의 계단-함수와 동일한 디지털 신호(UE)는 패드셀(PC)의 입력부(E; 출력 드라이버의 입력 신호용 접속부)에 인가되고, 패드셀(PC)의 출력부(DQ)에 신호(UDQ)가 측정된다(공급 라인의 접속부는 접속 패드에 접속된다). 이 신호는 패드셀(PC)의 다이나믹 응답 특성을 나타내며, 패드셀(PC)은 동일 회로를 사용하여 모델 파라미터를 가진 패드셀(PC)로 시뮬레이션할 수 있다. 모델 파라미터(RD1, RD2, L, C)를 가진 패드셀(PC)의 출력 드라이버의 회로 다이아그램의 예가 도 2에 도시되어 있다.
도 1의 아랫부분에 신호(UE)의 계단 함수에 의한 최종 신호(UDQ)의 계단-함수 응답의 단순한 신호 형태가 도시되어 있다. 이 경우, 신호(UDQ)의 전압 레벨은 시간 상수(t)로 특징지워진 모델 파라미터(RD1, RD2, L, C)의 값에 따라, 다이나믹 응답시 스위치-온 시간으로부터 안정 상태의 값(UH)으로 갑자기 증가하는 것이 아니라 천천히 증가한다. 일반적으로, 이 크기는 모델 파라미터(RD1, RD2, L, C)의 값에 따른다.
도 1의 패드셀(PC)의 내구성의 기준은 스위치-온 시간(t1)으로부터 최소 시간(tmin)과 최대 시간(tmax) 사이의 신호(UDQ)의 전압 레벨이 최소값(Umin)과 최대값(Umax) 사이의 오차 범위에 존재할 때이다. 신호(UDQ) 1은 유용한 패드셀(PC)의 계단-함수 응답의 예이다. 신호(UDQ) 2는 결함있는 패드셀(PC)의 계단-함수 응답의 예이다. 현 전개 상태의 tmin 과 tmax 사이의 시간은 수백 피코초이며, 이는 측정 장치의 측정 정확도가 상대적으로 엄격한 필요 조건이 필요하다는 것이다. 특히 높은 획득 비용에 대하여 이 필요 조건은 전술한 바와 같이 중요하다.
도 3에 주기적인 신호 시퀀스를 발생하기 위한 단일 트랜스미터(SG)를 가진 회로 장치가 도시되어 있다. 만일 패드셀(PC)의 입력부(E)가 주기적인 신호 시퀀스에 의해 유도된다면, 출력 신호(UDQ)의 주기적인 신호는 그 출력(DQ)에서 관찰되며, 이 신호는 입력 신호의 특성에 따라 DC 엘리멘트, 기본 주파수및 고조파로 구성된다. 이 신호는 측정 장치(SAZ)를 가진 측정 방법을 사용하여 측정될 수 있고, 기록된 주파수 스펙트럼의 분석에 의해 특성이 타나난다. 이 측정 장치는 출력부(DQ)의 외부에 접속되고 소위 스펙트럼 분석기로 스펙트럼 분석을 수행하기에 적당하다.
전송 응답을 테스트하는 데 필요한 정확도에 따라 테스트될 패드셀(PC)의 다소 상세한 동일 회로는 상세한 레벨, 즉, 다소 상세한 다른 타입의 모델 파라미터에 따라 만들어진다. 도 2에 도시된 예에서, 패드셀(PC)은 모델 파라미터(RD1, RD2, L, C)에 의해 특성이 나타난다. 이 경우, 저항(RD1, RD2)은 스위칭 트랜지스터(T1, T2)의 스위치-온 저항을 나타내고, L은 공급 라인 인덕턴스를 나타내며, C는 라인 캐패시턴스를 나타낸다. 진폭 응답 및/또는 위상 응답을 포함하는 주파수 스펙트럼의 측정이 끝난후에 실행된 평가시, 패드셀(PC)의 미리 한정된 모델 파라미터값은 공지된 방법(예를 들면 푸리에 방법)에 의해 연속적으로 결정되고 패드셀(PC)의 계단-함수 응답을 계산하는데 사용된다. 계단-함수 응답은 내구성의 기준이 만족하는가에 관한 정보를 제공한다. 이 경우, 상술한 모델 파라미터를 가진 동일 회로를 만들 필요없이 주파수 스펙트럼으로부터 직접 공지된 분석 방법을 사용하여 계단-함수 응답을 확인할 수 있다.
주파수 스펙트럼에서 결정된 고조파수는 한정된 모델 파라미터수에 의해 상당히 좌우된다. 한정된 모델 파라미터수가 커질수록 검출된 고조파수가 커진다. 이는 기본파로 시작하는 상승 시퀀스에서 검출되고 진폭 응답 및/또는 위상 응답이 기록된다. 경험상, 제 5 고조파까지의 결정은 적절한 정확도로 충분하다. 이 고조파는 단지 검출된 고조파이며 그 주파수 분리는 상기 제 5 고조파보다 위의 고조파와 비교해 상대적으로 크기때문에, 주파수 선택도에 대한 측정 장치의 복잡도는 상대적으로 낮으며, 그 결과로 시간 영역의 전술한 측정값보다 상당히 적다. 계단-함수 응답은 시간 상수(t)에 의해 계산되며 시간 상수(t)는 모델 파라미터값을 사용하여 계산된다.
상대적으로 늦은 스위칭 패드셀(PC)의 경우, 라인 인덕턴스(L), 로드 캐패시턴스(CL) 및 라인 캐패시턴스(C)는 트랜지스터(T1,T2)의 스위치 온 저항(RD1, RD2)과 비교하여 무시될 수 있다. 결과적으로, 주파수 영역의 측정은 출력부(DQ)의 단순한 직류 측정으로 대체될 수 있다. 공급 전압(VCC, VSS)과 전류(I1,I2)값에 의해 저항(RD1, RD2)이 각각 계산되며, 따라서 상술한 바와 같이, 신호(UDQ)의 계단-함수 응답이 계산된다. 그러나, 이 측정을 실행하기 위해, 여기된 입력 신호(UE)의 지속 시간을 증가시킬 필요가 있다. 따라서, 실질적으로 안정된 상태는 전류(I1, I2)의 각각의 측정에 대한 출력부(DQ)에 존재한다. 신호(UE)의 지속 시간은 변할 수 있다. 예를 들면, 동작 모드 제어기로부터 외부 제어 신호(BS)에 의해 신호 트랜스미터(SG)를 재프로그래밍함으로써 변할 수 있다.
측정된 다수의 패드셀(PC)의 입력부(E)가 신호 트랜스미터(SG)로부터 주기적인 출력 신호용 접속부(A)에 병렬로 접속된 본 발명의 회로의 실시예가 도 3에 도시되어 있다. 만일 신호 트랜스미터(SG)에 다수의 출력부(A)가 존재한다면 각각의 개별 출력부는 패드셀(PC)의 입력부(E)중 하나에 각각 병렬로 접속될 수 있다.
집적 회로의 제 1 동작 모드인 패드셀(PC)의 기능 테스트용 테스트 모드와 집적 회로의 제 2 동작 모드인 노멀 모드(normal mode)사이의 스위칭 오버를 위해, 멀티플렉서 회로(MUX)는 신호 트랜스미터(SG)의 출력부와 패드셀(PC)의 각각의 입력 신호용 접속부(E) 사이에 제공되며, 또한 예를 들면 동작 모드 제어기의 신호(BS)에 의해 제어된다. 신호 트랜스미터(SG)의 출력 신호가 인가된 제 1 입력부외에, 멀티플렉서 회로(MUX)의 다른 입력은 노멀 모드의 출력인 신호(0 내지 n)로 각각 집적 회로의 다른 기능 유니트에 제공될 수 있다.
도 4에 본 발명에 따른 회로의 다른 실시예가 도시되어 있다. 여기에서, 테스트될 다수의 패드셀(PC)의 입력 신호용 접속부(E)는 각각 한 클록으로 제어된 쉬프트 레지스터 셀(FF0 내지 FFn)을 통해 신호 트랜스미터(SG)로부터의 출력 신호용 접속부(A)에 직렬로 접속되어 있다. 결과적으로, 신호 트랜스미터(SG)로부터의 주기적인 출력은 각각 쉬프트 레지스터 셀(FF0 내지 FFn)에 의해 한 클록 주기로 지연되어 패드셀(PC)에 인가된다. 본 실시예는 패드셀(PC)이 다른 목적(예를 들면 "경계 스캔"을 가진 인쇄 회로 기판용)을 위한 쉬프트 레지스터(FF0 내지 FFn)를 통해 이미 서로 접속되어 있는 회로에 유리하다.
쉬프트 레지스터 셀(FF0 내지 FFn) 및 신호 트랜스미터(SG)는 예를 들면 쌍안정 멀티바이브레이터로 제공될 수 있다. 신호 트랜스미터(SG)는 예를 들면 하드-와이어 입력을 가진 T-플립플롭일 수 있고 쉬프트 레지스터 셀(FF0 내지 FFn)은 예를 들면 D-플립플롭으로 제공될 수 있다. 신호 트랜스미터(SG) 및 쉬프트 레지스터 셀(FF0 내지 FFn)은 상기 목적을 위해 동일 클록으로 제어된다. 상술한 바와 같은 T-플립플롭은 각각의 주기적인 신호를 재프로그래밍에 의해 변경할 수 있도록 유리하게 설계된다.
본 발명의 패드셀을 가진 반도체 집적 회로의 패드셀에 의해 상대적으로 낮은 레벨의 장비 측정 복잡도로 패드셀의 전송 응답의 기능 테스트를 수행하는 효과를 가진다.
Claims (10)
- 각기 접속 패드와 업스트림 출력 드라이버를 포함하며 회로의 제 1 동작 모드시 기능 테스트로 모니터링될 수 있는 하나 이상의 패드셀(PC)들을 가진 반도체 집적 회로에 있어서,상기 회로는 주기적인 신호 시퀀스를 만들기 위해 신호 트랜스미터(SG)를 가지는데, 상기 신호 트랜스미터(SG)의 주기적인 출력 신호용 접속부(A)는 제 1 동작 모드에서 패드셀(PC)의 전송 응답을 테스트하기 위해 테스트될 패드셀(PC)의 입력 신호용 접속부(E)에 접속되는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항에 있어서, 상기 신호 트랜스미터(SG)는 다른 주기 신호 시퀀스를 만들기 위해 재프로그래밍될 수 있는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 테스트될 다수의 패드셀(PC)들의 입력 신호용 접속부(E)들은 상기 신호 트랜스미터(SG)의 하나 이상의 출력 신호용 접속부(A)들에 병렬로 접속되는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 테스트될 다수의 패드셀(PC)들의 입력 신호용 접속부(E)들은 각각 하나의 쉬프트 레지스트 셀(FF0 내지 FFn)을 통해 신호 트랜스미터(SG)의 출력 신호용 접속부(A)에 직렬로 접속되는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 테스트될 패드셀(PC)들의 입력 신호용 접속부(E)들은 회로의 제 1 동작 모드와 제 2 동작 모드 사이의 스위치 오버를 위해 각각 하나의 멀티플렉서 회로(MUX)를 통해 신호 트랜스미터(SG)의 출력 신호용 접속부(A)에 접속되는 것을 특징으로 하는 반도체 집적 회로.
- 제 5 항에 있어서,- 상기 멀티플렉서 회로(MUX)의 일 출력부가 테스트될 패드셀(PC)의 입력 신호용 접속부(E)에 접속되며,- 상기 멀티플렉서 회로(MUX)의 일 입력부가 신호 트랜스미터(SG)의 출력 신호용 접속부(A)에 접속되며,- 상기 멀티플렉서 회로(MUX)의 다른 입력부가 상기 반도체 집적 회로의 다른 기능 유니트의 신호용(0 내지 n) 접속부에 접속되며,- 회로의 제 1 동작 모드시 신호 트랜스미터(SG)의 출력 신호가 상기 멀티플렉서 회로(MUX)의 출력부에 존재하게 되며, 회로의 제 2 동작 모드시 집적 회로의 상기 다른 기능 유니트의 신호(0 내지 n)가 상기 멀티플렉서 회로(MUX)의 출력부에 존재하게 되는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항 내지 제 6 항중 어느 한 항에 있어서, 상기 신호 트랜스미터(SG)는 T-플립플롭형 클록-제어 쌍안정 멀티바이브레이터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항 내지 제 7 항중 어느 한 항의 반도체 집적 회로에 포함되어 있으며, 각각 접속 패드와 업스트림 출력 드라이버를 포함하는 반도체 집적 회로의 패드셀(PC)들의 전송 응답을 테스트하는 방법에 있어서,테스트될 패드셀(PC)의 출력(DQ)은 스펙트럼 분석에 적합한 측정 장치(SAZ)의 측정 입력부에 접속되며, 상기 패드셀(PC)의 전송 응답은 측정 장치(SAZ)를 사용하여 주파수 영역에서 측정되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 기록된 주파수 스펙트럼의 진폭 응답 및/또는 위상 응답이 측정되는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 주파수 영역에서의 측정 대신, 상기 패드셀(PC)의 전송 응답이 패드셀(PC)의 출력부(DQ)에서의 직류 측정에 의해 측정되는 것을 특징으로 하는 방법.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010105278A (ko) * | 2000-05-19 | 2001-11-28 | 니시가키 코지 | 반도체 집적 회로 장치의 스크리닝 |
KR102185691B1 (ko) * | 2019-10-25 | 2020-12-03 | 큐알티 주식회사 | 실시간 다채널 스펙트럼 분석 모니터링 시스템 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10106556B4 (de) | 2001-02-13 | 2004-07-22 | Infineon Technologies Ag | Halbleiterbaustein mit einer Anordnung zum Selbsttest einer Mehrzahl von Interfaceschaltungen und Verwendung des Halbleiterbausteins in einem Testverfahren |
US7281182B2 (en) * | 2005-02-22 | 2007-10-09 | International Business Machines Corporation | Method and circuit using boundary scan cells for design library analysis |
US9239575B2 (en) | 2012-02-17 | 2016-01-19 | Siemens Aktiengesellschaft | Diagnostics for a programmable logic controller |
Family Cites Families (15)
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---|---|---|---|---|
EP0074417B1 (de) * | 1981-09-10 | 1986-01-29 | Ibm Deutschland Gmbh | Verfahren und Schaltungsanordnung zum Prüfen des mit einer Tristate-Treiberschaltung integrierten Schaltnetzes, das diese in den Zustand hoher Ausgangsimpedanz steuert |
US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
US4973904A (en) * | 1988-12-12 | 1990-11-27 | Ncr Corporation | Test circuit and method |
US5471153A (en) * | 1991-04-26 | 1995-11-28 | Vlsi Technologies, Inc. | Methods and circuits for testing open collectors and open drains |
JPH05312857A (ja) | 1992-05-12 | 1993-11-26 | Koden Electron Co Ltd | 電波監視装置 |
US5621740A (en) * | 1993-05-14 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Output pad circuit for detecting short faults in integrated circuits |
US5559441A (en) * | 1995-04-19 | 1996-09-24 | Hewlett-Packard Company | Transmission line driver with self adjusting output impedance |
EP0745859B1 (en) * | 1995-05-31 | 2004-10-27 | STMicroelectronics, Inc. | Configurable probe pads to facilitate parallel testing of integrated circuit devices |
DE19545904C2 (de) * | 1995-12-08 | 1998-01-15 | Siemens Ag | Integrierte Schaltung mit programmierbarem Pad-Treiber |
JPH09214315A (ja) * | 1996-02-08 | 1997-08-15 | Toshiba Corp | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
JPH1078474A (ja) | 1996-09-04 | 1998-03-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
DE19702600A1 (de) * | 1997-01-24 | 1998-07-30 | Sgs Thomson Microelectronics | Elektrische Analyse integrierter Schaltungen |
US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
JPH10325854A (ja) | 1997-05-26 | 1998-12-08 | Sony Corp | 半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010105278A (ko) * | 2000-05-19 | 2001-11-28 | 니시가키 코지 | 반도체 집적 회로 장치의 스크리닝 |
KR102185691B1 (ko) * | 2019-10-25 | 2020-12-03 | 큐알티 주식회사 | 실시간 다채널 스펙트럼 분석 모니터링 시스템 |
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