JP2003332908A - Ｐｌｌ回路、これを用いた画像読取装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路でＳＳＣＧ機能を持たせたＰＬＬ
回路を提供する。 【解決手段】 入力段に第１のプログラマブル分周器２
とＶＣＯ６からのクロック信号を分周して位相周波数検
出器４に入力する第２のプログラマブル分周器３とＶＣ
Ｏ６からのクロック信号を計数することで第２のプログ
ラマブル分周器３の分周率Ｍをステップ状に可変させる
アップ／ダウンカウンタ７とを備えるだけの簡単な回路
でＳＳＣＧ機能を持たせたＰＬＬ回路１となる。この
際、分周率Ｎが可変の第１のプログラマブル分周器２を
有するので、位相周波数検出器４へ入力されるリファレ
ンス信号の周波数を可変させることで、第２のプログラ
マブル分周器３からのクロック信号との比較に要する時
間を変更でき、第２のプログラマブル分周器３の分周率
Ｍを可変させたときのＶＣＯ６の出力の変化時間をチャ
ージポンプ回路４やＶＣＯ６の特性に合わせて適切な値
に設定することもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器、特に高
速動作を行う電子機器が動作中に放射する電磁ノイズを
低減させ得るＰＬＬ回路、これを用いた画像読取装置及
び電子機器に関する。

【０００２】

【従来の技術】一般に、電子機器に搭載される電子基板
にはクロック信号生成用にＰＬＬ（Phase Locked Loo
p）回路が搭載され、マイクロプロセッサの動作や電子
回路の同期を取るための信号として水晶発振器等で生成
されたクロック信号が使用されている。しかしながら、
高速なクロック信号を電子機器で使用した場合には放出
する電磁波のエネルギーが多くなり、各国で規制してい
るＥＭＩ規格を満足できなくなってくる。

【０００３】外部へ放出する電磁波を少なくするため
に、従来は、電子機器のシールドやフェライト等のＥＭ
Ｉ対策部品を取り付けて、ＥＭＩ規格を満足させてお
り、部品のコストアップ要因となっていた。

【０００４】このような不具合を解決するために、従来
は、特開平７−２３５８６２号公報に示されるように、
クロック信号の周波数を変動させることで、放出する電
磁波のエネルギーを分散させる手法であるＳＳＣＧ（Sp
read Spectrum Clock Generator＝拡散スペクトル・ク
ロック生成方式）を使用していた。

【０００５】

【発明が解決しようとする課題】しかし、特開平７−２
３５８６２号公報に示されるようなＳＳＣＧでは、放射
する電磁波のエネルギーのピークを効率よく分散するた
めの変調特性を得るために、多くのデータを保管してお
く大容量のルックアップテーブルやアナログ変調回路若
しくはＤＡコンバータ等の複雑な回路が必要となる。

【０００６】また、このようなＳＳＣＧを画像読取装置
に使用した場合に、主走査同期信号とＳＳＣＧの周波数
変調周期が非同期であるため、ＣＣＤイメージセンサな
どの光電変換手段から得られるアナログ画像データに対
して、変調周期の画像ムラなどの不具合が生じる場合が
ある。

【０００７】そこで、本発明は、簡単な回路でＳＳＣＧ
機能を持たせたＰＬＬ回路を提供することを目的とす
る。

【０００８】また、本発明は、チャージポンプ回路や電
圧制御型発振回路（ＶＣＯ＝Voltage Controlled Oscil
lator回路）の特性が不明な状態であっても、ＶＣＯ出
力の変化時間をＳＳＣＧ機能の実現に適切な値に調整す
ることが可能なＰＬＬ回路を提供することを目的とす
る。

【０００９】本発明は、上記目的を実現するために用い
られるアップ／ダウンカウンタの回路規模を小さくする
ことが可能で、低コストなＰＬＬ回路を提供することを
目的とする。

【００１０】本発明は、上記目的を実現する上で、周波
数変調されたＶＣＯ出力周波数の平均値がシステム動作
基本周波数となるようにすることを目的とする。

【００１１】本発明は、上記目的を実現する上で、周波
数変調されたＶＣＯ出力周波数の平均値とその平均値が
システム動作基本周波数以上の周波数となるようにする
ことを目的とする。

【００１２】本発明は、上記目的を実現する上で、周波
数変調されたＶＣＯ出力周波数の平均値とその平均値が
システム動作基本周波数以下の周波数となるようにする
ことを目的とする。

【００１３】本発明は、画像読取装置に適用する上で、
異常画像の発生を防止することを目的とする。

【００１４】本発明は、画像読取装置に適用する上で、
コストの低減及び放射ノイズへの影響を低減することを
目的とする。

【００１５】本発明は、画像読取装置に適用する上で、
ＰＬＬ回路中のプログラマブル分周器の設定によって生
じた読取ライン周期の誤差をライン周期カウンタの値を
変更することで補正可能にすることを目的とする。

【００１６】本発明は、上述のＰＬＬ回路を電子機器に
適用して、各国で規制しているＥＭＩ規格を容易に満足
し得る上で、このような規格を満足していたとしても、
実際には動作周波数の電磁波が周囲の電子機器に対し
て、影響を与えてしまう場合にも容易に対処可能で、周
囲の環境に与える影響を軽減させることができるように
することを目的とする。

【００１７】本発明は、ＰＬＬ回路がＳＳＣＧ機能を持
たない構成であっても、周囲の電子機器に対して、放射
電磁界による誤動作を引き起こすことが発生した場合な
ど、システム動作に影響の無い範囲で動作周波数を可変
することを容易とし、周囲の環境に与える影響を軽減さ
せることができるようにすることを目的とする。

【００１８】

【課題を解決するための手段】請求項１記載の発明のＰ
ＬＬ回路は、外部設定手段により分周率が可変設定され
て発振源から入力されるクロック信号を分周する第１の
プログラマブル分周器と、入力電圧又は入力電流に応じ
て発振周波数が制御されたクロック信号を出力する電圧
制御型発振回路と、前記外部設定手段により分周率が可
変設定されて前記電圧制御型発振回路から出力されるタ
ーゲットクロック信号を分周する第２のプログラマブル
分周器と、前記第１のプログラマブル分周器の出力信号
及び前記第２のプログラマブル分周器の出力信号が入力
されてその位相比較結果を前記電圧制御型発振回路に出
力する位相周波数検出器と、前記外部設定手段によりア
ップ／ダウンカウント周期が可変設定されて、前記電圧
制御型発振回路から出力されるクロック信号を計数して
そのアップ／ダウンカウント周期毎に前記第２のプログ
ラマブル分周器の分周率をステップ状に可変させるアッ
プ／ダウンカウンタと、を備え、前記第２のプログラマ
ブル分周器の分周率の前記アップ／ダウンカウンタによ
る可変幅に応じて前記第１のプログラマブル分周器の分
周率を可変させて前記位相周波数検出器に入力される前
記第１のプログラマブル分周器の出力信号の周波数を可
変させるようにした。

【００１９】従って、入力段に第１のプログラマブル分
周器と電圧制御型発振回路からのクロック信号を分周し
て位相周波数検出器に入力する第２のプログラマブル分
周器と電圧制御型発振回路からのクロック信号を計数す
ることで第２のプログラマブル分周器の分周率をステッ
プ状に可変させるアップ／ダウンカウンタとを備えるだ
けの簡単な回路でＳＳＣＧ機能を持たせたＰＬＬ回路と
なる。この際、分周率可変な第１のプログラマブル分周
器を有するので、位相周波数検出器へ入力されるリファ
レンスクロック信号の周波数を可変させることにより、
第２のプログラマブル分周器から出力されてくるクロッ
ク信号との比較に要する時間を変えることができ、第２
のプログラマブル分周器の分周率を可変させたときの電
圧制御型発振回路の出力の変化時間を当該ＰＬＬ回路中
に含まれるチャージポンプ回路や電圧制御型発振回路の
特性に合わせて適切な値に設定することが可能となる。
この結果、チャージポンプ回路や電圧制御型発振回路の
特性が不明な状態であっても、電圧制御型発振回路の出
力の変化時間をＳＳＣＧ機能の実現に適切な値に調整す
ることが可能なＰＬＬ回路となる。

【００２０】請求項２記載の発明のＰＬＬ回路は、外部
設定手段により分周率が可変設定されて発振源から入力
されるクロック信号を分周する第１のプログラマブル分
周器と、入力電圧又は入力電流に応じて発振周波数が制
御されたクロック信号を出力する電圧制御型発振回路
と、前記外部設定手段により分周率が可変設定されて前
記電圧制御型発振回路から出力されるクロック信号を分
周する第２のプログラマブル分周器と、前記第１のプロ
グラマブル分周器の出力信号及び前記第２のプログラマ
ブル分周器の出力信号が入力されてその位相比較結果を
前記電圧制御型発振回路に出力する位相周波数検出器
と、前記外部設定手段によりアップ／ダウンカウント周
期が可変設定されて、前記発振源から出力されるクロッ
ク信号を計数してそのアップ／ダウンカウント周期毎に
前記第２のプログラマブル分周器の分周率をステップ状
に可変させるアップ／ダウンカウンタと、を備え、前記
第２のプログラマブル分周器の分周率の前記アップ／ダ
ウンカウンタによる可変幅に応じて前記第１のプログラ
マブル分周器の分周率を可変させて前記位相周波数検出
器に入力される前記第１のプログラマブル分周器の出力
信号の周波数を可変させるようにした。

【００２１】従って、基本的に請求項１記載の発明と同
様であるが、アップ／ダウンカウンタに対する入力を電
圧制御型発振回路からのクロック信号に代えて、このク
ロック信号よりも低速な発振源から出力されるクロック
信号としているので、必要な変調周期を得るためのアッ
プ／ダウンカウンタの回路規模を小さくすることが可能
となり、低コストなＰＬＬ回路となる。

【００２２】請求項３記載の発明のＰＬＬ回路は、外部
設定手段により分周率が可変設定されて発振源から入力
されるクロック信号を分周する第１のプログラマブル分
周器と、入力電圧又は入力電流に応じて発振周波数が制
御されたクロック信号を出力する電圧制御型発振回路
と、前記外部設定手段により分周率が可変設定されて前
記電圧制御型発振回路から出力されるターゲットクロッ
ク信号を分周する第２のプログラマブル分周器と、前記
第１のプログラマブル分周器の出力信号及び前記第２の
プログラマブル分周器の出力信号が入力されてその位相
比較結果を前記電圧制御型発振回路に出力する位相周波
数検出器と、前記外部設定手段によりアップ／ダウンカ
ウント周期が可変設定されて、前記第１のプログラマブ
ル分周器から分周されて出力されるクロック信号を計数
してそのアップ／ダウンカウント周期毎に前記第２のプ
ログラマブル分周器の分周率をステップ状に可変させる
アップ／ダウンカウンタと、を備え、前記第２のプログ
ラマブル分周器の分周率の前記アップ／ダウンカウンタ
による可変幅に応じて前記第１のプログラマブル分周器
の分周率を可変させて前記位相周波数検出器に入力され
る前記第１のプログラマブル分周器の出力信号の周波数
を可変させるようにした。

【００２３】従って、基本的に請求項１記載の発明と同
様であるが、アップ／ダウンカウンタに対する入力を電
圧制御型発振回路からのクロック信号に代えて、このク
ロック信号よりも低速な第１のプログラマブル分周器か
ら分周されて出力されるクロック信号としているので、
必要な変調周期を得るためのアップ／ダウンカウンタの
回路規模を小さくすることが可能となり、低コストなＰ
ＬＬ回路となる。

【００２４】請求項４記載の発明は、請求項１ないし３
の何れか一記載のＰＬＬ回路において、前記アップ／ダ
ウンカウンタは、前記第２のプログラマブル分周器の分
周率を前記電圧制御型発振回路の出力がアップ／ダウン
カウント周期毎に基本周波数を中心として変化するよう
にステップ状に可変させる。

【００２５】従って、第２のプログラマブル分周器の分
周率の可変ステップを電圧制御型発振回路の出力が基本
周波数を中心として変化するように一定の振幅で可変さ
せることで、周波数変調された周波数の平均周波数が基
本周波数に等しくなり、システム動作クロック周波数の
平均値が基本周波数でなければならないシステムに対応
可能となる。

【００２６】請求項５記載の発明は、請求項１ないし３
の何れか一記載のＰＬＬ回路において、前記アップ／ダ
ウンカウンタは、前記第２のプログラマブル分周器の分
周率を前記電圧制御型発振回路の出力が常に基本周波数
以上の周波数となるようにステップ状に可変させる。

【００２７】従って、第２のプログラマブル分周器の分
周率の可変ステップを常に電圧制御型発振回路の出力が
基本周波数以上の周波数となるように可変させること
で、周波数変調された周波数とその平均値がシステム動
作基本周波数以上の周波数となり、システム動作クロッ
ク周波数の下限値が基本周波数以上でなければならない
システムに対応可能となる。

【００２８】請求項６記載の発明は、請求項１ないし３
の何れか一記載のＰＬＬ回路において、前記アップ／ダ
ウンカウンタは、前記第２のプログラマブル分周器の分
周率を前記電圧制御型発振回路の出力が常に基本周波数
以下の周波数となるようにステップ状に可変させる。

【００２９】従って、第２のプログラマブル分周器の分
周率の可変ステップを電圧制御型発振回路の出力が常に
基本周波数以下の周波数となるように可変させること
で、周波数変調された周波数とその平均値がシステム動
作基本周波数以下の周波数となり、システム動作クロッ
ク周波数の上限値が基本周波数以下でなければならない
システムに対応可能となる。

【００３０】請求項７記載の画像読取装置は、原稿画像
を照明する照明手段と、この照明手段で照明して得た原
稿画像の反射光を受光して光電変換出力する光電変換手
段と、この光電変換手段の出力信号をデジタル信号に変
換するデジタル変換手段と、タイミング信号を生成する
ための基準クロック信号を出力する請求項１ないし６の
何れか一記載のＰＬＬ回路による基準クロック発生手段
を有して、前記光電変換手段及び前記デジタル変換手段
の動作クロックを発生させるタイミング信号発生手段
と、を備え、前記タイミング信号発生手段は、前記アッ
プ／ダウンカウンタのアップ／ダウンカウント周期の整
数倍が主走査読取同期信号の周期と等しくなるように前
記ＰＬＬ回路から出力される基準クロック信号に基づき
前記主走査読取同期信号を生成する主走査読取同期信号
生成手段を有する。

【００３１】従って、請求項１ないし６の何れか一記載
のＰＬＬ回路による作用・効果に加えて、ＰＬＬ回路の
変調周期がライン周期カウンタと非同期であるとライン
周期カウンタの値が一定値であっても１ライン周期が変
動し、香典返還手段の蓄積時間や読取倍率が変動してし
まうが、アップ／ダウンカウンタのアップ／ダウンカウ
ント周期の整数倍が主走査読取同期信号の周期と等しく
なるようにＰＬＬ回路から出力される基準クロック信号
に基づき主走査読取同期信号を生成することで、読取異
常画像の発生が防止される。

【００３２】請求項８記載の発明は、請求項７記載の画
像読取装置において、前記タイミング信号発生手段は、
前記基準クロック発生手段を含めて同一の専用ＩＣに内
蔵されている。

【００３３】従って、タイミング信号発生手段を基準ク
ロック発生手段を含めて同一の専用ＩＣに集積化させる
ことにより、コスト、実装面積及び放射ノイズの低減が
可能となる。

【００３４】請求項９記載の発明は、請求項７又は８記
載の画像読取装置において、前記タイミング信号発生手
段は、前記基準クロック信号に基づき生成される前記主
走査読取同期信号を計数するライン周期カウンタと、こ
のライン周期カウンタの周期を規定する設定値を可変さ
せる可変設定手段と、を有し、前記可変設定手段は前記
第２のプログラマブル分周器の分周率設定に応じて変化
が生じた周波数に対して前記ライン周期カウンタの設定
値を可変させて前記主走査読取同期信号の１ライン周期
が一定値となるように制御する。

【００３５】従って、複数のシステムクロック信号が存
在する場合など、放射ノイズ対策としてＰＬＬ回路の逓
倍率を可変させた場合、それに応じて１ライン周期が目
標の値となるようにライン周期カウンタの設定値を可変
させることで、ライン周期の誤差が低減する。

【００３６】請求項１０記載の発明は、請求項７ないし
９の何れか一記載の画像読取装置において、前記タイミ
ング信号発生手段は、前記アップ／ダウンカウンタのア
ップ／ダウンカウント周期の整数倍が主走査読取同期信
号の周期と等しくなるように制御できない場合には、１
ライン周期毎に前記アップ／ダウンカウンタの計数値を
クリアさせるカウンタクリア手段を有する。

【００３７】従って、周波数の変調周期が１ライン周期
の整数倍とならない場合には、１ライン周期毎に周波数
を可変させるアップ／ダウンカウンタの計数値をクリア
させることで、ライン周期との同期をとれ、読取異常画
像の発生が防止される。

【００３８】請求項１１記載の発明の電子機器は、タイ
ミング信号を生成するための基準クロック信号を出力す
る請求項１ないし６の何れか一記載のＰＬＬ回路による
基準クロック発生手段と、前記ＰＬＬ回路中の第１のプ
ログラマブル分周器及び第２のプログラマブル分周器の
分周率とアップ／ダウンカウンタのアップ／ダウンカウ
ント周期とを可変設定する外部設定手段と、この外部設
定手段を介して前記ＰＬＬ回路中の第１のプログラマブ
ル分周器及び第２のプログラマブル分周器の分周率とア
ップ／ダウンカウンタのアップ／ダウンカウント周期と
の少なくとも一つを設定操作可能なユーザインタフェー
ス手段と、を備える。

【００３９】従って、請求項１ないし６の何れか一記載
のＰＬＬ回路を備える電子機器が周囲の電子機器に対し
て放射電磁界による誤動作を引き起こすことが発生した
場合でも、ユーザインタフェース手段を備えることによ
り、システム動作に影響の無い範囲で動作周波数を容易
に可変することができ、周囲の環境に与える影響を軽減
することが可能となる。

【００４０】請求項１２記載の発明の電子機器は、外部
設定手段により分周率が可変設定されて発振源から入力
されるクロック信号を分周する第１のプログラマブル分
周器と、入力電圧又は入力電流に応じて発振周波数が制
御されたクロック信号を出力する電圧制御型発振回路
と、前記外部設定手段により分周率が可変設定されて前
記電圧制御型発振回路から出力されるクロック信号を分
周する第２のプログラマブル分周器と、前記第１のプロ
グラマブル分周器の出力信号及び前記第２のプログラマ
ブル分周器の出力信号が入力されてその位相比較結果を
前記電圧制御型発振回路に出力する位相周波数検出器と
を有してタイミング信号を生成するための基準クロック
信号を出力するＰＬＬ回路による基準クロック発生手段
と、前記ＰＬＬ回路中の第１のプログラマブル分周器及
び第２のプログラマブル分周器の分周率を可変設定する
外部設定手段と、この外部設定手段を介して前記ＰＬＬ
回路中の第１のプログラマブル分周器及び第２のプログ
ラマブル分周器の分周率の少なくとも一つを設定操作可
能なユーザインタフェース手段と、を備える。

【００４１】従って、請求項１ないし６記載の発明のよ
うなアップ／ダウンカウンタを備えず、ＳＳＣＧ機能を
持たないＰＬＬ回路を備える電子機器が周囲の電子機器
に対して放射電磁界による誤動作を引き起こすことが発
生した場合でも、ユーザインタフェース手段を備えるこ
とにより、システム動作に影響の無い範囲で動作周波数
を容易に可変することができ、周囲の環境に与える影響
を軽減することが可能となる。

【００４２】請求項１３記載の発明は、請求項１１又は
１２記載の電子機器において、前記ユーザインタフェー
ス手段を通じて設定操作された設定値を記憶する不揮発
性の記憶手段を備える。

【００４３】従って、ユーザインタフェース手段を通じ
て設定した設定値を、不揮発性の記憶手段に保存してお
くことで、電子機器の電源をオフ／オンさせた場合に
も、有効に維持させることが可能となる。

【００４４】請求項１４記載の発明は、請求項１１ない
し１３の何れか一記載の電子機器が、原稿画像を照明す
る照明手段と、この照明手段で照明して得た原稿画像の
反射光を受光して光電変換出力する光電変換手段と、こ
の光電変換手段の出力信号をデジタル信号に変換するデ
ジタル変換手段と、タイミング信号を生成するための基
準クロック信号を出力するＰＬＬ回路による前記基準ク
ロック発生手段を有して、前記光電変換手段及び前記デ
ジタル変換手段の動作クロックを発生させるタイミング
信号発生手段とを備える画像読取装置であって、前記外
部設定手段は、前記ユーザインタフェース手段を通じて
分周率等の設定値が設定変更されたときには、前記基準
クロック信号に基づき生成される前記主走査読取同期信
号を計数するライン周期カウンタの設定値も可変設定す
る。

【００４５】従って、適用される電子機器を画像読取装
置とした場合において、プログラマブル分周器の分周率
の設定によって生じた読取ライン周期の誤差を補正する
ために、周波数の設定値に対応してライン周期カウンタ
の設定値を変更することで、正しい読取ライン周期とす
ることが可能となる。

【００４６】請求項１５記載の発明は、請求項１４記載
の画像読取装置において、前記ライン周期カウンタの設
定値の可変設定は、前記ユーザインタフェース手段の設
定操作により行われる。

【００４７】従って、ユーザインタフェース手段から任
意の値にライン周期カウンタの設定値を変更すること
で、ライン周期を任意の値に補正することが可能とな
る。

【００４８】

【発明の実施の形態】本発明の第一の実施の形態を図１
ないし図６に基づいて説明する。まず、図１に本実施の
形態のＰＬＬ回路１の構成例を示す。

【００４９】このＰＬＬ回路１は、各々分周率Ｎ，Ｍが
可変自在な第１、第２のプログラマブル分周器２，３
と、これらの第１、第２のプログラマブル分周器２，３
から出力される出力信号の位相を比較する位相周波数検
出器４と、位相周波数検出器４からの出力信号をＤＣ電
圧に変換するチャージポンプ回路５と、このチャージポ
ンプ回路５からの信号（電圧又は電流）に応じて発振周
波数が制御されたクロック信号に変換するＶＣＯ（電圧
制御型発振回路）６と、このＶＣＯ６から出力されるク
ロック信号を計数して周期的に第２のプログラマブル分
周器３の分周率Ｍを可変させるカウント周期が可変自在
なＵＰ／ＤＯＷＮカウンタ（アップ／ダウンカウンタ）
７とにより構成されている。

【００５０】ここに、ＰＬＬ回路１外には、第１のプロ
グラマブル分周器２に対して周波数ｆｉｎのクロック信
号（リファレンス信号）を供給する発振源としての水晶
発振器等の発振器８が設けられている。また、第２のプ
ログラマブル分周器３はＶＣＯ６から出力されるクロッ
ク信号を分周してターゲット信号として位相周波数検出
器４に入力させるように接続されている。また、ＰＬＬ
回路１の動作設定を行うＣＰＵ９が設けられている。こ
のＣＰＵ９は、第１，第２のプログラマブル分周器２，
３及びＵＰ／ＤＯＷＮカウンタ７に接続され、これらの
分周率Ｎ，Ｍやアップ／ダウンカウント周期を任意に可
変設定する外部設定手段としても機能する。これによ
り、ＵＰ／ＤＯＷＮカウンタ７は、ＶＣＯ６から出力さ
れるクロック信号（ターゲットクロック信号）を計数
し、その計数値とＣＰＵ９により設定された設定値（ア
ップ／ダウンカウント周期）との比較を行い、その比較
結果に応じてアップ動作又はダウン動作を行うことで、
第２のプログラマブル分周器３の分周率Ｍを可変させる
信号を出力し、分周率Ｍをステップ状に可変させること
ができる。

【００５１】このような構成において、まず、ＰＬＬ回
路１のＰＬＬ動作について説明する。周波数ｆｉｎなる
発振器８の源発振によるクロック信号は、第１のプログ
ラマブル分周器２により分周されて位相周波数検出器４
へリファレンス信号として入力される。一方、ＶＣＯ６
から出力されるクロック信号は、第２のプログラマブル
分周器３により分周されて位相周波数検出器４へターゲ
ット信号として入力される。位相周波数検出器４は、こ
れらのリファレンス信号とターゲット信号との周波数と
位相を比較し、信号のエッジが異なる場合にパルス信号
を発生する。このパルス信号はチャージポンプ回路５に
よって適当なＤＣ電圧に変換され、ＶＣＯ６の出力をよ
り早く或いは遅くする働きをする。ＶＣＯ６から出力さ
れるターゲット信号はこのような補正を受けるので、リ
ファレンス信号とターゲット信号とのエッジの差異は小
さくなっていき、位相と周波数とが一致するまで補正を
続ける。

【００５２】リファレンス信号とターゲット信号の位相
と周波数とが一致すると、位相周波数検出器４はパルス
の生成を行なわなくなり、チャージポンプ回路５とＶＣ
Ｏ６は安定状態となり、ＰＬＬ回路１は図２（ｂ）に示
すようなロックイン状態となり、その状態を保ち続け
る。

【００５３】ここに、ＶＣＯ６からの出力信号は第２の
プログラマブル分周器３で分周し、ターゲット信号とし
て使用されるが、ターゲット信号とリファレンス信号と
はロックイン状態では同じ周波数となる。つまり、第２
のプログラマブル分周器３の分周率をＭ分周とすると、
リファレンス信号のＭ倍の周波数をＶＣＯ６から出力さ
せることができる。

【００５４】一方、周波数ｆｉｎなる発振器８の源発振
によるクロック信号を第１のプログラマブル分周器２で
Ｎ分周した信号をリファレンス信号とすることで、１／
Ｎ倍の周波数をＶＣＯ６から出力させることができる。

【００５５】従って、図１に示すＰＬＬ回路１によれ
ば、第１，第２のプログラマブル分周器２，３を備える
ことにより、周波数ｆｉｎなる発振器８の源発振による
クロック信号をＭ／Ｎ倍した信号（ｆｉｎ×Ｍ／Ｎ）を
ＶＣＯ６から出力させることができる。

【００５６】次に、本実施の形態のＰＬＬ回路１におけ
るＵＰ／ＤＯＷＮカウンタ７を利用したＳＳＣＧ動作に
ついて説明する。ＵＰ／ＤＯＷＮカウンタ７はＶＣＯ６
から出力されるクロック信号を“０”よりアップカウン
ト動作しその計数値が予めＣＰＵ９より設定された設定
値になったときにダウンカウント動作に切換えるととも
に、第２のプログラマブル分周器３の分周率Ｍを例えば
可変幅“１”を減算し“Ｍ−１”分周にセットする。引
き続き、ＵＰ／ＤＯＷＮカウンタ７はダウンカウント動
作を行い、再び“０”となったときにアップカウント動
作に切換えるとともに第２のプログラマブル分周器３の
分周率Ｍを例えば可変幅“１”を加算し“Ｍ＋１”分周
にセットする。このような動作をアップ／ダウンカウン
ト周期毎に繰返すことで、周波数ｆｉｎなる発振器８の
源発振によるクロック信号の（Ｍ−１）／Ｎ倍と（Ｍ＋
１）／Ｎ倍の出力クロック信号をＶＣＯ６より出力させ
ることができる。

【００５７】しかしながら、以上の動作において、図２
で説明したように、ロックイン状態となるまでの時間が
存在するため、ロックイン時間０のような理想的な周波
数変動は実現できない。また、ロックイン時間はチャー
ジポンプ回路５やＶＣＯ６の性能により変動し、このチ
ャージポンプ回路５やＶＣＯ６の性能はユーザが制御す
ることは難しい。

【００５８】そこで、本実施の形態では、必要な周波数
変動特性を得るため、容易に制御可能な第１，第２のプ
ログラマブル分周器２，３の分周率Ｎ，Ｍを対応させて
可変することでロックイン時間、即ち、第２のプログラ
マブル分周器３の分周率Ｍをステップ状に可変させたと
きのＶＣＯ６の出力変化時間を可変させるよう制御する
ものである。このような第１，第２のプログラマブル分
周器２，３の分周率Ｎ，Ｍを可変することによるロック
イン時間制御について説明する。例えば、周波数ｆｉｎ
なる発振器８の源発振によるクロック信号の２倍の周波
数をＶＣＯ６より出力させるためには、Ｎ＝２Ｍの関係
を保つ分周率Ｎ，Ｍを設定する必要がある。よって、例
えば、Ｎ＝１とすればＭ＝２となり、Ｎ＝１０とすれば
Ｍ＝２０となる。Ｎ＝１，Ｍ＝２の場合に位相周波数検
出器４に入るリファレンス信号、ターゲット信号は比較
的高い周波数となり、単位時間当りのエッジ比較回数が
多くなり、図３（ｂ）に示すようにロックイン時間が早
い。一方、Ｎ＝１０，Ｍ＝２０の場合に位相周波数検出
器４に入るリファレンス信号、ターゲット信号は比較的
低い周波数となり、単位時間当りのエッジ比較回数が少
なくなり、図３（ｃ）に示すようにロックイン時間が遅
くなる。このような特性を利用し、第１，第２のプログ
ラマブル分周器２，３の分周率Ｎ，Ｍを対応させて可変
することで必要な周波数変動特性を得ることが可能とな
る。

【００５９】ところで、ＵＰ／ＤＯＷＮカウンタ７から
第２のプログラマブル分周器３の分周率Ｍを加減算する
値は整数とし、この分周率Ｍをステップ状に可変させる
ための、より具体的な構成例を図４を参照して説明す
る。ここでは、ＵＰ／ＤＯＷＮカウンタ７は、ＶＣＯ６
から出力されるクロック信号を計数する第１のＵＰ／Ｄ
ＯＷＮカウンタ７ａと、この第１のＵＰ／ＤＯＷＮカウ
ンタ７ａの計数値がＣＰＵ９によりめ設定された設定値
Ａや０でＵＰ／ＤＯＷＮ動作を切換えたときの信号をカ
ウントする第２のＵＰ／ＤＯＷＮカウンタ７ｂとにより
構成されており、第２のＵＰ／ＤＯＷＮカウンタ７ｂは
その計数値がＣＰＵ９により設定された設定値Ｂになっ
たときにダウンカウント動作に切換えを行い、“０”と
なったときにアップカウント動作に切換えを行う。この
第２のＵＰ／ＤＯＷＮカウンタ７ｂの計数値は第２のプ
ログラマブル分周器３の分周率Ｍを加減算する値として
使用され、分周率Ｍをステップ状に可変させることがで
きる。

【００６０】この場合、分周率Ｍのステップ状の可変例
を示すと、２ステップでの加減算とすれば、図５（ａ）
に示すような周波数変動となり、３ステップでの加減算
とすれば、図５（ｂ）に示すような周波数変動となり、
４ステップでの加減算とすれば、図５（ｃ）に示すよう
な周波数変動となる。

【００６１】より実際的には、例えば、３ステップでの
周波数変動の場合であれば、図６（ａ）に示すように、
分周率を（Ｍ−１），Ｍ，（Ｍ＋１）の間でステップ状
に変動させることにより、ＶＣＯ６から出力されるクロ
ック信号がｆｉｎ×（Ｍ−１）／Ｎ，ｆｉｎ×Ｍ／Ｎ，
ｆｉｎ×（Ｍ＋１）／Ｎの如く基本周波数ｆｉｎ×Ｍ／
Ｎを中心として変化するように制御することができる。
２ステップでの周波数変動の場合であれば、図６（ｂ）
に示すように、分周率を（Ｍ−１），（Ｍ＋１）の間で
ステップ状に変動させることにより、ＶＣＯ６から出力
されるクロック信号がｆｉｎ×（Ｍ−１）／Ｎ，ｆｉｎ
×（Ｍ＋１）／Ｎの如く基本周波数ｆｉｎ×Ｍ／Ｎを中
心として変化するように制御することができる。

【００６２】このように、第２のプログラマブル分周器
３の分周率Ｍの可変ステップを基本周波数を中心として
一定の振幅で可変させることで、周波数変調された周波
数の平均周波数が基本周波数に等しくなり、システム動
作クロック周波数の平均値が基本周波数でなければなら
ないシステムに対応可能となる。

【００６３】また、２ステップでの周波数変動の場合の
例で説明すれば、図６（ｃ）に示すように、分周率を
Ｍ，（Ｍ＋１）の間でステップ状に変動させることによ
り、ＶＣＯ６から出力されるクロック信号がｆｉｎ×Ｍ
／Ｎ，ｆｉｎ×（Ｍ＋１）／Ｎの如く、第２のプログラ
マブル分周器３の分周率Ｍの可変ステップを常に基本周
波数ｆｉｎ×Ｍ／Ｎ以上の周波数で可変させることで、
周波数変調された周波数とその平均値がシステム動作基
本周波数以上の周波数となるようにしてもよい。これに
よれば、システム動作クロック周波数の下限値が基本周
波数ｆｉｎ×Ｍ／Ｎ以上でなければならないシステムに
対応可能となる。

【００６４】一方、２ステップでの周波数変動の場合の
例で説明すれば、図６（ｄ）に示すように、分周率を
（Ｍ−１），Ｍの間でステップ状に変動させることによ
り、ＶＣＯ６から出力されるクロック信号がｆｉｎ×
（Ｍ−１）／Ｎ，ｆｉｎ×Ｍ／Ｎの如く、第２のプログ
ラマブル分周器３の分周率Ｍの可変ステップを常に基本
周波数ｆｉｎ×Ｍ／Ｎ以下の周波数で可変させること
で、周波数変調された周波数とその平均値がシステム動
作基本周波数以下の周波数となるようにしてもよい。こ
れによれば、システム動作クロック周波数の上限値が基
本周波数ｆｉｎ×Ｍ／Ｎ以下でなければならないシステ
ムに対応可能となる。

【００６５】何れにしても、本実施の形態によれば、入
力段に第１のプログラマブル分周器２とＶＣＯ６からの
クロック信号を分周して位相周波数検出器４に入力する
第２のプログラマブル分周器３とＶＣＯ６からのクロッ
ク信号を計数することで第２のプログラマブル分周器３
の分周率をステップ状に可変させるＵＰ／ＤＯＷＮカウ
ンタ７とを備えるだけの簡単な回路でＳＳＣＧ機能を持
たせたＰＬＬ回路１となる。この際、分周率Ｎが可変な
第１のプログラマブル分周器２を有するので、位相周波
数検出器４へ入力されるリファレンス信号の周波数を可
変させることにより、第２のプログラマブル分周器３か
ら出力されてくるターゲット信号との比較に要する時間
を変えることができ、第２のプログラマブル分周器３の
分周率Ｍを可変させたときのＶＣＯ６の出力の変化時間
を当該ＰＬＬ回路１中に含まれるチャージポンプ回路５
やＶＣＯ６の特性に合わせて適切な値に設定することが
可能となる。この結果、チャージポンプ回路５やＶＣＯ
６の特性が不明な状態であっても、ＶＣＯ６の出力の変
化時間をＳＳＣＧ機能の実現に適切な値に調整すること
が可能なＰＬＬ回路１となる。

【００６６】本発明の第二の実施の形態を図７に基づい
て説明する。第一の実施の形態で示した部分と同一部分
は同一符号を用いて示し、説明も省略する（以降の実施
の形態でも同様とする）。

【００６７】本実施の形態では、ＵＰ／ＤＯＷＮカウン
タ７に入力されるクロック信号を、ＶＣＯ６からのクロ
ック信号に代えて、発振器８からのクロック信号とした
ものである。

【００６８】本実施の形態による構成の場合、動作的に
は、第一の実施の形態の場合と同様であるが、ＵＰ／Ｄ
ＯＷＮカウンタ７に対する入力をＶＣＯ６からのクロッ
ク信号に代えて、このクロック信号よりも低速な発振器
８から出力されるクロック信号としているので、必要な
変調周期を得るためのＵＰ／ＤＯＷＮカウンタ７の回路
規模を小さくすることが可能となり、低コストなＰＬＬ
回路１となる。

【００６９】本発明の第三の実施の形態を図８に基づい
て説明する。本実施の形態では、ＵＰ／ＤＯＷＮカウン
タ７に入力されるクロック信号を、ＶＣＯ６からのクロ
ック信号に代えて、第１のプログラマブル分周器２から
分周されて出力されるクロック信号としたものである。

【００７０】本実施の形態による構成の場合も、動作的
には、第一の実施の形態の場合と同様であるが、ＵＰ／
ＤＯＷＮカウンタ７に対する入力をＶＣＯ６からのクロ
ック信号に代えて、このクロック信号よりも低速な第１
のプログラマブル分周器２から分周されて出力されるク
ロック信号としているので、必要な変調周期を得るため
のＵＰ／ＤＯＷＮカウンタ７の回路規模を小さくするこ
とが可能となり、低コストなＰＬＬ回路１となる。

【００７１】本発明の第四の実施の形態を図９ないし図
１３に基づいて説明する。本実施の形態は、電子機器で
もある画像読取装置（スキャナ）への適用例を示す。

【００７２】まず、図９に画像読取装置の概略構成例を
示す。この画像読取装置は、コンタクトガラス１１上に
載置された原稿を照明手段としてのランプ１２によりス
リット露光しながら副走査方向にスキャニングさせ、そ
の時の原稿からの反射光を第１ミラー１３、第２ミラー
１４、第３ミラー１５及び結像レンズ１６を介して光電
変換手段としてのＣＣＤイメージセンサ１７上に縮小結
像させるように構成されている。ここに、ランプ１２と
第１ミラー１３とは第１キャリッジ１８に搭載され、第
２ミラー１４と第３ミラー１５とは第２キャリッジ１９
に搭載され、スキャナモータ２０による駆動の下、２：
１の速度比で副走査方向に移動するように構成されてい
る。また、２１はシェーディングデータ生成用の基準白
板である。

【００７３】ＣＣＤイメージセンサ１７はセンサボード
２２上に搭載されている。このセンサボード２２上には
ＣＣＤイメージセンサ１７から光電変換されて出力され
る信号をアナログ処理するアナログＡＳＩＣ２３と、ア
ナログ処理された信号をデジタル信号に変換するデジタ
ル変換手段としてのＡＤＣ（アナログ・デジタルコンバ
ータ）２４と、ＣＣＤイメージセンサ１７を駆動するた
めのドライバ２５と、ＣＣＤイメージセンサ１７やアナ
ログＡＳＩＣ（Application Specified ＩＣ）２３やＡ
ＤＣ２４に対して動作クロックを発生させるタイミング
信号発生手段としてのタイミング生成部２６と、発振器
８とが搭載されている。ここに、タイミング生成部２６
は図１（又は図４）に示したような構成のＰＬＬ回路１
を基準クロック発生手段として含んでおり、このＰＬＬ
回路１を含めて同一の専用ＩＣであるＡＳＩＣ２７に内
蔵されている。

【００７４】ＡＤＣ２４には、デジタル信号に変換され
た読取画像データに対して必要な画像処理を施す画像処
理部２８が接続されている。この画像処理部２８を有す
る画像処理装置２９側にＣＰＵ９は設けられている。

【００７５】また、タイミング生成部２６は、図１１
（又は１２）に示すように、ＰＬＬ回路１の他、例え
ば、ＵＰ／ＤＯＷＮカウンタ７のアップ／ダウンカウン
ト周期の整数倍が主走査読取同期信号の周期と等しくな
るようにＰＬＬ回路１から出力される出力クロック信号
（基準クロック信号）に基づき主走査読取同期信号を生
成する主走査読取同期信号生成手段としての主走査同期
信号生成部３０を備えている。この主走査同期信号生成
部３０はライン周期カウンタ３１を有している。

【００７６】このような構成において、ＰＬＬ回路１の
動作（ＰＬＬ動作、ＳＳＣＧ動作等）は、第一の実施の
形態で前述した通りであるが、本実施の形態では、要求
される仕様に応じて図６（ａ）〜図６（ｄ）の何れかに
示したようにステップ状に可変させる方式とされてい
る。そして、ＶＣＯ６の出力クロック信号は必要に応じ
て分周され、ＣＣＤイメージセンサ１７を駆動するため
に必要なクロックが生成される。このクロックを基準と
して、ＣＣＤイメージセンサ１７の１ラインの読取周期
に同期した同期信号も生成される（図１３参照）。

【００７７】この１ライン周期は画像読取装置の読取速
度及び読取分解能に対応して決まるものである。上述し
たＰＬＬ回路１の変調周期がライン周期カウンタ３１と
非同期であると、ライン周期カウンタ３１の値が一定値
であったとしても、１ライン周期は変動してしまうこと
になる。そして、ライン周期が変動すると、ＣＣＤイメ
ージセンサ１７の蓄積時間や読取倍率も変動することに
なる。また、周波数の変調周期に対応した画像データの
レベル変動が問題となる場合が生じる。

【００７８】ちなみに、図１８は一般的なＣＣＤイメー
ジセンサの駆動タイミングチャートであり、tINT（光蓄
積時間）が１ライン周期となる（周知の駆動タイミング
チャートであるので、詳細説明は省略する）。

【００７９】このような不具合を防止するため、ＰＬＬ
回路１における変調周期が１ライン周期の整数分の１
（１／３〜１／９程度）となるような値を設定する。例
えば、画像読取装置の読取線速が２５４ｍｍ／ｓｅｃで
読取密度が６００ｄｐｉの場合、１ライン周期は１６
６．６６７μｓｅｃとなる。このとき、画素周波数を４
７．５２ＭＨｚとすると、１ライン周期は７９２０画素
クロックである。そこで、主走査同期信号生成部３０
は、ＵＰ／ＤＯＷＮカウンタ７の切換えカウント値を７
９２０の整数分の１（ＶＣＯ６出力を分周して画素クロ
ックを生成している場合は、７９２０の整数分の１した
値に分周倍した値）とすることで、変調周期と１ライン
周期との同期を取ることができる。これにより、読取異
常画像の発生を防止することができる。

【００８０】また、本実施の形態では、ＰＬＬ回路１を
含むタイミング生成部２６を、上述の機能を集約したＡ
ＳＩＣ２７としているので、コスト、実装面積及び放射
ノイズの低減を図ることもできる。

【００８１】また、本実施の形態において、複数のシス
テムクロックが存在し、放射ノイズ対策としてＰＬＬ回
路１の逓倍率を可変させた場合を想定すると、それに応
じて１ライン周期が目標の値となるようにライン周期カ
ウンタ３１の設定値を、ＣＰＵ９を可変設定手段として
可変させるようにすれば、ライン周期の誤差を低減させ
ることができる。

【００８２】さらに、場合によっては、１ライン周期が
変調周期の整数倍となるように制御できないこともある
が、このような場合には、ＣＰＵ９による判定の下、主
走査同期信号生成部３０からＵＰ／ＤＯＷＮカウンタ７
に対してクリア信号を生成出力し、１ライン周期毎にＵ
Ｐ／ＤＯＷＮカウンタ７の計数値をクリアさせることで
（カウンタクリア手段の機能）、強制的に変調周期とラ
イン周期との同期を取るようにすれば、ライン周期の誤
差を低減させ、読取異常画像を防止することができる。

【００８３】なお、本実施の形態の画像読取装置では、
図１に示したような構成のＰＬＬ回路１を用いて例で説
明したが、図７に対応する図１４に示すような構成のＰ
ＬＬ回路１や、図８に対応する図１５に示すような構成
のＰＬＬ回路１を用いて構成してもよい。

【００８４】本発明の第五の実施の形態を図１６に基づ
いて説明する。本実施の形態も、電子機器、特に図９に
示したような画像読取装置への適用例を示す。

【００８５】第四の実施の形態で前述したように、ＰＬ
Ｌ回路１を画像読取装置のような電子機器に用いること
で、各国で規制しているＥＭＩ規格を容易に満足するこ
とが可能となる。ところが、このような規格を満足して
いたとしても、実際には動作周波数の電磁波が周囲の電
子機器に対して、影響を与えてしまい誤動作を引き起こ
す場合もある。

【００８６】そこで、本実施の形態では、第１，第２の
プログラマブル分周器２，３の分周率Ｎ，Ｍ及びＵＰ／
ＤＯＷＮカウンタ７のアップ／ダウンカウント周期の少
なくとも一つ（全て又は何れか）を設定可能なユーザイ
ンタフェース手段となる操作部３２を外部設定手段とし
てのＣＰＵ９に対して設けたものである。これにより、
ＬＣＤなどにより構成された操作パネルによる操作部３
２からユーザがこれらの設定値に関する設定操作を行
い、システム動作に影響の無い範囲で動作周波数を可変
させることで、周囲の環境（電子機器）に与える電磁波
の影響を軽減することができる。

【００８７】この際、ＣＰＵ９には記憶手段としての不
揮発性のメモリ３３が接続されており、操作部３２を通
じて設定された第１，第２のプログラマブル分周器２，
３の分周率Ｎ，Ｍ及びＵＰ／ＤＯＷＮカウンタ７のアッ
プ／ダウンカウント周期に関する設定値はメモリ３３に
保存されるように構成されている。これにより、画像読
取装置（電子機器）の主電源を一度遮断した後、電源を
再投入した場合にも、これらの設定値を有効に維持させ
ることができる。

【００８８】ところで、第四の実施の形態で前述したよ
うに、画像読取装置にＰＬＬ回路１を用いた場合、ＶＣ
Ｏ６の出力クロックは必要に応じて分周され、ＣＣＤイ
メージセンサ１７を駆動するために必要なクロックが生
成される。このクロックを基準として、ＣＣＤイメージ
センサ１７の１ラインの読取周期に同期した同期信号も
生成される。この１ライン周期は画像読取装置の読取速
度及び読取分解能に対応して決まるものであり、ＰＬＬ
回路１の周波数を可変させてしまうと、１ライン周期は
変動してしまうことになる。このライン周期が変動する
と、ＣＣＤイメージセンサ１７の蓄積時間や読取倍率も
変動することになる。

【００８９】そこで、本実施の形態では、設定された周
波数（ＰＬＬ設定値）に対応して、ライン周期カウンタ
３１の設定値をＣＰＵ９により演算して自動的に設定変
更されるようにし、ライン周期が必要な公差内に収まる
ように構成されている。また、操作部３２上の設定操作
により、ＣＰＵ９を介して主走査同期信号生成部３０中
のライン周期カウンタ３１の設定値を可変可能とされて
いる。これにより、ライン周期が必要な公差内に収まる
ように調整を行い、なおかつ、必要に応じて任意の値に
ライン周期設定を可変できることとなる。

【００９０】なお、本実施の形態は、図１７に示すよう
に、ＳＳＣＧ機能を持たないＰＬＬ回路３４（ＵＰ／Ｄ
ＯＷＮカウンタ７を有しない）を備えるタイミング生成
部３５による場合にも適用可能で（第１，第２のプログ
ラマブル分周器２，３の分周率Ｎ，Ｍに関して設定可
能）、同様な効果が得られる。

【００９１】また、本実施の形態では、電子機器とし
て、特に画像読取装置への適用例で説明したが、画像読
取装置に限らず、例えばレーザによる光書込み装置を備
えるプリンタ等であっても適用可能である。

【００９２】

【発明の効果】請求項１記載の発明のＰＬＬ回路によれ
ば、入力段に第１のプログラマブル分周器と電圧制御型
発振回路からのクロック信号を分周して位相周波数検出
器に入力する第２のプログラマブル分周器と電圧制御型
発振回路からのクロック信号を計数することで第２のプ
ログラマブル分周器の分周率をステップ状に可変させる
アップ／ダウンカウンタとを備えるだけの簡単な回路で
ＳＳＣＧ機能を持たせたＰＬＬ回路を提供でき、この
際、分周率可変な第１のプログラマブル分周器を有する
ので、位相周波数検出器へ入力されるリファレンスクロ
ック信号の周波数を可変させることにより、第２のプロ
グラマブル分周器から出力されてくるクロック信号との
比較に要する時間を変えることができ、第２のプログラ
マブル分周器の分周率を可変させたときの電圧制御型発
振回路の出力の変化時間を当該ＰＬＬ回路中に含まれる
チャージポンプ回路や電圧制御型発振回路の特性に合わ
せて適切な値に設定することが可能となり、この結果、
チャージポンプ回路や電圧制御型発振回路の特性が不明
な状態であっても、電圧制御型発振回路の出力の変化時
間をＳＳＣＧ機能の実現に適切な値に調整することが可
能なＰＬＬ回路を提供できる。

【００９３】請求項２記載の発明のＰＬＬ回路によれ
ば、基本的に請求項１記載の発明と同様な効果が得られ
るが、特に、アップ／ダウンカウンタに対する入力を電
圧制御型発振回路からのクロック信号に代えて、このク
ロック信号よりも低速な発振源から出力されるクロック
信号としているので、必要な変調周期を得るためのアッ
プ／ダウンカウンタの回路規模を小さくすることが可能
となり、低コストなＰＬＬ回路を提供できる。

【００９４】請求項３記載の発明のＰＬＬ回路によれ
ば、基本的に請求項１記載の発明と同様な効果が得られ
るが、特に、アップ／ダウンカウンタに対する入力を電
圧制御型発振回路からのクロック信号に代えて、このク
ロック信号よりも低速な第１のプログラマブル分周器か
ら分周されて出力されるクロック信号としているので、
必要な変調周期を得るためのアップ／ダウンカウンタの
回路規模を小さくすることが可能となり、低コストなＰ
ＬＬ回路を提供できる。

【００９５】請求項４記載の発明によれば、請求項１な
いし３の何れか一記載のＰＬＬ回路において、第２のプ
ログラマブル分周器の分周率の可変ステップを電圧制御
型発振回路の出力が基本周波数を中心として変化するよ
う一定の振幅で可変させるようにしたので、周波数変調
された周波数の平均周波数が基本周波数に等しくなり、
システム動作クロック周波数の平均値が基本周波数でな
ければならないシステムに対応することができる。

【００９６】請求項５記載の発明によれば、請求項１な
いし３の何れか一記載のＰＬＬ回路において、第２のプ
ログラマブル分周器の分周率の可変ステップを電圧制御
型発振回路の出力が常に基本周波数以上の周波数となる
ように可変させるようにしたので、周波数変調された周
波数とその平均値がシステム動作基本周波数以上の周波
数となり、システム動作クロック周波数の下限値が基本
周波数以上でなければならないシステムに対応すること
ができる。

【００９７】請求項６記載の発明によれば、請求項１な
いし３の何れか一記載のＰＬＬ回路において、第２のプ
ログラマブル分周器の分周率の可変ステップを電圧制御
型発振回路の出力が常に基本周波数以下の周波数となる
ように可変させるようにしたので、周波数変調された周
波数とその平均値がシステム動作基本周波数以下の周波
数となり、システム動作クロック周波数の上限値が基本
周波数以下でなければならないシステムに対応すること
ができる。

【００９８】請求項７記載の画像読取装置によれば、請
求項１ないし６の何れか一記載のＰＬＬ回路による効果
に加えて、ＰＬＬ回路の変調周期がライン周期カウンタ
と非同期であるとライン周期カウンタの値が一定値であ
っても１ライン周期が変動し、香典返還手段の蓄積時間
や読取倍率が変動してしまうが、アップ／ダウンカウン
タのアップ／ダウンカウント周期の整数倍が主走査読取
同期信号の周期と等しくなるようにＰＬＬ回路から出力
される基準クロック信号に基づき主走査読取同期信号を
生成するようにしたので、読取異常画像の発生を防止で
きる。

【００９９】請求項８記載の発明によれば、請求項７記
載の画像読取装置において、タイミング信号発生手段を
基準クロック発生手段を含めて同一の専用ＩＣに集積化
させたので、コスト、実装面積及び放射ノイズの低減を
図ることができる。

【０１００】請求項９記載の発明によれば、請求項７又
は８記載の画像読取装置において、複数のシステムクロ
ック信号が存在する場合など、放射ノイズ対策としてＰ
ＬＬ回路の逓倍率を可変させた場合、それに応じて１ラ
イン周期が目標の値となるようにライン周期カウンタの
設定値を可変させるようにしたので、ライン周期の誤差
を低減させることができる。

【０１０１】請求項１０記載の発明によれば、請求項７
ないし９の何れか一記載の画像読取装置において、周波
数の変調周期が１ライン周期の整数倍とならない場合に
は、１ライン周期毎に周波数を可変させるアップ／ダウ
ンカウンタの計数値をクリアさせるようにしたので、ラ
イン周期との同期をとれ、読取異常画像の発生を防止で
きる。

【０１０２】請求項１１記載の発明の電子機器によれ
ば、請求項１ないし６の何れか一記載のＰＬＬ回路を備
える電子機器が周囲の電子機器に対して放射電磁界によ
る誤動作を引き起こすことが発生した場合でも、ユーザ
インタフェース手段を備えることにより、システム動作
に影響の無い範囲で動作周波数を容易に可変することが
でき、周囲の環境に与える影響を軽減することができ
る。

【０１０３】請求項１２記載の発明の電子機器によれ
ば、請求項１ないし６記載の発明のようなアップ／ダウ
ンカウンタを備えず、ＳＳＣＧ機能を持たないＰＬＬ回
路を備える電子機器が周囲の電子機器に対して放射電磁
界による誤動作を引き起こすことが発生した場合でも、
ユーザインタフェース手段を備えることにより、システ
ム動作に影響の無い範囲で動作周波数を容易に可変する
ことができ、周囲の環境に与える影響を軽減することが
できる。

【０１０４】請求項１３記載の発明によれば、請求項１
１又は１２記載の電子機器において、ユーザインタフェ
ース手段を通じて設定した設定値を、不揮発性の記憶手
段に保存しておくようにしたので、電子機器の電源をオ
フ／オンさせた場合にも、有効に維持させることができ
る。

【０１０５】請求項１４記載の発明によれば、適用され
る電子機器を画像読取装置とした場合において、プログ
ラマブル分周器の分周率の設定によって生じた読取ライ
ン周期の誤差を補正するために、周波数の設定値に対応
してライン周期カウンタの設定値を変更することで、正
しい読取ライン周期とすることができる。

【０１０６】請求項１５記載の発明によれば、請求項１
４記載の画像読取装置において、ユーザインタフェース
手段から任意の値にライン周期カウンタの設定値を変更
するようにしたので、ライン周期を任意の値に補正する
ことができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を示すＰＬＬ回路を
中心としたブロック図である。

【図２】そのＰＬＬロックイン動作を示すタイミングチ
ャートである。

【図３】ロック時間の遅速関係を示すタイミングチャー
トである。

【図４】分周率をステップ状に可変させるための構成例
を示すブロック図である。

【図５】分周率のステップ状の可変例を示すタイミング
チャートである。

【図６】より実際的な分周率のステップ状の可変例を示
すタイミングチャートである。

【図７】本発明の第二の実施の形態を示すＰＬＬ回路を
中心としたブロック図である。

【図８】本発明の第三の実施の形態を示すＰＬＬ回路を
中心としたブロック図である。

【図９】本発明の第四の実施の形態を示す画像読取装置
の概略構成図である。

【図１０】センサボード上の実装回路例を示すブロック
図である。

【図１１】そのタイミング生成部を中心として示すブロ
ック図である。

【図１２】分周率をステップ状に可変させるための構成
例を示すブロック図である。

【図１３】より実際的な分周率のステップ状の可変例を
示すタイミングチャートである。

【図１４】ＰＬＬ回路の変形例を示すブロック図であ
る。

【図１５】ＰＬＬ回路の他の変形例を示すブロック図で
ある。

【図１６】本発明の第五の実施の形態のセンサボード上
の実装回路例を中心に示すブロック図である。

【図１７】ＳＳＣＧ機能を持たないＰＬＬ回路の構成例
を示すブロック図である。

【図１８】一般的なＣＣＤイメージセンサの駆動タイミ
ングを示すタイミングチャートである。

【符号の説明】

１ ＰＬＬ回路、基準クロック発生手段 ２ 第１のプログラマブル分周器 ３ 第２のプログラマブル分周器 ６ 電圧制御型発振回路 ７ アップ／ダウンカウンタ ８ 発振源 ９ 外部設定手段、可変設定手段 １２ 照明手段 １７ 光電変換手段 ２４ デジタル変換手段 ２６ タイミング信号発生手段 ２７ 専用ＩＣ ３０ 主走査同期信号生成手段 ３１ ライン周期カウンタ ３２ ユーザインタフェース手段 ３３ 不揮発性の記憶手段 ３４ ＰＬＬ回路 ３５ タイミング信号発生手段

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C051 AA01 BA03 DA03 DB01 DB08 DB18 DC03 DC07 DE03 5C072 AA01 CA02 DA02 DA04 EA05 FB08 5J106 PP03 QQ08 RR01 RR06 RR13 RR14 RR18

Claims (15)

【特許請求の範囲】
1. 【請求項１】 外部設定手段により分周率が可変設定さ
   れて発振源から入力されるクロック信号を分周する第１
   のプログラマブル分周器と、 入力電圧又は入力電流に応じて発振周波数が制御された
   クロック信号を出力する電圧制御型発振回路と、 前記外部設定手段により分周率が可変設定されて前記電
   圧制御型発振回路から出力されるクロック信号を分周す
   る第２のプログラマブル分周器と、 前記第１のプログラマブル分周器の出力信号及び前記第
   ２のプログラマブル分周器の出力信号が入力されてその
   位相比較結果を前記電圧制御型発振回路に出力する位相
   周波数検出器と、 前記外部設定手段によりアップ／ダウンカウント周期が
   可変設定されて、前記電圧制御型発振回路から出力され
   るクロック信号を計数してそのアップ／ダウンカウント
   周期毎に前記第２のプログラマブル分周器の分周率をス
   テップ状に可変させるアップ／ダウンカウンタと、を備
   え、 前記第２のプログラマブル分周器の分周率の前記アップ
   ／ダウンカウンタによる可変幅に応じて前記第１のプロ
   グラマブル分周器の分周率を可変させて前記位相周波数
   検出器に入力される前記第１のプログラマブル分周器の
   出力信号の周波数を可変させるようにしたＰＬＬ回路。
2. 【請求項２】 外部設定手段により分周率が可変設定さ
   れて発振源から入力されるクロック信号を分周する第１
   のプログラマブル分周器と、 入力電圧又は入力電流に応じて発振周波数が制御された
   クロック信号を出力する電圧制御型発振回路と、 前記外部設定手段により分周率が可変設定されて前記電
   圧制御型発振回路から出力されるターゲットクロック信
   号を分周する第２のプログラマブル分周器と、 前記第１のプログラマブル分周器の出力信号及び前記第
   ２のプログラマブル分周器の出力信号が入力されてその
   位相比較結果を前記電圧制御型発振回路に出力する位相
   周波数検出器と、 前記外部設定手段によりアップ／ダウンカウント周期が
   可変設定されて、前記発振源から出力されるクロック信
   号を計数してそのアップ／ダウンカウント周期毎に前記
   第２のプログラマブル分周器の分周率をステップ状に可
   変させるアップ／ダウンカウンタと、を備え、 前記第２のプログラマブル分周器の分周率の前記アップ
   ／ダウンカウンタによる可変幅に応じて前記第１のプロ
   グラマブル分周器の分周率を可変させて前記位相周波数
   検出器に入力される前記第１のプログラマブル分周器の
   出力信号の周波数を可変させるようにしたＰＬＬ回路。
3. 【請求項３】 外部設定手段により分周率が可変設定さ
   れて発振源から入力されるクロック信号を分周する第１
   のプログラマブル分周器と、 入力電圧又は入力電流に応じて発振周波数が制御された
   クロック信号を出力する電圧制御型発振回路と、 前記外部設定手段により分周率が可変設定されて前記電
   圧制御型発振回路から出力されるクロック信号を分周す
   る第２のプログラマブル分周器と、 前記第１のプログラマブル分周器の出力信号及び前記第
   ２のプログラマブル分周器の出力信号が入力されてその
   位相比較結果を前記電圧制御型発振回路に出力する位相
   周波数検出器と、 前記外部設定手段によりアップ／ダウンカウント周期が
   可変設定されて、前記第１のプログラマブル分周器から
   分周されて出力されるクロック信号を計数してそのアッ
   プ／ダウンカウント周期毎に前記第２のプログラマブル
   分周器の分周率をステップ状に可変させるアップ／ダウ
   ンカウンタと、を備え、 前記第２のプログラマブル分周器の分周率の前記アップ
   ／ダウンカウンタによる可変幅に応じて前記第１のプロ
   グラマブル分周器の分周率を可変させて前記位相周波数
   検出器に入力される前記第１のプログラマブル分周器の
   出力信号の周波数を可変させるようにしたＰＬＬ回路。
4. 【請求項４】 前記アップ／ダウンカウンタは、前記第
   ２のプログラマブル分周器の分周率を前記電圧制御型発
   振回路の出力がアップ／ダウンカウント周期毎に基本周
   波数を中心として変化するようにステップ状に可変させ
   る請求項１ないし３の何れか一記載のＰＬＬ回路。
5. 【請求項５】 前記アップ／ダウンカウンタは、前記第
   ２のプログラマブル分周器の分周率を前記電圧制御型発
   振回路の出力が常に基本周波数以上の周波数となるよう
   にステップ状に可変させる請求項１ないし３の何れか一
   記載のＰＬＬ回路。
6. 【請求項６】 前記アップ／ダウンカウンタは、前記第
   ２のプログラマブル分周器の分周率を前記電圧制御型発
   振回路の出力が常に基本周波数以下の周波数となるよう
   にステップ状に可変させる請求項１ないし３の何れか一
   記載のＰＬＬ回路。
7. 【請求項７】 原稿画像を照明する照明手段と、 この照明手段で照明して得た原稿画像の反射光を受光し
   て光電変換出力する光電変換手段と、 この光電変換手段の出力信号をデジタル信号に変換する
   デジタル変換手段と、 タイミング信号を生成するための基準クロック信号を出
   力する請求項１ないし６の何れか一記載のＰＬＬ回路に
   よる基準クロック発生手段を有して、前記光電変換手段
   及び前記デジタル変換手段の動作クロックを発生させる
   タイミング信号発生手段と、を備え、 前記タイミング信号発生手段は、前記アップ／ダウンカ
   ウンタのアップ／ダウンカウント周期の整数倍が主走査
   読取同期信号の周期と等しくなるように前記ＰＬＬ回路
   から出力される基準クロック信号に基づき前記主走査読
   取同期信号を生成する主走査読取同期信号生成手段を有
   する画像読取装置。
8. 【請求項８】 前記タイミング信号発生手段は、前記基
   準クロック発生手段を含めて同一の専用ＩＣに内蔵され
   ている請求項７記載の画像読取装置。
9. 【請求項９】 前記タイミング信号発生手段は、前記基
   準クロック信号に基づき生成される前記主走査読取同期
   信号を計数するライン周期カウンタと、このライン周期
   カウンタの周期を規定する設定値を可変させる可変設定
   手段と、を有し、前記可変設定手段は前記第２のプログ
   ラマブル分周器の分周率設定に応じて変化が生じた周波
   数に対して前記ライン周期カウンタの設定値を可変させ
   て前記主走査読取同期信号の１ライン周期が一定値とな
   るように制御する請求項７又は８記載の画像読取装置。
10. 【請求項１０】 前記タイミング信号発生手段は、前記
    アップ／ダウンカウンタのアップ／ダウンカウント周期
    の整数倍が主走査読取同期信号の周期と等しくなるよう
    に制御できない場合には、１ライン周期毎に前記アップ
    ／ダウンカウンタの計数値をクリアさせるカウンタクリ
    ア手段を有する請求項７ないし９の何れか一記載の画像
    読取装置。
11. 【請求項１１】 タイミング信号を生成するための基準
    クロック信号を出力する請求項１ないし６の何れか一記
    載のＰＬＬ回路による基準クロック発生手段と、 前記ＰＬＬ回路中の第１のプログラマブル分周器及び第
    ２のプログラマブル分周器の分周率とアップ／ダウンカ
    ウンタのアップ／ダウンカウント周期とを可変設定する
    外部設定手段と、 この外部設定手段を介して前記ＰＬＬ回路中の第１のプ
    ログラマブル分周器及び第２のプログラマブル分周器の
    分周率とアップ／ダウンカウンタのアップ／ダウンカウ
    ント周期との少なくとも一つを設定操作可能なユーザイ
    ンタフェース手段と、を備える電子機器。
12. 【請求項１２】 外部設定手段により分周率が可変設定
    されて発振源から入力されるクロック信号を分周する第
    １のプログラマブル分周器と、入力電圧又は入力電流に
    応じて発振周波数が制御されたクロック信号を出力する
    電圧制御型発振回路と、前記外部設定手段により分周率
    が可変設定されて前記電圧制御型発振回路から出力され
    るクロック信号を分周する第２のプログラマブル分周器
    と、前記第１のプログラマブル分周器の出力信号及び前
    記第２のプログラマブル分周器の出力信号が入力されて
    その位相比較結果を前記電圧制御型発振回路に出力する
    位相周波数検出器とを有してタイミング信号を生成する
    ための基準クロック信号を出力するＰＬＬ回路による基
    準クロック発生手段と、 前記ＰＬＬ回路中の第１のプログラマブル分周器及び第
    ２のプログラマブル分周器の分周率を可変設定する外部
    設定手段と、 この外部設定手段を介して前記ＰＬＬ回路中の第１のプ
    ログラマブル分周器及び第２のプログラマブル分周器の
    分周率の少なくとも一つを設定操作可能なユーザインタ
    フェース手段と、を備える電子機器。
13. 【請求項１３】 前記ユーザインタフェース手段を通じ
    て設定操作された設定値を記憶する不揮発性の記憶手段
    を備える請求項１１又は１２記載の電子機器。
14. 【請求項１４】 請求項１１ないし１３の何れか一記載
    の電子機器が、原稿画像を照明する照明手段と、この照
    明手段で照明して得た原稿画像の反射光を受光して光電
    変換出力する光電変換手段と、この光電変換手段の出力
    信号をデジタル信号に変換するデジタル変換手段と、タ
    イミング信号を生成するための基準クロック信号を出力
    するＰＬＬ回路による前記基準クロック発生手段を有し
    て、前記光電変換手段及び前記デジタル変換手段の動作
    クロックを発生させるタイミング信号発生手段とを備え
    る画像読取装置であって、 前記外部設定手段は、前記ユーザインタフェース手段を
    通じて分周率等の設定値が設定変更されたときには、前
    記基準クロック信号に基づき生成される前記主走査読取
    同期信号を計数するライン周期カウンタの設定値も可変
    設定する画像読取装置。
15. 【請求項１５】 前記ライン周期カウンタの設定値の可
    変設定は、前記ユーザインタフェース手段の設定操作に
    より行われる請求項１４記載の画像読取装置。