JP4050662B2 - 画像読取装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像読取装置に関し、詳細には、電磁波エネルギの放出を安価に防止しつつ読取画像の画像品質を向上させることのできる画像読取装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平７−２３５８６２号公報
一般的に、ファクシミリ装置、プリンタ、複写装置等の電子機器に搭載される電子基板には、マイクロプロセッサの動作や電子回路の同期を取るための信号として水晶発振器等で生成されたクロック信号が使用されている。
【０００３】
ところが、高速のクロック信号を電子機器で使用すると、放出する電磁波のエネルギが多くなり、各国で規制しているＥＭＩ（Electromagnetic Interference；電波雑音干渉）規格を満足できなくなってくる。
【０００４】
そこで、従来の電子機器では、外部へ放出する電磁波を少なくするために、シールドやフェライト等のＥＭＩ対策部品を電子機器に取り付けて、ＥＭＩ規格を満足させている。
【０００５】
ところが、ＥＭＩ対策部品は、高価であり、部品のコストアップ要因となっていた。
【０００６】
そこで、従来、クロック信号の周波数を変動させることで、放出する電磁波のエネルギを分散させる手法であるＳＳＣＧ（Spread spectrum clock generator）が用いられている（特許文献１参照）。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術にあっては、ＳＳＣＧを用いて、放出する電磁波のエネルギを分散させているが、ＳＳＣＧを用いた方法では、放射する電磁波のエネルギのピークを効率よく分散するための変調特性を得るために、多くのデータを保管しておく大容量のルックアップテーブルやアナログ変調回路またはＤＡコンバータ等の複雑な回路が必要であり、コストが高くつくという問題があった。
【０００８】
また、ＳＳＣＧを画像読取装置に適用した場合、主走査同期信号とＳＳＣＧの周波数変調周期が非同期であるため、ＣＣＤ（Charge Coupled Device ）等のアナログ画像データに対して、変調周期の画像ムラ等の不具合が生じる場合があるという問題があった。
【０００９】
そこで、請求項１記載の発明は、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御することにより、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有するとともに、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変え、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供し、また、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにし、さらに、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることのできる画像読取装置を提供することを目的としている。
【００１０】
請求項２記載の発明は、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントすることにより、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくし、より一層安価な画像読取装置を提供することを目的としている。
【００１１】
請求項３記載の発明は、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントすることにより、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくし、より一層安価な画像読取装置を提供することを目的としている。
【００１２】
請求項４記載の発明は、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵することにより、コストの低減及び放射ノイズへの影響を低減する画像読取装置を提供することを目的としている。
【００１３】
請求項５記載の発明は、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正することにより、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正し、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１４】
請求項６記載の発明は、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させることにより、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有するとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにし、さらに、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止し、画像品質を向上させることのできる画像読取装置を提供することを目的としている。
【００１５】
請求項７記載の発明は、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定することにより、入力周波数によって最適な変調周期を選択できるようにし、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択して、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１６】
請求項８記載の発明は、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定することにより、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止し、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
請求項１記載の発明の画像読取装置は、光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロックに基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記基本クロックとして入力される前記主走査読取同期信号が入力され、当該主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、前記タイミング信号発生手段は、前記基準クロックに基づいて前記主走査読取同期信号を生成し、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記主走査読取同期信号周期とが等しくなるように前記カウント設定値を補正制御することにより、上記目的を達成している。
【００１８】
上記構成によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御するので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【００１９】
この場合、例えば、請求項２に記載するように、前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするものであってもよい。
【００２０】
上記構成によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【００２１】
また、例えば、請求項３に記載するように、前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、前記第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするものであってもよい。
【００２２】
上記構成によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【００２３】
さらに、例えば、請求項４に記載するように、前記画像読取装置は、前記ＰＬＬ回路機能を有する前記基準クロック発生手段及び前記タイミング信号発生手段が同一のＡＳＩＣ内に内蔵されているものであってもよい。
【００２４】
上記構成によれば、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵しているので、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【００２５】
また、例えば、請求項５に記載するように、前記画像読取装置は、前記変調周期制御手段の前記変調周期設定手段に、前記基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、前記アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するものであってもよい。
【００２６】
上記構成によれば、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するので、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【００２７】
請求項６記載の発明の画像読取装置は、光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロック信号に基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記基本クロック信号周期とが等しくなるように前記カウント設定値を補正制御し、当該基本クロック信号と前記カウント周期信号とを同期させることにより、上記目的を達成している。
【００２８】
上記構成によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させているので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【００２９】
請求項６の場合、例えば、請求項７に記載するように、前記画像読取装置は、前記アップ／ダウンカウント手段のカウント周期の範囲が、外部端子からの論理設定値で設定されるものであってもよい。
【００３０】
上記構成によれば、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定するので、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【００３１】
また、例えば、請求項８に記載するように、前記画像読取装置は、前記第１プログラマブル分周器と前記第２プログラマブル分周器の分周率が、外部端子からの論理設定値で設定されるものであってもよい。
【００３２】
上記構成によれば、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定するので、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００３４】
図１〜図８は、本発明の画像読取装置の第１の実施の形態を示す図であり、図１は、本発明の画像読取装置の第１の実施の形態を適用した画像読取装置１の正面概略構成図である。本実施の形態は、請求項１及び請求項４に対応するものである。
【００３５】
図１において、画像読取装置１は、本体筐体２の上部に、原稿の載置されるコンタクトガラス３と白基準板４が配設されており、コンタクトガラス３の下方の本体筐体２内には、副走査方向（図１の左右方向）に移動可能に、第１キャリッジ５と第２キャリッジ６が配設され、さらに、結像レンズ７、ＳＢＵ（センサーボードユニット）２０に搭載されているＣＣＤイメージセンサ８及びスキャナモータ９等が配設されている。
【００３６】
第１キャリッジ５は、コンタクトガラス３上に載置される原稿に光を照射するランプ１１と第１ミラー１２を搭載しており、第２キャリッジ６は、第２ミラー１３及び第３ミラー１４を搭載している。第１キャリッジ５と第２キャリッジ６は、スキャナモータ９により副走査方向に移動され、コンタクトガラス３上の原稿を読み取る際には、第１キャリッジ５と第２キャリッジ６との速度比が、２：１になるように移動される。
【００３７】
画像読取装置１は、原稿の読み取り前に、第１キャリッジ５と第２キャリッジ６を白基準板４の読取位置に移動し、当該白基準板４にランプ１１から光を照射して、白基準板４からの反射光を第１ミラー１２、第２ミラー１３、第３ミラー１４で順次反射して結像レンズ７に入射させ、結像レンズ７でＣＣＤイメージセンサ８に縮小結像させる。ＣＣＤイメージセンサ（光電変換手段）８が入射光を光電変換することで、シェーディング補正データを取得する。
【００３８】
また、本体筐体２内には、第１キャリッジ５と第２キャリッジ６のホームポジション位置、図１の破線で示す位置への移動を検出するスキャナホームポジションセンサ１５が設けられている。
【００３９】
その後、画像読取装置１は、第１キャリッジ５と第２キャリッジ６をホームポジション位置に移動させて、当該ホームポジション位置から、コンタクトガラス３上に載置されている原稿にランプ１１から光を照射しつつ、上述のように、第１キャリッジ５と第２キャリッジ６を２：１の速度比で副走査方向に移動させて、原稿で反射される反射光を、第１ミラー１２、第２ミラー１３、第３ミラー１４で順次反射して結像レンズ７に入射させ、結像レンズ７でＣＣＤイメージセンサ８に縮小結像させる。ＣＣＤイメージセンサ８が入射光を光電変換することで、原稿の画像を読み取る。
【００４０】
画像読取装置１は、図２に示すように、上記ＣＣＤイメージセンサ８の搭載されているＳＢＵ２０と本体ユニット３０を備えている。ＳＢＵ２０には、上記ＣＣＤイメージセンサ８、アナログＡＳＩＣ（Application Specific Integrated Circuit）２１、ＡＤＣ（アナログ／デジタル・コンバータ）２２、タイミング生成部２３、ＸＴＬ（発振器）２４及びドライバ２５等が搭載されており、タイミング生成部２３は、ＰＬＬ（Phase Locked Loop ）回路２６を備えている。また、本体ユニット３０には、ＣＰＵ（Central Processing Unit ）３１と画像処理部３２が搭載されている。
【００４１】
ドライバ２５は、タイミング生成部２３からの信号に基づいて、ＣＣＤイメージセンサ８を駆動し、ＣＣＤイメージセンサ８の光電変換したアナログの画像信号は、アナログＡＳＩＣ２１に出力する。
【００４２】
アナログＡＳＩＣ２１は、ＣＣＤイメージセンサ８から入力されるアナログの画像信号に必要な各種アナログ処理を施して、ＡＤＣ２２に出力し、ＡＤＣ（デジタル変換手段）２２は、アナログＡＳＩＣ２１でアナログ処理された信号をデジタル信号に変換して、本体ユニット３０の画像処理部３２に出力する。
【００４３】
タイミング生成部（タイミング信号発生手段）２３は、ＰＬＬ回路２６を含んでおり、ＰＬＬ回路（基準クロック発生手段）２６には、源発振クロックを発振するＸＴＬ（基準発振器）２４が接続されている。ＰＬＬ回路２６は、ＸＴＬ２４の発振する基準クロックに対して、後述するように、ＰＬＬ動作とＳＳＣＧ動作を行って、画像読取装置１で必要なタイミングを生成して、ＣＣＤイメージセンサ８、アナログＡＳＩＣ２１、ＡＤＣ２２の動作タイミング及びＡＤＣ２２から画像処理部３２への画像データの転送タイミングを決定する動作クロックを生成する。
【００４４】
このタイミング生成部２３は、ＰＬＬ回路２６を含めて同一の専用のＩＣ（Integrated Circuit）であるＡＳＩＣに内蔵されていてもよい。
【００４５】
画像処理部３２は、ＡＤＣ２２でデジタル変換された画像データに対して必要な画像処理を施し、ＣＰＵ３１は、画像読取装置１の動作を制御して、画像読取装置１としての処理を実行する。
【００４６】
そして、上記ＰＬＬ回路２６は、図３に示すように、それぞれ分周率Ｎ、Ｍが変更可能な第１プログラマブル分周器４１と第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４、ＶＣＯ４５及び変調周期制御部４６等を備えており、画像読取装置１は、主走査同期信号生成部３３を備えていて、この主走査同期信号生成部３３は、例えば、本体ユニット３０に設けられている。ＣＰＵ３１は、第１プログラマブル分周器４１、第２プログラマブル分周器４２の分周率及び変調周期制御部４６のカウント値を任意に設定する。
【００４７】
第１プログラマブル分周器４１には、発振器（ＸＴＬ）２４から源発振のクロック（周波数ｆｉｎ）が入力され、第１プログラマブル分周器４１は、ＣＰＵ３１により設定された分数率Ｎで源発振のクロックを分周して位相周波数検出器４３にリファレンス信号として出力する。
【００４８】
変調周期制御部（変調周期制御手段）４６は、ＶＣＯ４５からのクロックをカウントし、そのカウント値とＣＰＵ３１から設定されたカウント値とを比較して、その比較結果に応じて第２プログラマブル分周器４２の分周率をステップ状に可変する信号を出力する。
【００４９】
すなわち、変調周期制御部４６は、図４に示すように、Ｕｐ／Ｄｏｗｎ（アップ／ダウン）カウンタ５１、変調周期算出部５２及び主走査読取同期信号カウント部５３を備えており、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。この主走査読取同期信号１は、ＳＳＣＧがかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路２６の目的としている主走査読取同期信号周期となる。そして、ＳＳＣＧのかかっている基準クロックから生成される主走査読取同期信号２のもこの周波数にする必要がある。
【００５０】
主走査読取同期信号カウント部５３は、入力される主走査読取同期信号１の１ライン周期を画素周波数でカウントして、カウント結果を変調周期算出部５２に出力する。例えば、主走査読取同期信号カウント部５３は、１ライン周期が１１２４６画素クロックの場合、この情報をカウント結果として変調周期算出部５２に出力する。
【００５１】
変調周期算出部５２には、ＣＰＵ３１から予め任意の変調周期が設定されており、変調周期算出部５２は、このＣＰＵ３１により設定される変調周期と主走査読取同期信号カウント部５３から入力される主走査読取同期信号１の１ライン周期出力に基づいて変調周期を算出して、Ｕｐ／Ｄｏｗｎカウンタ（アップ／ダウンカウント手段）５１に出力する。
【００５２】
すなわち、変調周期算出部５２は、主走査読取同期信号カウント部５３からの１ライン周期出力をMCLKとし、ＣＰＵ３１から設定される変調周期をICLKとすると、MCLK／ICLKの除算を行って、計算結果の商をInumとして保存し、この商Inumで１ライン周期出力MCLKを除算（MCLK／Inum）して、この除算結果を変調周期として、Ｕｐ／Ｄｏｗｎカウンタ５１に出力する。
【００５３】
上記変調同期算出部５２と主走査読取同期信号カウント部５３は、全体として、変調同期設定手段として機能している。
【００５４】
そして、Ｕｐ／Ｄｏｗｎカウンタ５１には、上記変調周期算出部５２からの変調周期の他に、ＣＰＵ３１から設定値が入力されるとともに、ＶＣＯ４５からクロック信号が入力され、Ｕｐ／Ｄｏｗｎカウンタ５１は、ＶＣＯ４５から入力されるクロック信号を変調周期算出部５２から入力される変調周期でＵＰカウントして、ＣＰＵ３１からの設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【００５５】
例えば、主走査読取同期信号カウント部５３からの１ライン周期出力MCLKとして、１１２４６画素クロックが入力され、ＣＰＵ３１から設定される変調周期ICLKが、２０４８画素クロックの場合、１ラインの中での変調回数は、１１２４６／２０４８＝５．４９１２となり、上記小数点以下の値に、２０４８を乗算した１００６画素クロックが、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【００５６】
上記以外の１０２４０画素クロック分に関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。
【００５７】
１００６画素クロック分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となることから、誤差が発生することになる。
【００５８】
この誤差を無くすためには、変調周期は、２２４９画素クロックである必要がある。
【００５９】
２２４９画素クロックであれば、１ラインの中での変調回数は、１１２４６／２２４９＝５となる。
【００６０】
上記１ラインの中での変調回数は、１ライン周期中に（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍で生成した場合と比較して誤差が発生することがない。
【００６１】
したがって、ＣＰＵ３１は、１ライン周期の誤差を意識することなく、任意の変調周期を変調周期算出部５２に設定することができる。
【００６２】
そして、第２プログラマブル分周器４２は、ＣＰＵ３１により分周率Ｍが設定されるとともに、変調周期制御部４６から当該分周率Ｍをステップ状に可変する信号及びＶＣＯ４５からクロックが入力され、ＶＣＯ４５から入力される信号を分周して、ステップ状に変化する分周率Ｍで分周した信号を位相周波数検出器４３にへターゲット信号として出力する。
【００６３】
位相周波数検出器４３は、第１プログラマブル分周器４１からのリファレンス信号と第２プログラマブル分周器４２からのターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合に、パルス信号をチャージポンプ４４へ発生する。
【００６４】
チャージポンプ４４は、位相周波数検出器４３の発生するパルス信号を、適当なＤＣ電圧に変換して、ＶＣＯ４５に出力し、ＶＣＯ（電圧制御型発振手段）４５は、チャージポンプ４４からの信号をクロック信号に変換して、第２プログラマブル分周器４２、変調周期制御部４６及び主走査同期信号生成部に出力する。すなわち、チャージポンプ４４の出力するパルス信号は、ＶＣＯ４５の出力をより早くあるいは遅くする働きをする。
【００６５】
そして、主走査同期信号生成部３３は、ＰＬＬ回路２６のＶＣＯ４５からの出力クロック信号に基づいて主走査読取同期信号２を出力する。
【００６６】
次に、本実施の形態の作用を説明する。本実施の形態の画像読取装置１は、ＣＣＤイメージセンサ８、アナログＡＳＩＣ２１及びＡＤＣ２２の動作クロックを発生するタイミング生成部２３が基準クロック発生手段としてのＰＬＬ回路２６の発生するタイミング信号に基づいて当該動作クロックを発生する。
【００６７】
そして、このＰＬＬ回路２６は、ＳＳＣＧ機能を有したＰＬＬ回路であり、まず、ＰＬＬ動作について説明する。
【００６８】
ＰＬＬ回路２６は、発振器２４からの源発振の周波数ｆｉｎのクロックを第１プログラマブル分周器４１で分周してリファレンス信号として、位相周波数検出器４３に入力し、ＶＣＯ４５から出力される信号を第２プログラマブル分周器４２により分周した信号を位相周波数検出器４３にターゲット信号として入力する。そして、位相周波数検出器４３は、このリファレンス信号とターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合にパルス信号を発生して、チャージポンプ４４に出力する。このパルス信号は、チャージポンプ４４によって適当なＤＣ電圧に変換され、ＶＣＯ４５出力をより早くあるいは遅くする働きをする。ＶＣＯ４５から出力される信号は、このように補正をうけるため、リファレンス信号とターゲット信号のエッジの差異が小さくなっていき、ＰＬＬ回路２６は、この位相と周波数が一致するまで補正を続ける。
【００６９】
リファレンス信号とターゲット信号とが一致すると、位相周波数検出器４３は、パルスの生成を行なわなくなり、チャージポンプ４４とＶＣＯ４５は、安定状態となり、ＰＬＬ回路２６は、図５に示すように、リファレンス信号とターゲット信号の位相と周波数がずれたロックイン前の状態（図５（ａ））から、リファレンス信号とターゲット信号の位相と周波数が一致したロックイン状態（図５（ｂ））となり、その状態を保ち続ける。
【００７０】
また、ＶＣＯ４５の出力は、第２プログラマブル分周器４２で分周されて、位相周波数検出器４３のターゲット信号として使用されるが、ターゲット信号とリファレンス信号は、ロックイン状態では同じ周波数になる。すなわち、第２プログラマブル分周器４２の分周率をＭ分周とすると、リファレンス信号のＭ倍の周波数をＶＣＯ４５から出力させることができる。
【００７１】
一方、源発振のクロックを第１プログラマブル分周器４１でＮ分周した信号を、位相周波数検出器４３のリファレンス信号とすることで、１／Ｎ倍の周波数をＶＣＯ４５から出力させることができる。
【００７２】
したがって、ＰＬＬ回路２６は、第１プログラマブル分周器４１と第２プログラマブル分周器４２を用いることで、周波数ｆｉｎの発振器２４の源発振のクロックをＭ／Ｎ倍した信号（ｆｉｎ×Ｍ／Ｎ）を、ＶＣＯ４５から出力させることができる。
【００７３】
次に、ＳＳＣＧ動作について説明する。ＰＬＬ回路２６は、変調周期制御部４６が、ＶＣＯ４５から出力される信号を「０」からＵＰカウントして、予めＣＰＵ３１により設定された設定値になったときに、ＤＯＷＮカウントに切り換えを行なうとともに、第２プログラマブル分周器４２の分周率Ｍを、例えば、「１」を減算し、Ｍ−１分周にセットする。変調周期制御部４６は、続いて、ＤＯＷＮカウントを行ない、「０」となったときに、ＵＰカウントに切り換えを行なうとともに、第２プログラマブル分周器４２の分周率Ｍを、例えば、「１」を加算し、Ｍ＋１分周にセットする。
【００７４】
ＰＬＬ回路２６は、上記動作を繰り返すことで、発振器（ＸＴＬ）２４の源発振の（Ｍ−１）／Ｎ倍と（Ｍ＋１）／Ｎ倍の出力クロック信号をＶＣＯ４５より出力することができる。
【００７５】
ところが、上記動作において、ロックイン状態となるまでの時間が存在するため、ロックイン時間「０」のような理想的な周波数変動を実現することはできない。また、ロックイン時間は、チャージポンプ４４やＶＣＯ４５の性能により変動し、チャージポンプ４４やＶＣＯ４５の性能は、ユーザが制御することが困難である。
【００７６】
そこで、本実施の形態の画像読取装置１は、必要な周波数変動特性を得るために、容易に制御可能な第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｍ、Ｎを可変にすることでロックイン時間を制御する。
【００７７】
すなわち、第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｎ、Ｍを可変にすることによるロックイン時間制御では、例えば、発振器（ＸＴＬ）２４の源発振の２倍の周波数ｆｉｎをＶＣＯ４５から出力するためには、Ｎ＝２Ｍの関係を保つ分周率Ｎ、Ｍを設定する必要がある。いま、分周率Ｎが、Ｎ＝１であると、分周率Ｍは、Ｍ＝２となり、Ｎ＝１０であると、Ｍ＝２０となる。
【００７８】
Ｎ＝１、Ｍ＝２の場合に、位相周波数検出器４３に入るリファレンス信号、ターゲット信号は、比較的高い周波数となり、単位時間当たりのエッジ比較回数が多くなり、図６（ｂ）に示すように、ロックイン時間が速くなる。一方、Ｎ＝１０、Ｍ＝２０の場合に、位相周波数検出器４３に入るリファレンス信号、ターゲット信号は、比較的低い周波数となり、単位時間当たりのエッジ比較回数が少なくなり、図６（ｃ）に示すように、ロックイン時間が遅くなる。
【００７９】
このような特性を利用して、第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｎ、Ｍを可変にすることで、図６（ａ）に示すロック時間が「０」の場合に対して、必要な周波数変動特性を得ることができる。
【００８０】
そして、３ステップでの周波数変動の場合、図７（ａ）に示すように、分周率を（Ｍ−１）、Ｍ、（Ｍ＋１）の間でステップ状に変動させることで、ＶＣＯ４５から出力されるクロック信号が、ｆｉｎ×（Ｍ−１）／Ｎ、ｆｉｎ×Ｍ／Ｎ、ｆｉｎ×（Ｍ＋１）／Ｎのように基本周波数ｆｉｎ×Ｍ／Ｎを中心として変化するように制御することができる。また、２ステップでの周波数変動の場合には、図７（ｂ）に示すように、分周率を（Ｍ−１）、（Ｍ＋１）の間でステップ状に変動させることで、ＶＣＯ４５から出力されるクロック信号が、ｆｉｎ×（Ｍ−１）／Ｎ、ｆｉｎ×（Ｍ＋１）／Ｎのように基本周波数ｆｉｎ×Ｍ／Ｎを中心として変化するように制御することができる。
【００８１】
このように、第２プログラマブル分周器４２の分周率Ｍの可変ステップを基本周期を中心として一定の振幅で変化させることで、周波数変調された周波数の平均周波数が基本周波数に等しくなり、システム動作クロック周波数の平均値が基本周波数でなければならないシステムに対応することができる。
【００８２】
そして、一般的なＣＣＤイメージセンサの駆動タイミングは、図８にその駆動タイミングチャートを示すようになり、ｔＩＮＴ（光信号蓄積時間）が１ライン周期となる。
【００８３】
一方、本実施の形態の画像読取装置１は、ＶＣＯ４５の出力クロックが必要に応じて分割され、ＣＣＤイメージセンサ８を駆動するために必要なクロックが生成されて、このクロックを基準として、ＣＣＤイメージセンサ８の１ラインの読取周期に同期した同期信号も生成される。
【００８４】
この１ライン周期は、画像読取装置１の読取速度及び読取分解能に対応して決まるものであり、上述のように、ＰＬＬ回路２６の変調周期がライン周期カウンタと非同期であると、ライン周期カウンタの値が一定値であっても、１ライン周期は変動することとなる。このライン周期が変動すると、ＣＣＤイメージセンサ８の蓄積時間や読取倍率も変動し、画質が悪化する。また、周波数の変調周期に対応した画像データのレベル変動が問題となる場合が発生する。
【００８５】
そこで、本実施の形態の画像読取装置１は、上記変調周期がライン周期の整数分の１となるような値を設定する。例えば、画像読取装置１の読取線速が、２０５ｍｍ／ｓｅｃで、読取密度が、６００ｄｐｉの場合、１ライン周期は、２０６．５μｓｅｃとなる。このとき、画素周波数を、５４．４６ＭＨｚとすると、１ライン周期は、１１２４６画素クロックとなる。
【００８６】
そして、本実施の形態の画像読取装置１は、ＰＬＬ回路２６の変調周期制御部４６が、図４に示したように、主走査読取同期信号１の入力される主走査読取同期信号カウント部５３、ＣＰＵ３１から変調周期ICLKの設定される変調周期算出部５２及び変調周期算出部５２からの変調周期の他にＣＰＵ３１からの設定値とＶＣＯ４５からのクロック信号が入力されるＵｐ／Ｄｏｗｎカウンタ５１を備えたものであり、ＶＣＯ４５からのクロックをカウントして、そのカウント値とＣＰＵ３１から設定されたカウント値とを比較し、その比較結果に応じて第２プログラマブル分周器４２の分周率をステップ状に可変する信号を出力する。
【００８７】
そして、変調周期制御部４６では、例えば、主走査読取同期信号カウント部５３からの１ライン周期出力MCLKとして、１１２４６画素クロックが入力され、ＣＰＵ３１から設定される変調周期ICLKが、２０４８画素クロックの場合、１ラインの中での変調回数が、１１２４６／２０４８＝５．４９１２となり、上記小数点以下の値に、２０４８を乗算した１００６画素クロックが、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【００８８】
上記以外の１０２４０画素クロック分に関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。
【００８９】
１００６画素クロック分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となることから、誤差が発生することになる。
【００９０】
この誤差を無くすためには、変調周期は、２２４９画素クロックである必要がある。
【００９１】
２２４９画素クロックであれば、１ラインの中での変調回数は、１１２４６／２２４９＝５となる。
【００９２】
上記１ラインの中での変調回数は、１ライン周期中に（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍で生成した場合と比較して誤差が発生することがない。
【００９３】
したがって、ＣＰＵ３１は、１ライン周期の誤差を意識することなく、任意の変調周期を変調周期算出部５２に設定することができる。
【００９４】
このように、本実施の形態の画像読取装置１は、ＰＬＬ回路２６の発生する基準クロックに基づいてタイミング生成部２３の発生する動作クロックで、光源からの反射光を光電変換するＣＣＤイメージセンサ８とＣＣＤイメージセンサ８の出力信号をデジタル信号に変換するＡＤＣ２２の動作を行わせるに際して、ＰＬＬ回路２６を、ＣＰＵ３１で設定される分周率で外部（発振器２４）から入力される入力クロック信号を分周する第１プログラマブル分周器４１と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力するＶＣＯ４５と、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定される分周率で分周する第２プログラマブル分周器４２と、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器４２の分周率をステップ状に変化させる変調周期制御部４６と、第１プログラマブル分周器４１の出力信号と第２プログラマブル分周器４２の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生してＶＣＯ４５に出力する位相周波数検出器４３と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器４１の分周率を変化させて位相周波数検出器４３に入力される信号の周波数を変化させて第２プログラマブル分周器４２の分周率をステップ状に変化させたときのＶＣＯ４５の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御部４６を、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするＵｐ／Ｄｏｗｎカウンタ５１と、ＣＰＵ３１で設定された変調周期と所定の基本クロックに基づいてＵｐ／Ｄｏｗｎカウンタ５１のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段としての主走査読取同期信号カウント部５３と変調周期算出部５２と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング生成部２３が、基準クロックに基づいて主走査読取同期信号を生成し、Ｕｐ／Ｄｏｗｎカウンタ５１のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御している。
【００９５】
したがって、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器４１を持つことで位相周波数検出器４３へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器４２から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器４２の分周率を可変させたときのＶＣＯ４５の出力の変化時間をＰＬＬ回路２６のチャージポンプ回路４４およびＶＣＯ４５の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路２６のチャージポンプ回路４４及びＶＣＯ４５の特性が不明な状態であっても、ＶＣＯ４５の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路２６を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器４２の分周率を変化させることで周波数変調されたＶＣＯ４５の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、ＣＣＤイメージセンサ８の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【００９６】
また、本実施の形態の画像読取装置１は、ＰＬＬ回路機能を有するＰＬＬ回路２６及びタイミング生成部２３を、同一のＡＳＩＣ内に内蔵している。
【００９７】
したがって、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【００９８】
図９は、本発明の画像読取装置の第２の実施の形態を適用した画像読取装置１のＰＬＬ回路６０の回路ブロック図であり、本実施の形態は、請求項２、請求項４に対応するものである。
【００９９】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１００】
ＰＬＬ回路６０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部６１を備えている。タイミング生成部２３は、このＰＬＬ回路６０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１０１】
そして、変調周期制御部（変調周期制御手段）６１は、図示しないが、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様に、Ｕｐ／Ｄｏｗｎカウンタ、変調周期算出部及び主走査読取同期信号カウント部を備えており、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４からの源発振のクロック（周波数ｆｉｎ）とＣＰＵ３１からの設定値が入力され、変調周期算出部５２にＣＰＵ３１からの予め任意に設定された変調周期が入力され、そして、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。
【０１０２】
すなわち、第１の実施の形態の変調同期制御部４６では、そのＵｐ／Ｄｏｗｎカウンタ５１にＶＣＯ４５からのクロックが入力されていたのに対して、本実施の形態の変調同期制御部６１では、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４からの源発振のクロック（周波数ｆｉｎ）が入力されている。
【０１０３】
したがって、本実施の形態の変調同期制御部６１は、そのＵｐ／Ｄｏｗｎカウンタの回路規模が第１の実施の形態の変調同期制御部４６のＵｐ／Ｄｏｗｎカウンタ５１の回路規模よりも少なくてすみ、変調同期制御部６１、ひいては、画像読取装置１を小型で安価なものとすることができる。
【０１０４】
そして、本実施の形態の画像読取装置１においても、その作用は、上記第１の実施の形態の場合と同様である。
【０１０５】
このように、本実施の形態の画像読取装置１は、変調周期制御部６１のＵｐ／Ｄｏｗｎカウンタ５１に、ＶＣＯ４５の出力するターゲットクロック信号の代わりに、発振器（ＸＴＬ）２４の発生するクロック信号を入力し、Ｕｐ／Ｄｏｗｎカウンタ５１が、ＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントしている。
【０１０６】
したがって、必要な変調周期を得るためのＵｐ／Ｄｏｗｎカウンタ５１の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１０７】
図１０は、本発明の画像読取装置の第３の実施の形態を適用した画像読取装置１のＰＬＬ回路７０の回路ブロック図であり、本実施の形態は、請求項３、請求項４に対応するものである。
【０１０８】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１０９】
ＰＬＬ回路７０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部７１を備えている。タイミング生成部２３は、このＰＬＬ回路７０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１１０】
そして、変調周期制御部（変調周期制御手段）７１は、図示しないが、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様に、Ｕｐ／Ｄｏｗｎカウンタ、変調周期算出部及び主走査読取同期信号カウント部を備えており、そのＵｐ／Ｄｏｗｎカウンタに、第１プログラマブル分周器４１からの源発振のクロック（周波数ｆｉｎ）をＮ分周した信号とＣＰＵ３１からの設定値が入力され、変調周期算出部５２にＣＰＵ３１からの予め任意に設定された変調周期が入力され、そして、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。
【０１１１】
すなわち、第１の実施の形態の変調同期制御部４６では、そのＵｐ／Ｄｏｗｎカウンタ５１にＶＣＯ４５からのクロックが入力されていたのに対して、本実施の形態の変調同期制御部７１では、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４の源発振のクロック（周波数ｆｉｎ）を第１プログラマブル分周器４１でＮ分周した信号が入力されている。
【０１１２】
したがって、本実施の形態の変調同期制御部７１は、そのＵｐ／Ｄｏｗｎカウンタの回路規模が第１の実施の形態の変調同期制御部４６のＵｐ／Ｄｏｗｎカウンタ５１の回路規模よりも少なくてすみ、変調同期制御部７１、ひいては、画像読取装置１を小型で安価なものとすることができる。
【０１１３】
そして、本実施の形態の画像読取装置１においても、その作用は、上記第１の実施の形態の場合と同様である。
【０１１４】
このように、本実施の形態の画像読取装置１は、変調周期算出部７１のＵｐ／Ｄｏｗｎカウンタ５１に、ＶＣＯ４５の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器４１の分周した出力信号を入力し、Ｕｐ／Ｄｏｗｎカウンタ５１が、ＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて第１プログラマブル分周器４１の出力信号をアップ／ダウンカウントしている。
【０１１５】
したがって、必要な変調周期を得るためのＵｐ／Ｄｏｗｎカウンタ５１の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１１６】
図１１及び図１２は、本発明の画像読取装置の第４の実施の形態を示す図であり、本実施の形態は、請求項４、請求項５に対応するものである。
【０１１７】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１１８】
図１１は、本発明の第４の実施の形態を適用した画像読取装置１のＰＬＬ回路８０の回路ブロック図であり、ＰＬＬ回路８０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部８１を備えている。タイミング生成部２３は、このＰＬＬ回路８０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１１９】
ＰＬＬ回路（基準クロック発生手段）８０は、変調周期制御部（変調周期制御手段）８１に、ＣＰＵ３１からの設定値、ＶＣＯ４５からのクロックが入力されるとともに、主走査読取同期信号１と主走査読取同期信号２が入力されている。
【０１２０】
そして、変調周期制御部８１は、図１２に示すように、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様のＵｐ／Ｄｏｗｎカウンタ５１を備えているとともに、変調周期設定手段として、変調周期算出部８２、主走査読取同期信号カウント部８３及び誤差検出部８４を備えている。
【０１２１】
主走査読取同期信号カウント部８３は、上記主走査読取同期信号１と主走査読取同期信号２が入力され、主走査読取同期信号１と主走査読取同期信号２の１ライン周期を画素周波数でカウントして、カウント値を変調周期算出部８２と誤差検出部８４に出力する。
【０１２２】
誤差検出部８４は、主走査読取同期信号１と主走査読取同期信号２の画素周波数での１ライン周期のカウント値を比較して、補正係数を変調周期算出部８２に出力する。
【０１２３】
変調周期算出部８２は、ＣＰＵ３１からの変調周期、主走査読取同期信号カウント部８３からのカウント値及び誤差検出部８４からの補正係数が入力され、ＣＰＵ３１により設定される変調周期と主走査読取同期信号カウント部８３から入力されるカウント値に基づいて変調周期を算出するとともに、当該算出した変調周期に補正係数を加減算した結果の変調周期をＵｐ／Ｄｏｗｎカウンタ５１に出力する。
【０１２４】
Ｕｐ／Ｄｏｗｎカウンタ５１は、変調周期算出部８２からの変調周期の他に、ＣＰＵ３１から設定値が入力されるとともに、ＶＣＯ４５からクロック信号が入力され、ＶＣＯ４５から入力されるクロック信号を変調周期算出部８２から入力される変調周期でＵＰカウントして、ＣＰＵ３１からの設定値になると、ＤＯＷＮカウントに切り換えてカウントして、図１１の第２プログラマブル分周器４２に出力する。
【０１２５】
したがって、ＰＬＬ回路８０は、変調周期制御部８１に主走査読取同期信号１と主走査読取同期信号２を入力して、こられ２つの信号の周期誤差を検出し、補正後の変調周期を第２プログラマブル分周器４２に出力して、フィードバックループを形成した補正を行う。
【０１２６】
このように、本実施の形態の画像読取装置１は、変調周期制御部８１の変調周期設定手段としての変調周期算出部８２と主走査読取同期信号カウント部８３に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号１と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号２とが入力され、変調周期算出部８２と主走査読取同期信号カウント部８３が、第１主走査読取同期信号１と第２主走査読取同期信号２との周期差に基づいて、Ｕｐ／Ｄｏｗｎカウンタ５１のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正している。
【０１２７】
したがって、位相周波数検出器４３のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【０１２８】
図１３及び図１４は、本発明の画像読取装置の第５の実施の形態を示す図であり、本実施の形態は、請求項６に対応するものである。
【０１２９】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１３０】
図１３は、本発明の第５の実施の形態を適用した画像読取装置１のＰＬＬ回路９０の回路ブロック図であり、ＰＬＬ回路９０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれている。
【０１３１】
ＰＬＬ回路（基準クロック発生手段）９０は、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部（変調周期制御手段）９１を備えている。タイミング生成部２３は、このＰＬＬ回路９０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１３２】
ＰＬＬ回路９０は、変調周期制御部９１に、ＶＣＯ４５からのクロックが入力されるとともに、基準周期信号が入力されている。この基準周期信号は、ＳＳＣＧのかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路９０の目的としている主走査読取信号周期となる。
【０１３３】
そして、変調周期制御部９１は、図１４に示すように、Ｕｐ／Ｄｏｗｎカウンタ（アップ／ダウンカウント手段）９２及び変調周期設定手段としての変調周期算出部９３と基準周期信号カウント部９４を備えており、上記基準周期信号が基準周期信号カウント部９４に入力されている。
【０１３４】
基準周期信号カウント部９４は、発振器（ＸＴＬ）２４の源発振のクロックの周波数ｆｉｎで基準周期信号周期をカウントして、カウント値を変調周期算出部９３に出力する。
【０１３５】
変調周期算出部９３は、予め任意の変調周期が設定されており、この設定されている変調周期と基準周期信号カウント部９４から入力されるカウント値に基づいて変調周期を算出して、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１３６】
すなわち、変調周期算出部９３は、基準周期信号カウント部９４からのカウント値である基準周期出力をMCLKとし、予め設定されている変調周期をICLKとすると、MCLK／ICLKの除算を行って、計算結果の商をInumとして保存し、この商Inumで基準周期出力MCLKを除算（MCLK／Inum）して、この除算結果を変調周期として、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１３７】
そして、Ｕｐ／Ｄｏｗｎカウンタ９２には、上記変調周期算出部９３からの変調周期の他に、ＶＣＯ４５からクロック信号が入力され、また、予め設定値が設定されており、Ｕｐ／Ｄｏｗｎカウンタ９２は、ＶＣＯ４５から入力されるクロック信号を変調周期算出部９３から入力される変調周期でＵＰカウントして、予め設定されている設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【０１３８】
変調周期制御部９１は、例えば、変調周期が、源発振の周波数ｆｉｎの２０４８倍（２０４８ｆｉｎ）に設定されており、基準周期信号が、源発振の周波数ｆｉｎの１１２４６倍（１１２４６ｆｉｎ）の周期である場合、基準周期信号中での変調回数は、変調回数＝１１２４６／２０４８＝５．４９１２となり、小数点以下の値に２０４８を乗算した１００６が、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【０１３９】
上記以外の１０２４０分のクロックに関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、基準同期信号をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。そして、１００６分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となるため、誤差が発生することになる。
【０１４０】
この誤差をなくすためには、変調周期が、２２４９ｆｉｎである必要がある。そして、変調周期が２２４９ｆｉｎであると、基準周期信号中での変調回数は、変調回数＝１１２４６／２２４９＝５となる。
【０１４１】
すなわち、基準周期信号中に、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、Ｍ／Ｎ倍で生成した場合と比較して、誤差が発生することがない。
【０１４２】
したがって、出力クロックで基準周期信号と同じ周期の信号を生成しようとした場合に、同じ周期信号を生成することができる。
【０１４３】
変調周期算出部９３は、この変調周期信号を、基準周期信号に同期させて、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１４４】
そして、Ｕｐ／Ｄｏｗｎカウンタ９２が、ＶＣＯ４５から入力されるクロック信号を変調周期算出部９３から入力される変調周期でＵＰカウントして、予め設定されている設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【０１４５】
このように、本実施の形態の画像読取装置１は、変調周期設定手段としての変調周期算出部９３と基準周期信号カウント部９４が、Ｕｐ／Ｄｏｗｎカウンタ９２のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させている。
【０１４６】
したがって、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器４２の分周率の可変を行って、周波数変調されたＶＣＯ４５の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、ＣＣＤイメージセンサ８の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【０１４７】
図１５は、本発明の画像読取装置の第６の実施の形態を適用した画像読取装置の変調周期制御部１００の回路ブロック図であり、本実施の形態は、請求項７に対応するものである。
【０１４８】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１４９】
図１５において、変調周期制御部（変調周期制御手段）１００は、本実施の形態の画像読取装置１の図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれている図１３のＰＬＬ回路９０に組み込まれており、上記第５の実施の形態の変調周期制御部９１と同様のＵｐ／Ｄｏｗｎカウンタ９２と基準周期信号カウント部９４を備えているとともに、変調周期算出部１０１を備えている。
【０１５０】
基準周期信号カウント部９４は、上述のように、発振器（ＸＴＬ）２４の源発振のクロックの周波数ｆｉｎで基準周期信号周期をカウントして、カウント値を変調周期算出部１０１に出力する。これら基準周期信号カウント部９４と変調周期算出部１０１は、全体として、変調周期設定手段として機能している。
【０１５１】
変調周期算出部１０１には、２つの外部端子Ｔ１、Ｔ２が接続されており、外部端子Ｔ１、Ｔ２からは、当該外部端子Ｔ１、Ｔ２の論理の組み合わせによって、初期変調周期の設定値（初期設定変調周期）が設定入力される。
【０１５２】
この初期設定変調周期としては、例えば、外部端子Ｔ１と外部端子Ｔ２の組み合わせによって、以下のように設定される。
【０１５３】
そして、変調周期算出部１０１は、この外部端子Ｔ１と外部端子Ｔ２の組み合わせで設定される変調周期と基準周期信号カウント部９４から入力されるカウント値に基づいて変調周期を算出して、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１５４】
このように、本実施の形態の画像読取装置１は、Ｕｐ／Ｄｏｗｎカウンタ９２のカウント周期の範囲を、外部端子Ｔ１、Ｔ２からの論理設定値で設定している。
【０１５５】
したがって、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【０１５６】
図１６は、本発明の画像読取装置の第７の実施の形態を適用した画像読取装置１のＰＬＬ回路１１０を示す図であり、本実施の形態は、請求項８に対応するものである。
【０１５７】
なお、本実施の形態は上記第１及び第５の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１及び第５の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１及び第５の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１５８】
図１６において、ＰＬＬ回路（基準クロック発生手段）１１０は、第１の実施の形態の画像読取装置１の図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれており、上記第１の実施の形態のＰＬＬ回路２６と同様の位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備え、また、上記第５の実施の形態のＰＬＬ回路９０と道央の変調周期制御部９１を備えているとともに、第１プログラマブル分周器１１１、第２プログラマブル分周器１１２と変調周期制御部９１を備えている。タイミング生成部２３は、このＰＬＬ回路１１０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１５９】
ＰＬＬ回路１１０は、変調周期制御部９１に、ＶＣＯ４５からのクロックが入力されるとともに、基準周期信号が入力されている。この基準周期信号は、ＳＳＣＧのかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路９０の目的としている主走査読取信号周期となる。
【０１６０】
そして、変調周期制御部９１は、ＳＳＣＧのかかっていない基準クロックから生成された基準周期信号を、予め設定されている変調周期でＶＣＯ４５からのクロック信号をＵｐカウント及びＤｏｗｎカウントして、カウント結果を変調周期として、第２プログラマブル分周器１１２に出力する。
【０１６１】
第１プログラマブル分周器１１１及び第２プログラマブル分周器１１２には、２つの外部端子Ｔ３、Ｔ４が接続されており、外部端子Ｔ３、Ｔ４からは、当該外部端子Ｔ３、Ｔ３の論理の組み合わせによって、分周率Ｎ、Ｍが設定入力される。
【０１６２】
この設定分周率Ｎ、Ｍとしては、例えば、外部端子Ｔ３と外部端子Ｔ４の組み合わせによって、以下のように設定される。
【０１６３】
そして、第１プログラマブル分周器１１１には、ＸＴＬである発振器２４から源発振のクロック（周波数ｆｉｎ）が入力され、第１プログラマブル分周器１１１は、上記外部端子Ｔ３、Ｔ４によって設定された分数率Ｎで源発振のクロックを分周して位相周波数検出器４３にリファレンス信号として出力する。
【０１６４】
また、第２プログラマブル分周器１１２には、上記変調周期制御部９１からの変調周期とＶＣＯ４５からのクロックが入力され、第２プログラマブル分周器１１２は、ＶＣＯ４５から入力されるクロック信号を分周して、外部端子Ｔ３、Ｔ４によって設定されステップ状に変化する分周率Ｍで分周した信号を位相周波数検出器４３にへターゲット信号として出力する。
【０１６５】
位相周波数検出器４３は、第１プログラマブル分周器１１１からのリファレンス信号と第２プログラマブル分周器１１２からのターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合に、パルス信号をチャージポンプ４４へ発生する。
【０１６６】
チャージポンプ４４は、位相周波数検出器４３の発生するパルス信号を、適当なＤＣ電圧に変換して、ＶＣＯ４５に出力し、ＶＣＯ４５は、チャージポンプ４４からの信号をクロック信号に変換して、第２プログラマブル分周器１１２及び変調周期制御部９１に出力する。
【０１６７】
このように、本実施の形態の画像読取装置１は、第１プログラマブル分周器１１１と第２プログラマブル分周器１１２の分周率を、外部端子Ｔ３、Ｔ４からの論理設定値で設定している。
【０１６８】
したがって、ＰＬＬ回路２６の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【０１６９】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７０】
【発明の効果】
請求項１記載の発明の画像読取装置によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御するので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【０１７１】
請求項２記載の発明の画像読取装置によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１７２】
請求項３記載の発明の画像読取装置によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１７３】
請求項４記載の発明の画像読取装置によれば、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵しているので、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【０１７４】
請求項５記載の発明の画像読取装置によれば、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するので、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【０１７５】
請求項６記載の発明の画像読取装置によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させているので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【０１７６】
請求項７記載の発明の画像読取装置によれば、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定するので、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【０１７７】
請求項８記載の発明の画像読取装置によれば、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定するので、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【図面の簡単な説明】
【図１】本発明の画像読取装置の第１の実施の形態を適用した画像読取装置の正面概略構成図。
【図２】図１の画像読取装置の要部ブロック図。
【図３】図２のＰＬＬ回路の回路ブロック図。
【図４】図３の変調周期制御部の回路ブロック図。
【図５】図３のＰＬＬ回路によるリファレンス信号とターゲット信号のロックイン前の状態とロックイン状態を示す図。
【図６】図３のＰＬＬ回路によるリファレンス信号とターゲット信号のロックイン時間の遅速関係を示す図。
【図７】図３のＰＬＬ回路での分周率のステップ状の変化状態を示すタイミングチャート。
【図８】一般的なＣＣＤイメージセンサの駆動タイミングを示すタイミングチャート。
【図９】本発明の画像読取装置の第２の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１０】本発明の画像読取装置の第３の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１１】本発明の画像読取装置の第４の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１２】図１１の変調周期制御部の回路ブロック図。
【図１３】本発明の画像読取装置の第５の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１４】図１３の変調周期制御部の回路ブロック図。
【図１５】本発明の画像読取装置の第６の実施の形態を適用した画像読取装置の変調周期制御部の回路ブロック図。
【図１６】本発明の画像読取装置の第７の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【符号の説明】
１ 画像読取装置
２ 本体筐体
３ コンタクトガラス
４ 白基準板
５ 第１キャリッジ
６ 第２キャリッジ
７ 結像レンズ
８ ＣＣＤイメージセンサ
９ スキャナモータ
１１ ランプ
１２ 第１ミラー
１３ 第２ミラー
１４ 第３ミラー
１５ スキャナホームポジションセンサ
２０ ＳＢＵ
２１ アナログＡＳＩＣ
２２ ＡＤＣ
２３ タイミング生成部
２４ 発振器（ＸＴＬ）
２５ ドライバ
２６ ＰＬＬ回路
３０ 本体ユニット
３１ ＣＰＵ
３２ 画像処理部
４１ 第１プログラマブル分周器
４２ 第２プログラマブル分周器
４３ 位相周波数検出器
４４ チャージポンプ
４５ ＶＣＯ
４６ 変調周期制御部
５１ Ｕｐ／Ｄｏｗｎカウンタ
５２ 変調周期算出部
５３ 主走査読取同期信号カウント部
６０ ＰＬＬ回路
６１ 変調周期制御部
７０ ＰＬＬ回路
７１ 変調周期制御部
８０ ＰＬＬ回路
８１ 変調周期制御部
８２ 変調周期算出部
８３ 主走査読取同期信号カウント部
８４ 誤差検出部
９０ ＰＬＬ回路
９１ 変調周期制御部
９２ Ｕｐ／Ｄｏｗｎカウンタ
９３ 変調周期算出部
９４ 基準周期信号カウント部
１００ 変調周期制御部
１０１ 変調周期算出部
１１０ ＰＬＬ回路
１１１ 第１プログラマブル分周器
１１２ 第２プログラマブル分周器
【発明の属する技術分野】
本発明は、画像読取装置に関し、詳細には、電磁波エネルギの放出を安価に防止しつつ読取画像の画像品質を向上させることのできる画像読取装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平７−２３５８６２号公報
一般的に、ファクシミリ装置、プリンタ、複写装置等の電子機器に搭載される電子基板には、マイクロプロセッサの動作や電子回路の同期を取るための信号として水晶発振器等で生成されたクロック信号が使用されている。
【０００３】
ところが、高速のクロック信号を電子機器で使用すると、放出する電磁波のエネルギが多くなり、各国で規制しているＥＭＩ（Electromagnetic Interference；電波雑音干渉）規格を満足できなくなってくる。
【０００４】
そこで、従来の電子機器では、外部へ放出する電磁波を少なくするために、シールドやフェライト等のＥＭＩ対策部品を電子機器に取り付けて、ＥＭＩ規格を満足させている。
【０００５】
ところが、ＥＭＩ対策部品は、高価であり、部品のコストアップ要因となっていた。
【０００６】
そこで、従来、クロック信号の周波数を変動させることで、放出する電磁波のエネルギを分散させる手法であるＳＳＣＧ（Spread spectrum clock generator）が用いられている（特許文献１参照）。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術にあっては、ＳＳＣＧを用いて、放出する電磁波のエネルギを分散させているが、ＳＳＣＧを用いた方法では、放射する電磁波のエネルギのピークを効率よく分散するための変調特性を得るために、多くのデータを保管しておく大容量のルックアップテーブルやアナログ変調回路またはＤＡコンバータ等の複雑な回路が必要であり、コストが高くつくという問題があった。
【０００８】
また、ＳＳＣＧを画像読取装置に適用した場合、主走査同期信号とＳＳＣＧの周波数変調周期が非同期であるため、ＣＣＤ（Charge Coupled Device ）等のアナログ画像データに対して、変調周期の画像ムラ等の不具合が生じる場合があるという問題があった。
【０００９】
そこで、請求項１記載の発明は、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御することにより、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有するとともに、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変え、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供し、また、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにし、さらに、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることのできる画像読取装置を提供することを目的としている。
【００１０】
請求項２記載の発明は、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントすることにより、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくし、より一層安価な画像読取装置を提供することを目的としている。
【００１１】
請求項３記載の発明は、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントすることにより、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくし、より一層安価な画像読取装置を提供することを目的としている。
【００１２】
請求項４記載の発明は、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵することにより、コストの低減及び放射ノイズへの影響を低減する画像読取装置を提供することを目的としている。
【００１３】
請求項５記載の発明は、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正することにより、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正し、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１４】
請求項６記載の発明は、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させることにより、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有するとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにし、さらに、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止し、画像品質を向上させることのできる画像読取装置を提供することを目的としている。
【００１５】
請求項７記載の発明は、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定することにより、入力周波数によって最適な変調周期を選択できるようにし、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択して、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１６】
請求項８記載の発明は、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定することにより、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止し、画像品質をより一層向上させることのできる画像読取装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
請求項１記載の発明の画像読取装置は、光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロックに基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記基本クロックとして入力される前記主走査読取同期信号が入力され、当該主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、前記タイミング信号発生手段は、前記基準クロックに基づいて前記主走査読取同期信号を生成し、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記主走査読取同期信号周期とが等しくなるように前記カウント設定値を補正制御することにより、上記目的を達成している。
【００１８】
上記構成によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御するので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【００１９】
この場合、例えば、請求項２に記載するように、前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするものであってもよい。
【００２０】
上記構成によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【００２１】
また、例えば、請求項３に記載するように、前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、前記第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするものであってもよい。
【００２２】
上記構成によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【００２３】
さらに、例えば、請求項４に記載するように、前記画像読取装置は、前記ＰＬＬ回路機能を有する前記基準クロック発生手段及び前記タイミング信号発生手段が同一のＡＳＩＣ内に内蔵されているものであってもよい。
【００２４】
上記構成によれば、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵しているので、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【００２５】
また、例えば、請求項５に記載するように、前記画像読取装置は、前記変調周期制御手段の前記変調周期設定手段に、前記基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、前記アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するものであってもよい。
【００２６】
上記構成によれば、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するので、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【００２７】
請求項６記載の発明の画像読取装置は、光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロック信号に基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記基本クロック信号周期とが等しくなるように前記カウント設定値を補正制御し、当該基本クロック信号と前記カウント周期信号とを同期させることにより、上記目的を達成している。
【００２８】
上記構成によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させているので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【００２９】
請求項６の場合、例えば、請求項７に記載するように、前記画像読取装置は、前記アップ／ダウンカウント手段のカウント周期の範囲が、外部端子からの論理設定値で設定されるものであってもよい。
【００３０】
上記構成によれば、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定するので、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【００３１】
また、例えば、請求項８に記載するように、前記画像読取装置は、前記第１プログラマブル分周器と前記第２プログラマブル分周器の分周率が、外部端子からの論理設定値で設定されるものであってもよい。
【００３２】
上記構成によれば、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定するので、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００３４】
図１〜図８は、本発明の画像読取装置の第１の実施の形態を示す図であり、図１は、本発明の画像読取装置の第１の実施の形態を適用した画像読取装置１の正面概略構成図である。本実施の形態は、請求項１及び請求項４に対応するものである。
【００３５】
図１において、画像読取装置１は、本体筐体２の上部に、原稿の載置されるコンタクトガラス３と白基準板４が配設されており、コンタクトガラス３の下方の本体筐体２内には、副走査方向（図１の左右方向）に移動可能に、第１キャリッジ５と第２キャリッジ６が配設され、さらに、結像レンズ７、ＳＢＵ（センサーボードユニット）２０に搭載されているＣＣＤイメージセンサ８及びスキャナモータ９等が配設されている。
【００３６】
第１キャリッジ５は、コンタクトガラス３上に載置される原稿に光を照射するランプ１１と第１ミラー１２を搭載しており、第２キャリッジ６は、第２ミラー１３及び第３ミラー１４を搭載している。第１キャリッジ５と第２キャリッジ６は、スキャナモータ９により副走査方向に移動され、コンタクトガラス３上の原稿を読み取る際には、第１キャリッジ５と第２キャリッジ６との速度比が、２：１になるように移動される。
【００３７】
画像読取装置１は、原稿の読み取り前に、第１キャリッジ５と第２キャリッジ６を白基準板４の読取位置に移動し、当該白基準板４にランプ１１から光を照射して、白基準板４からの反射光を第１ミラー１２、第２ミラー１３、第３ミラー１４で順次反射して結像レンズ７に入射させ、結像レンズ７でＣＣＤイメージセンサ８に縮小結像させる。ＣＣＤイメージセンサ（光電変換手段）８が入射光を光電変換することで、シェーディング補正データを取得する。
【００３８】
また、本体筐体２内には、第１キャリッジ５と第２キャリッジ６のホームポジション位置、図１の破線で示す位置への移動を検出するスキャナホームポジションセンサ１５が設けられている。
【００３９】
その後、画像読取装置１は、第１キャリッジ５と第２キャリッジ６をホームポジション位置に移動させて、当該ホームポジション位置から、コンタクトガラス３上に載置されている原稿にランプ１１から光を照射しつつ、上述のように、第１キャリッジ５と第２キャリッジ６を２：１の速度比で副走査方向に移動させて、原稿で反射される反射光を、第１ミラー１２、第２ミラー１３、第３ミラー１４で順次反射して結像レンズ７に入射させ、結像レンズ７でＣＣＤイメージセンサ８に縮小結像させる。ＣＣＤイメージセンサ８が入射光を光電変換することで、原稿の画像を読み取る。
【００４０】
画像読取装置１は、図２に示すように、上記ＣＣＤイメージセンサ８の搭載されているＳＢＵ２０と本体ユニット３０を備えている。ＳＢＵ２０には、上記ＣＣＤイメージセンサ８、アナログＡＳＩＣ（Application Specific Integrated Circuit）２１、ＡＤＣ（アナログ／デジタル・コンバータ）２２、タイミング生成部２３、ＸＴＬ（発振器）２４及びドライバ２５等が搭載されており、タイミング生成部２３は、ＰＬＬ（Phase Locked Loop ）回路２６を備えている。また、本体ユニット３０には、ＣＰＵ（Central Processing Unit ）３１と画像処理部３２が搭載されている。
【００４１】
ドライバ２５は、タイミング生成部２３からの信号に基づいて、ＣＣＤイメージセンサ８を駆動し、ＣＣＤイメージセンサ８の光電変換したアナログの画像信号は、アナログＡＳＩＣ２１に出力する。
【００４２】
アナログＡＳＩＣ２１は、ＣＣＤイメージセンサ８から入力されるアナログの画像信号に必要な各種アナログ処理を施して、ＡＤＣ２２に出力し、ＡＤＣ（デジタル変換手段）２２は、アナログＡＳＩＣ２１でアナログ処理された信号をデジタル信号に変換して、本体ユニット３０の画像処理部３２に出力する。
【００４３】
タイミング生成部（タイミング信号発生手段）２３は、ＰＬＬ回路２６を含んでおり、ＰＬＬ回路（基準クロック発生手段）２６には、源発振クロックを発振するＸＴＬ（基準発振器）２４が接続されている。ＰＬＬ回路２６は、ＸＴＬ２４の発振する基準クロックに対して、後述するように、ＰＬＬ動作とＳＳＣＧ動作を行って、画像読取装置１で必要なタイミングを生成して、ＣＣＤイメージセンサ８、アナログＡＳＩＣ２１、ＡＤＣ２２の動作タイミング及びＡＤＣ２２から画像処理部３２への画像データの転送タイミングを決定する動作クロックを生成する。
【００４４】
このタイミング生成部２３は、ＰＬＬ回路２６を含めて同一の専用のＩＣ（Integrated Circuit）であるＡＳＩＣに内蔵されていてもよい。
【００４５】
画像処理部３２は、ＡＤＣ２２でデジタル変換された画像データに対して必要な画像処理を施し、ＣＰＵ３１は、画像読取装置１の動作を制御して、画像読取装置１としての処理を実行する。
【００４６】
そして、上記ＰＬＬ回路２６は、図３に示すように、それぞれ分周率Ｎ、Ｍが変更可能な第１プログラマブル分周器４１と第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４、ＶＣＯ４５及び変調周期制御部４６等を備えており、画像読取装置１は、主走査同期信号生成部３３を備えていて、この主走査同期信号生成部３３は、例えば、本体ユニット３０に設けられている。ＣＰＵ３１は、第１プログラマブル分周器４１、第２プログラマブル分周器４２の分周率及び変調周期制御部４６のカウント値を任意に設定する。
【００４７】
第１プログラマブル分周器４１には、発振器（ＸＴＬ）２４から源発振のクロック（周波数ｆｉｎ）が入力され、第１プログラマブル分周器４１は、ＣＰＵ３１により設定された分数率Ｎで源発振のクロックを分周して位相周波数検出器４３にリファレンス信号として出力する。
【００４８】
変調周期制御部（変調周期制御手段）４６は、ＶＣＯ４５からのクロックをカウントし、そのカウント値とＣＰＵ３１から設定されたカウント値とを比較して、その比較結果に応じて第２プログラマブル分周器４２の分周率をステップ状に可変する信号を出力する。
【００４９】
すなわち、変調周期制御部４６は、図４に示すように、Ｕｐ／Ｄｏｗｎ（アップ／ダウン）カウンタ５１、変調周期算出部５２及び主走査読取同期信号カウント部５３を備えており、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。この主走査読取同期信号１は、ＳＳＣＧがかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路２６の目的としている主走査読取同期信号周期となる。そして、ＳＳＣＧのかかっている基準クロックから生成される主走査読取同期信号２のもこの周波数にする必要がある。
【００５０】
主走査読取同期信号カウント部５３は、入力される主走査読取同期信号１の１ライン周期を画素周波数でカウントして、カウント結果を変調周期算出部５２に出力する。例えば、主走査読取同期信号カウント部５３は、１ライン周期が１１２４６画素クロックの場合、この情報をカウント結果として変調周期算出部５２に出力する。
【００５１】
変調周期算出部５２には、ＣＰＵ３１から予め任意の変調周期が設定されており、変調周期算出部５２は、このＣＰＵ３１により設定される変調周期と主走査読取同期信号カウント部５３から入力される主走査読取同期信号１の１ライン周期出力に基づいて変調周期を算出して、Ｕｐ／Ｄｏｗｎカウンタ（アップ／ダウンカウント手段）５１に出力する。
【００５２】
すなわち、変調周期算出部５２は、主走査読取同期信号カウント部５３からの１ライン周期出力をMCLKとし、ＣＰＵ３１から設定される変調周期をICLKとすると、MCLK／ICLKの除算を行って、計算結果の商をInumとして保存し、この商Inumで１ライン周期出力MCLKを除算（MCLK／Inum）して、この除算結果を変調周期として、Ｕｐ／Ｄｏｗｎカウンタ５１に出力する。
【００５３】
上記変調同期算出部５２と主走査読取同期信号カウント部５３は、全体として、変調同期設定手段として機能している。
【００５４】
そして、Ｕｐ／Ｄｏｗｎカウンタ５１には、上記変調周期算出部５２からの変調周期の他に、ＣＰＵ３１から設定値が入力されるとともに、ＶＣＯ４５からクロック信号が入力され、Ｕｐ／Ｄｏｗｎカウンタ５１は、ＶＣＯ４５から入力されるクロック信号を変調周期算出部５２から入力される変調周期でＵＰカウントして、ＣＰＵ３１からの設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【００５５】
例えば、主走査読取同期信号カウント部５３からの１ライン周期出力MCLKとして、１１２４６画素クロックが入力され、ＣＰＵ３１から設定される変調周期ICLKが、２０４８画素クロックの場合、１ラインの中での変調回数は、１１２４６／２０４８＝５．４９１２となり、上記小数点以下の値に、２０４８を乗算した１００６画素クロックが、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【００５６】
上記以外の１０２４０画素クロック分に関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。
【００５７】
１００６画素クロック分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となることから、誤差が発生することになる。
【００５８】
この誤差を無くすためには、変調周期は、２２４９画素クロックである必要がある。
【００５９】
２２４９画素クロックであれば、１ラインの中での変調回数は、１１２４６／２２４９＝５となる。
【００６０】
上記１ラインの中での変調回数は、１ライン周期中に（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍で生成した場合と比較して誤差が発生することがない。
【００６１】
したがって、ＣＰＵ３１は、１ライン周期の誤差を意識することなく、任意の変調周期を変調周期算出部５２に設定することができる。
【００６２】
そして、第２プログラマブル分周器４２は、ＣＰＵ３１により分周率Ｍが設定されるとともに、変調周期制御部４６から当該分周率Ｍをステップ状に可変する信号及びＶＣＯ４５からクロックが入力され、ＶＣＯ４５から入力される信号を分周して、ステップ状に変化する分周率Ｍで分周した信号を位相周波数検出器４３にへターゲット信号として出力する。
【００６３】
位相周波数検出器４３は、第１プログラマブル分周器４１からのリファレンス信号と第２プログラマブル分周器４２からのターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合に、パルス信号をチャージポンプ４４へ発生する。
【００６４】
チャージポンプ４４は、位相周波数検出器４３の発生するパルス信号を、適当なＤＣ電圧に変換して、ＶＣＯ４５に出力し、ＶＣＯ（電圧制御型発振手段）４５は、チャージポンプ４４からの信号をクロック信号に変換して、第２プログラマブル分周器４２、変調周期制御部４６及び主走査同期信号生成部に出力する。すなわち、チャージポンプ４４の出力するパルス信号は、ＶＣＯ４５の出力をより早くあるいは遅くする働きをする。
【００６５】
そして、主走査同期信号生成部３３は、ＰＬＬ回路２６のＶＣＯ４５からの出力クロック信号に基づいて主走査読取同期信号２を出力する。
【００６６】
次に、本実施の形態の作用を説明する。本実施の形態の画像読取装置１は、ＣＣＤイメージセンサ８、アナログＡＳＩＣ２１及びＡＤＣ２２の動作クロックを発生するタイミング生成部２３が基準クロック発生手段としてのＰＬＬ回路２６の発生するタイミング信号に基づいて当該動作クロックを発生する。
【００６７】
そして、このＰＬＬ回路２６は、ＳＳＣＧ機能を有したＰＬＬ回路であり、まず、ＰＬＬ動作について説明する。
【００６８】
ＰＬＬ回路２６は、発振器２４からの源発振の周波数ｆｉｎのクロックを第１プログラマブル分周器４１で分周してリファレンス信号として、位相周波数検出器４３に入力し、ＶＣＯ４５から出力される信号を第２プログラマブル分周器４２により分周した信号を位相周波数検出器４３にターゲット信号として入力する。そして、位相周波数検出器４３は、このリファレンス信号とターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合にパルス信号を発生して、チャージポンプ４４に出力する。このパルス信号は、チャージポンプ４４によって適当なＤＣ電圧に変換され、ＶＣＯ４５出力をより早くあるいは遅くする働きをする。ＶＣＯ４５から出力される信号は、このように補正をうけるため、リファレンス信号とターゲット信号のエッジの差異が小さくなっていき、ＰＬＬ回路２６は、この位相と周波数が一致するまで補正を続ける。
【００６９】
リファレンス信号とターゲット信号とが一致すると、位相周波数検出器４３は、パルスの生成を行なわなくなり、チャージポンプ４４とＶＣＯ４５は、安定状態となり、ＰＬＬ回路２６は、図５に示すように、リファレンス信号とターゲット信号の位相と周波数がずれたロックイン前の状態（図５（ａ））から、リファレンス信号とターゲット信号の位相と周波数が一致したロックイン状態（図５（ｂ））となり、その状態を保ち続ける。
【００７０】
また、ＶＣＯ４５の出力は、第２プログラマブル分周器４２で分周されて、位相周波数検出器４３のターゲット信号として使用されるが、ターゲット信号とリファレンス信号は、ロックイン状態では同じ周波数になる。すなわち、第２プログラマブル分周器４２の分周率をＭ分周とすると、リファレンス信号のＭ倍の周波数をＶＣＯ４５から出力させることができる。
【００７１】
一方、源発振のクロックを第１プログラマブル分周器４１でＮ分周した信号を、位相周波数検出器４３のリファレンス信号とすることで、１／Ｎ倍の周波数をＶＣＯ４５から出力させることができる。
【００７２】
したがって、ＰＬＬ回路２６は、第１プログラマブル分周器４１と第２プログラマブル分周器４２を用いることで、周波数ｆｉｎの発振器２４の源発振のクロックをＭ／Ｎ倍した信号（ｆｉｎ×Ｍ／Ｎ）を、ＶＣＯ４５から出力させることができる。
【００７３】
次に、ＳＳＣＧ動作について説明する。ＰＬＬ回路２６は、変調周期制御部４６が、ＶＣＯ４５から出力される信号を「０」からＵＰカウントして、予めＣＰＵ３１により設定された設定値になったときに、ＤＯＷＮカウントに切り換えを行なうとともに、第２プログラマブル分周器４２の分周率Ｍを、例えば、「１」を減算し、Ｍ−１分周にセットする。変調周期制御部４６は、続いて、ＤＯＷＮカウントを行ない、「０」となったときに、ＵＰカウントに切り換えを行なうとともに、第２プログラマブル分周器４２の分周率Ｍを、例えば、「１」を加算し、Ｍ＋１分周にセットする。
【００７４】
ＰＬＬ回路２６は、上記動作を繰り返すことで、発振器（ＸＴＬ）２４の源発振の（Ｍ−１）／Ｎ倍と（Ｍ＋１）／Ｎ倍の出力クロック信号をＶＣＯ４５より出力することができる。
【００７５】
ところが、上記動作において、ロックイン状態となるまでの時間が存在するため、ロックイン時間「０」のような理想的な周波数変動を実現することはできない。また、ロックイン時間は、チャージポンプ４４やＶＣＯ４５の性能により変動し、チャージポンプ４４やＶＣＯ４５の性能は、ユーザが制御することが困難である。
【００７６】
そこで、本実施の形態の画像読取装置１は、必要な周波数変動特性を得るために、容易に制御可能な第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｍ、Ｎを可変にすることでロックイン時間を制御する。
【００７７】
すなわち、第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｎ、Ｍを可変にすることによるロックイン時間制御では、例えば、発振器（ＸＴＬ）２４の源発振の２倍の周波数ｆｉｎをＶＣＯ４５から出力するためには、Ｎ＝２Ｍの関係を保つ分周率Ｎ、Ｍを設定する必要がある。いま、分周率Ｎが、Ｎ＝１であると、分周率Ｍは、Ｍ＝２となり、Ｎ＝１０であると、Ｍ＝２０となる。
【００７８】
Ｎ＝１、Ｍ＝２の場合に、位相周波数検出器４３に入るリファレンス信号、ターゲット信号は、比較的高い周波数となり、単位時間当たりのエッジ比較回数が多くなり、図６（ｂ）に示すように、ロックイン時間が速くなる。一方、Ｎ＝１０、Ｍ＝２０の場合に、位相周波数検出器４３に入るリファレンス信号、ターゲット信号は、比較的低い周波数となり、単位時間当たりのエッジ比較回数が少なくなり、図６（ｃ）に示すように、ロックイン時間が遅くなる。
【００７９】
このような特性を利用して、第１プログラマブル分周器４１と第２プログラマブル分周器４２の分周率Ｎ、Ｍを可変にすることで、図６（ａ）に示すロック時間が「０」の場合に対して、必要な周波数変動特性を得ることができる。
【００８０】
そして、３ステップでの周波数変動の場合、図７（ａ）に示すように、分周率を（Ｍ−１）、Ｍ、（Ｍ＋１）の間でステップ状に変動させることで、ＶＣＯ４５から出力されるクロック信号が、ｆｉｎ×（Ｍ−１）／Ｎ、ｆｉｎ×Ｍ／Ｎ、ｆｉｎ×（Ｍ＋１）／Ｎのように基本周波数ｆｉｎ×Ｍ／Ｎを中心として変化するように制御することができる。また、２ステップでの周波数変動の場合には、図７（ｂ）に示すように、分周率を（Ｍ−１）、（Ｍ＋１）の間でステップ状に変動させることで、ＶＣＯ４５から出力されるクロック信号が、ｆｉｎ×（Ｍ−１）／Ｎ、ｆｉｎ×（Ｍ＋１）／Ｎのように基本周波数ｆｉｎ×Ｍ／Ｎを中心として変化するように制御することができる。
【００８１】
このように、第２プログラマブル分周器４２の分周率Ｍの可変ステップを基本周期を中心として一定の振幅で変化させることで、周波数変調された周波数の平均周波数が基本周波数に等しくなり、システム動作クロック周波数の平均値が基本周波数でなければならないシステムに対応することができる。
【００８２】
そして、一般的なＣＣＤイメージセンサの駆動タイミングは、図８にその駆動タイミングチャートを示すようになり、ｔＩＮＴ（光信号蓄積時間）が１ライン周期となる。
【００８３】
一方、本実施の形態の画像読取装置１は、ＶＣＯ４５の出力クロックが必要に応じて分割され、ＣＣＤイメージセンサ８を駆動するために必要なクロックが生成されて、このクロックを基準として、ＣＣＤイメージセンサ８の１ラインの読取周期に同期した同期信号も生成される。
【００８４】
この１ライン周期は、画像読取装置１の読取速度及び読取分解能に対応して決まるものであり、上述のように、ＰＬＬ回路２６の変調周期がライン周期カウンタと非同期であると、ライン周期カウンタの値が一定値であっても、１ライン周期は変動することとなる。このライン周期が変動すると、ＣＣＤイメージセンサ８の蓄積時間や読取倍率も変動し、画質が悪化する。また、周波数の変調周期に対応した画像データのレベル変動が問題となる場合が発生する。
【００８５】
そこで、本実施の形態の画像読取装置１は、上記変調周期がライン周期の整数分の１となるような値を設定する。例えば、画像読取装置１の読取線速が、２０５ｍｍ／ｓｅｃで、読取密度が、６００ｄｐｉの場合、１ライン周期は、２０６．５μｓｅｃとなる。このとき、画素周波数を、５４．４６ＭＨｚとすると、１ライン周期は、１１２４６画素クロックとなる。
【００８６】
そして、本実施の形態の画像読取装置１は、ＰＬＬ回路２６の変調周期制御部４６が、図４に示したように、主走査読取同期信号１の入力される主走査読取同期信号カウント部５３、ＣＰＵ３１から変調周期ICLKの設定される変調周期算出部５２及び変調周期算出部５２からの変調周期の他にＣＰＵ３１からの設定値とＶＣＯ４５からのクロック信号が入力されるＵｐ／Ｄｏｗｎカウンタ５１を備えたものであり、ＶＣＯ４５からのクロックをカウントして、そのカウント値とＣＰＵ３１から設定されたカウント値とを比較し、その比較結果に応じて第２プログラマブル分周器４２の分周率をステップ状に可変する信号を出力する。
【００８７】
そして、変調周期制御部４６では、例えば、主走査読取同期信号カウント部５３からの１ライン周期出力MCLKとして、１１２４６画素クロックが入力され、ＣＰＵ３１から設定される変調周期ICLKが、２０４８画素クロックの場合、１ラインの中での変調回数が、１１２４６／２０４８＝５．４９１２となり、上記小数点以下の値に、２０４８を乗算した１００６画素クロックが、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【００８８】
上記以外の１０２４０画素クロック分に関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。
【００８９】
１００６画素クロック分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となることから、誤差が発生することになる。
【００９０】
この誤差を無くすためには、変調周期は、２２４９画素クロックである必要がある。
【００９１】
２２４９画素クロックであれば、１ラインの中での変調回数は、１１２４６／２２４９＝５となる。
【００９２】
上記１ラインの中での変調回数は、１ライン周期中に（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、１ライン周期をＭ／Ｎ倍で生成した場合と比較して誤差が発生することがない。
【００９３】
したがって、ＣＰＵ３１は、１ライン周期の誤差を意識することなく、任意の変調周期を変調周期算出部５２に設定することができる。
【００９４】
このように、本実施の形態の画像読取装置１は、ＰＬＬ回路２６の発生する基準クロックに基づいてタイミング生成部２３の発生する動作クロックで、光源からの反射光を光電変換するＣＣＤイメージセンサ８とＣＣＤイメージセンサ８の出力信号をデジタル信号に変換するＡＤＣ２２の動作を行わせるに際して、ＰＬＬ回路２６を、ＣＰＵ３１で設定される分周率で外部（発振器２４）から入力される入力クロック信号を分周する第１プログラマブル分周器４１と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力するＶＣＯ４５と、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定される分周率で分周する第２プログラマブル分周器４２と、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器４２の分周率をステップ状に変化させる変調周期制御部４６と、第１プログラマブル分周器４１の出力信号と第２プログラマブル分周器４２の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生してＶＣＯ４５に出力する位相周波数検出器４３と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器４１の分周率を変化させて位相周波数検出器４３に入力される信号の周波数を変化させて第２プログラマブル分周器４２の分周率をステップ状に変化させたときのＶＣＯ４５の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御部４６を、ＶＣＯ４５の出力するターゲットクロック信号をＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするＵｐ／Ｄｏｗｎカウンタ５１と、ＣＰＵ３１で設定された変調周期と所定の基本クロックに基づいてＵｐ／Ｄｏｗｎカウンタ５１のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段としての主走査読取同期信号カウント部５３と変調周期算出部５２と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング生成部２３が、基準クロックに基づいて主走査読取同期信号を生成し、Ｕｐ／Ｄｏｗｎカウンタ５１のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御している。
【００９５】
したがって、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器４１を持つことで位相周波数検出器４３へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器４２から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器４２の分周率を可変させたときのＶＣＯ４５の出力の変化時間をＰＬＬ回路２６のチャージポンプ回路４４およびＶＣＯ４５の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路２６のチャージポンプ回路４４及びＶＣＯ４５の特性が不明な状態であっても、ＶＣＯ４５の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路２６を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器４２の分周率を変化させることで周波数変調されたＶＣＯ４５の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、ＣＣＤイメージセンサ８の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【００９６】
また、本実施の形態の画像読取装置１は、ＰＬＬ回路機能を有するＰＬＬ回路２６及びタイミング生成部２３を、同一のＡＳＩＣ内に内蔵している。
【００９７】
したがって、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【００９８】
図９は、本発明の画像読取装置の第２の実施の形態を適用した画像読取装置１のＰＬＬ回路６０の回路ブロック図であり、本実施の形態は、請求項２、請求項４に対応するものである。
【００９９】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１００】
ＰＬＬ回路６０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部６１を備えている。タイミング生成部２３は、このＰＬＬ回路６０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１０１】
そして、変調周期制御部（変調周期制御手段）６１は、図示しないが、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様に、Ｕｐ／Ｄｏｗｎカウンタ、変調周期算出部及び主走査読取同期信号カウント部を備えており、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４からの源発振のクロック（周波数ｆｉｎ）とＣＰＵ３１からの設定値が入力され、変調周期算出部５２にＣＰＵ３１からの予め任意に設定された変調周期が入力され、そして、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。
【０１０２】
すなわち、第１の実施の形態の変調同期制御部４６では、そのＵｐ／Ｄｏｗｎカウンタ５１にＶＣＯ４５からのクロックが入力されていたのに対して、本実施の形態の変調同期制御部６１では、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４からの源発振のクロック（周波数ｆｉｎ）が入力されている。
【０１０３】
したがって、本実施の形態の変調同期制御部６１は、そのＵｐ／Ｄｏｗｎカウンタの回路規模が第１の実施の形態の変調同期制御部４６のＵｐ／Ｄｏｗｎカウンタ５１の回路規模よりも少なくてすみ、変調同期制御部６１、ひいては、画像読取装置１を小型で安価なものとすることができる。
【０１０４】
そして、本実施の形態の画像読取装置１においても、その作用は、上記第１の実施の形態の場合と同様である。
【０１０５】
このように、本実施の形態の画像読取装置１は、変調周期制御部６１のＵｐ／Ｄｏｗｎカウンタ５１に、ＶＣＯ４５の出力するターゲットクロック信号の代わりに、発振器（ＸＴＬ）２４の発生するクロック信号を入力し、Ｕｐ／Ｄｏｗｎカウンタ５１が、ＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントしている。
【０１０６】
したがって、必要な変調周期を得るためのＵｐ／Ｄｏｗｎカウンタ５１の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１０７】
図１０は、本発明の画像読取装置の第３の実施の形態を適用した画像読取装置１のＰＬＬ回路７０の回路ブロック図であり、本実施の形態は、請求項３、請求項４に対応するものである。
【０１０８】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１０９】
ＰＬＬ回路７０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部７１を備えている。タイミング生成部２３は、このＰＬＬ回路７０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１１０】
そして、変調周期制御部（変調周期制御手段）７１は、図示しないが、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様に、Ｕｐ／Ｄｏｗｎカウンタ、変調周期算出部及び主走査読取同期信号カウント部を備えており、そのＵｐ／Ｄｏｗｎカウンタに、第１プログラマブル分周器４１からの源発振のクロック（周波数ｆｉｎ）をＮ分周した信号とＣＰＵ３１からの設定値が入力され、変調周期算出部５２にＣＰＵ３１からの予め任意に設定された変調周期が入力され、そして、主走査読取同期信号カウント部５３には、主走査読取同期信号１が入力されている。
【０１１１】
すなわち、第１の実施の形態の変調同期制御部４６では、そのＵｐ／Ｄｏｗｎカウンタ５１にＶＣＯ４５からのクロックが入力されていたのに対して、本実施の形態の変調同期制御部７１では、そのＵｐ／Ｄｏｗｎカウンタに、発振器（ＸＴＬ）２４の源発振のクロック（周波数ｆｉｎ）を第１プログラマブル分周器４１でＮ分周した信号が入力されている。
【０１１２】
したがって、本実施の形態の変調同期制御部７１は、そのＵｐ／Ｄｏｗｎカウンタの回路規模が第１の実施の形態の変調同期制御部４６のＵｐ／Ｄｏｗｎカウンタ５１の回路規模よりも少なくてすみ、変調同期制御部７１、ひいては、画像読取装置１を小型で安価なものとすることができる。
【０１１３】
そして、本実施の形態の画像読取装置１においても、その作用は、上記第１の実施の形態の場合と同様である。
【０１１４】
このように、本実施の形態の画像読取装置１は、変調周期算出部７１のＵｐ／Ｄｏｗｎカウンタ５１に、ＶＣＯ４５の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器４１の分周した出力信号を入力し、Ｕｐ／Ｄｏｗｎカウンタ５１が、ＣＰＵ３１で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて第１プログラマブル分周器４１の出力信号をアップ／ダウンカウントしている。
【０１１５】
したがって、必要な変調周期を得るためのＵｐ／Ｄｏｗｎカウンタ５１の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１１６】
図１１及び図１２は、本発明の画像読取装置の第４の実施の形態を示す図であり、本実施の形態は、請求項４、請求項５に対応するものである。
【０１１７】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１１８】
図１１は、本発明の第４の実施の形態を適用した画像読取装置１のＰＬＬ回路８０の回路ブロック図であり、ＰＬＬ回路８０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれ、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部８１を備えている。タイミング生成部２３は、このＰＬＬ回路８０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１１９】
ＰＬＬ回路（基準クロック発生手段）８０は、変調周期制御部（変調周期制御手段）８１に、ＣＰＵ３１からの設定値、ＶＣＯ４５からのクロックが入力されるとともに、主走査読取同期信号１と主走査読取同期信号２が入力されている。
【０１２０】
そして、変調周期制御部８１は、図１２に示すように、上記第１の実施の形態の変調周期制御部４６（図４参照）と同様のＵｐ／Ｄｏｗｎカウンタ５１を備えているとともに、変調周期設定手段として、変調周期算出部８２、主走査読取同期信号カウント部８３及び誤差検出部８４を備えている。
【０１２１】
主走査読取同期信号カウント部８３は、上記主走査読取同期信号１と主走査読取同期信号２が入力され、主走査読取同期信号１と主走査読取同期信号２の１ライン周期を画素周波数でカウントして、カウント値を変調周期算出部８２と誤差検出部８４に出力する。
【０１２２】
誤差検出部８４は、主走査読取同期信号１と主走査読取同期信号２の画素周波数での１ライン周期のカウント値を比較して、補正係数を変調周期算出部８２に出力する。
【０１２３】
変調周期算出部８２は、ＣＰＵ３１からの変調周期、主走査読取同期信号カウント部８３からのカウント値及び誤差検出部８４からの補正係数が入力され、ＣＰＵ３１により設定される変調周期と主走査読取同期信号カウント部８３から入力されるカウント値に基づいて変調周期を算出するとともに、当該算出した変調周期に補正係数を加減算した結果の変調周期をＵｐ／Ｄｏｗｎカウンタ５１に出力する。
【０１２４】
Ｕｐ／Ｄｏｗｎカウンタ５１は、変調周期算出部８２からの変調周期の他に、ＣＰＵ３１から設定値が入力されるとともに、ＶＣＯ４５からクロック信号が入力され、ＶＣＯ４５から入力されるクロック信号を変調周期算出部８２から入力される変調周期でＵＰカウントして、ＣＰＵ３１からの設定値になると、ＤＯＷＮカウントに切り換えてカウントして、図１１の第２プログラマブル分周器４２に出力する。
【０１２５】
したがって、ＰＬＬ回路８０は、変調周期制御部８１に主走査読取同期信号１と主走査読取同期信号２を入力して、こられ２つの信号の周期誤差を検出し、補正後の変調周期を第２プログラマブル分周器４２に出力して、フィードバックループを形成した補正を行う。
【０１２６】
このように、本実施の形態の画像読取装置１は、変調周期制御部８１の変調周期設定手段としての変調周期算出部８２と主走査読取同期信号カウント部８３に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号１と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号２とが入力され、変調周期算出部８２と主走査読取同期信号カウント部８３が、第１主走査読取同期信号１と第２主走査読取同期信号２との周期差に基づいて、Ｕｐ／Ｄｏｗｎカウンタ５１のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正している。
【０１２７】
したがって、位相周波数検出器４３のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【０１２８】
図１３及び図１４は、本発明の画像読取装置の第５の実施の形態を示す図であり、本実施の形態は、請求項６に対応するものである。
【０１２９】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１３０】
図１３は、本発明の第５の実施の形態を適用した画像読取装置１のＰＬＬ回路９０の回路ブロック図であり、ＰＬＬ回路９０は、図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれている。
【０１３１】
ＰＬＬ回路（基準クロック発生手段）９０は、上記第１の実施の形態のＰＬＬ回路２６と同様の第１プログラマブル分周器４１、第２プログラマブル分周器４２、位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備えているとともに、変調周期制御部（変調周期制御手段）９１を備えている。タイミング生成部２３は、このＰＬＬ回路９０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１３２】
ＰＬＬ回路９０は、変調周期制御部９１に、ＶＣＯ４５からのクロックが入力されるとともに、基準周期信号が入力されている。この基準周期信号は、ＳＳＣＧのかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路９０の目的としている主走査読取信号周期となる。
【０１３３】
そして、変調周期制御部９１は、図１４に示すように、Ｕｐ／Ｄｏｗｎカウンタ（アップ／ダウンカウント手段）９２及び変調周期設定手段としての変調周期算出部９３と基準周期信号カウント部９４を備えており、上記基準周期信号が基準周期信号カウント部９４に入力されている。
【０１３４】
基準周期信号カウント部９４は、発振器（ＸＴＬ）２４の源発振のクロックの周波数ｆｉｎで基準周期信号周期をカウントして、カウント値を変調周期算出部９３に出力する。
【０１３５】
変調周期算出部９３は、予め任意の変調周期が設定されており、この設定されている変調周期と基準周期信号カウント部９４から入力されるカウント値に基づいて変調周期を算出して、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１３６】
すなわち、変調周期算出部９３は、基準周期信号カウント部９４からのカウント値である基準周期出力をMCLKとし、予め設定されている変調周期をICLKとすると、MCLK／ICLKの除算を行って、計算結果の商をInumとして保存し、この商Inumで基準周期出力MCLKを除算（MCLK／Inum）して、この除算結果を変調周期として、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１３７】
そして、Ｕｐ／Ｄｏｗｎカウンタ９２には、上記変調周期算出部９３からの変調周期の他に、ＶＣＯ４５からクロック信号が入力され、また、予め設定値が設定されており、Ｕｐ／Ｄｏｗｎカウンタ９２は、ＶＣＯ４５から入力されるクロック信号を変調周期算出部９３から入力される変調周期でＵＰカウントして、予め設定されている設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【０１３８】
変調周期制御部９１は、例えば、変調周期が、源発振の周波数ｆｉｎの２０４８倍（２０４８ｆｉｎ）に設定されており、基準周期信号が、源発振の周波数ｆｉｎの１１２４６倍（１１２４６ｆｉｎ）の周期である場合、基準周期信号中での変調回数は、変調回数＝１１２４６／２０４８＝５．４９１２となり、小数点以下の値に２０４８を乗算した１００６が、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となる。
【０１３９】
上記以外の１０２４０分のクロックに関しては、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、基準同期信号をＭ／Ｎ倍クロックで生成した場合と同じ周期になる。そして、１００６分のみ（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号となるため、誤差が発生することになる。
【０１４０】
この誤差をなくすためには、変調周期が、２２４９ｆｉｎである必要がある。そして、変調周期が２２４９ｆｉｎであると、基準周期信号中での変調回数は、変調回数＝１１２４６／２２４９＝５となる。
【０１４１】
すなわち、基準周期信号中に、（Ｍ−１）／Ｎ倍、または、（Ｍ＋１）／Ｎ倍の出力クロック信号が同数存在することになり、Ｍ／Ｎ倍で生成した場合と比較して、誤差が発生することがない。
【０１４２】
したがって、出力クロックで基準周期信号と同じ周期の信号を生成しようとした場合に、同じ周期信号を生成することができる。
【０１４３】
変調周期算出部９３は、この変調周期信号を、基準周期信号に同期させて、Ｕｐ／Ｄｏｗｎカウンタ９２に出力する。
【０１４４】
そして、Ｕｐ／Ｄｏｗｎカウンタ９２が、ＶＣＯ４５から入力されるクロック信号を変調周期算出部９３から入力される変調周期でＵＰカウントして、予め設定されている設定値になると、ＤＯＷＮカウントに切り換えてカウントして、第２プログラマブル分周器４２に出力する。
【０１４５】
このように、本実施の形態の画像読取装置１は、変調周期設定手段としての変調周期算出部９３と基準周期信号カウント部９４が、Ｕｐ／Ｄｏｗｎカウンタ９２のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させている。
【０１４６】
したがって、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器４２の分周率の可変を行って、周波数変調されたＶＣＯ４５の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、ＣＣＤイメージセンサ８の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【０１４７】
図１５は、本発明の画像読取装置の第６の実施の形態を適用した画像読取装置の変調周期制御部１００の回路ブロック図であり、本実施の形態は、請求項７に対応するものである。
【０１４８】
なお、本実施の形態は上記第１の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１４９】
図１５において、変調周期制御部（変調周期制御手段）１００は、本実施の形態の画像読取装置１の図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれている図１３のＰＬＬ回路９０に組み込まれており、上記第５の実施の形態の変調周期制御部９１と同様のＵｐ／Ｄｏｗｎカウンタ９２と基準周期信号カウント部９４を備えているとともに、変調周期算出部１０１を備えている。
【０１５０】
基準周期信号カウント部９４は、上述のように、発振器（ＸＴＬ）２４の源発振のクロックの周波数ｆｉｎで基準周期信号周期をカウントして、カウント値を変調周期算出部１０１に出力する。これら基準周期信号カウント部９４と変調周期算出部１０１は、全体として、変調周期設定手段として機能している。
【０１５１】
変調周期算出部１０１には、２つの外部端子Ｔ１、Ｔ２が接続されており、外部端子Ｔ１、Ｔ２からは、当該外部端子Ｔ１、Ｔ２の論理の組み合わせによって、初期変調周期の設定値（初期設定変調周期）が設定入力される。
【０１５２】
この初期設定変調周期としては、例えば、外部端子Ｔ１と外部端子Ｔ２の組み合わせによって、以下のように設定される。
【０１５３】
【０１５４】
このように、本実施の形態の画像読取装置１は、Ｕｐ／Ｄｏｗｎカウンタ９２のカウント周期の範囲を、外部端子Ｔ１、Ｔ２からの論理設定値で設定している。
【０１５５】
したがって、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【０１５６】
図１６は、本発明の画像読取装置の第７の実施の形態を適用した画像読取装置１のＰＬＬ回路１１０を示す図であり、本実施の形態は、請求項８に対応するものである。
【０１５７】
なお、本実施の形態は上記第１及び第５の実施の形態の画像読取装置１と同様の画像読取装置に適用したものであり、本実施の形態の説明においては、上記第１及び第５の実施の形態の構成と同様の構成部分については、同一の符号を付して、その詳細な説明を省略するとともに、図示しない部分についても、必要に応じて第１及び第５の実施の形態の説明で用いた符号をそのまま用いて説明する。
【０１５８】
図１６において、ＰＬＬ回路（基準クロック発生手段）１１０は、第１の実施の形態の画像読取装置１の図２に示したＳＢＵ２０のタイミング生成部２３に組み込まれており、上記第１の実施の形態のＰＬＬ回路２６と同様の位相周波数検出器４３、チャージポンプ４４及びＶＣＯ４５を備え、また、上記第５の実施の形態のＰＬＬ回路９０と道央の変調周期制御部９１を備えているとともに、第１プログラマブル分周器１１１、第２プログラマブル分周器１１２と変調周期制御部９１を備えている。タイミング生成部２３は、このＰＬＬ回路１１０を含めて同一の専用のＩＣであるＡＳＩＣに内蔵されていてもよい。
【０１５９】
ＰＬＬ回路１１０は、変調周期制御部９１に、ＶＣＯ４５からのクロックが入力されるとともに、基準周期信号が入力されている。この基準周期信号は、ＳＳＣＧのかかっていない基準クロックから生成される信号であり、画像読取装置１、すなわち、ＰＬＬ回路９０の目的としている主走査読取信号周期となる。
【０１６０】
そして、変調周期制御部９１は、ＳＳＣＧのかかっていない基準クロックから生成された基準周期信号を、予め設定されている変調周期でＶＣＯ４５からのクロック信号をＵｐカウント及びＤｏｗｎカウントして、カウント結果を変調周期として、第２プログラマブル分周器１１２に出力する。
【０１６１】
第１プログラマブル分周器１１１及び第２プログラマブル分周器１１２には、２つの外部端子Ｔ３、Ｔ４が接続されており、外部端子Ｔ３、Ｔ４からは、当該外部端子Ｔ３、Ｔ３の論理の組み合わせによって、分周率Ｎ、Ｍが設定入力される。
【０１６２】
この設定分周率Ｎ、Ｍとしては、例えば、外部端子Ｔ３と外部端子Ｔ４の組み合わせによって、以下のように設定される。
【０１６３】
【０１６４】
また、第２プログラマブル分周器１１２には、上記変調周期制御部９１からの変調周期とＶＣＯ４５からのクロックが入力され、第２プログラマブル分周器１１２は、ＶＣＯ４５から入力されるクロック信号を分周して、外部端子Ｔ３、Ｔ４によって設定されステップ状に変化する分周率Ｍで分周した信号を位相周波数検出器４３にへターゲット信号として出力する。
【０１６５】
位相周波数検出器４３は、第１プログラマブル分周器１１１からのリファレンス信号と第２プログラマブル分周器１１２からのターゲット信号の周波数と位相を比較し、信号のエッジが異なる場合に、パルス信号をチャージポンプ４４へ発生する。
【０１６６】
チャージポンプ４４は、位相周波数検出器４３の発生するパルス信号を、適当なＤＣ電圧に変換して、ＶＣＯ４５に出力し、ＶＣＯ４５は、チャージポンプ４４からの信号をクロック信号に変換して、第２プログラマブル分周器１１２及び変調周期制御部９１に出力する。
【０１６７】
このように、本実施の形態の画像読取装置１は、第１プログラマブル分周器１１１と第２プログラマブル分周器１１２の分周率を、外部端子Ｔ３、Ｔ４からの論理設定値で設定している。
【０１６８】
したがって、ＰＬＬ回路２６の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【０１６９】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７０】
【発明の効果】
請求項１記載の発明の画像読取装置によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロックに基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、基本クロックとして入力される主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、タイミング信号発生手段が、基準クロックに基づいて主走査読取同期信号を生成し、アップ／ダウンカウント手段のカウント周期の整数倍と主走査読取同期信号周期とが等しくなるようにカウント設定値を補正制御するので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができ、また、第１プログラマブル分周器を持つことで位相周波数検出手段へ入力されるリファレンスクロック周波数を可変して、第２プログラマブル分周器から出力されてくるクロックとの比較に掛かる時間を変えることができ、第２プログラマブル分周器の分周率を可変させたときの電圧制御型発振手段の出力の変化時間をＰＬＬ回路のチャージポンプ回路および電圧制御型発振手段の特性にあわせて適切な値に設定できるようにしてＰＬＬ回路のチャージポンプ回路及び電圧制御型発信手段の特性が不明な状態であっても、電圧制御型発振手段の出力の変化時間をＳＳＣＧ機能の実現に適切な値に調整することのできるＰＬＬ回路を提供することができ、さらに、システム動作基本周波数を中心として周波数が増減するように、第２プログラマブル分周器の分周率を変化させることで周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を周波数変調周期の整数倍とすることで、倍率誤差、異常画像の発生を防止して、画像品質を向上させることができる。
【０１７１】
請求項２記載の発明の画像読取装置によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１７２】
請求項３記載の発明の画像読取装置によれば、変調周期制御手段のアップ／ダウンカウント手段に、電圧制御型発振手段の出力するターゲットクロック信号の代わりに、第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントするので、必要な変調周期を得るためのアップ／ダウンカウント手段の回路規模を小さくすることができ、より一層安価なものとすることができる。
【０１７３】
請求項４記載の発明の画像読取装置によれば、ＰＬＬ回路機能を有する基準クロック発生手段及びタイミング信号発生手段を、同一のＡＳＩＣ内に内蔵しているので、コストを低減させることができるとともに、放射ノイズへの影響を低減するすることができる。
【０１７４】
請求項５記載の発明の画像読取装置によれば、変調周期制御手段の変調周期設定手段に、基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正するので、位相周波数検出器のロック時間、チャージポンプの性能による誤差を補正することができ、倍率誤差、異常画像の発生をより一層適切に防止して、画像品質をより一層向上させることができる。
【０１７５】
請求項６記載の発明の画像読取装置によれば、基準クロック発生手段の発生する基準クロックに基づいてタイミング信号発生手段の発生する動作クロックで、光源からの反射光を光電変換する光電変換手段と当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段の動作を行わせるに際して、基準クロック発生手段を、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして第２プログラマブル分周器の分周率をステップ状に変化させる変調周期制御手段と、第１プログラマブル分周器の出力信号と第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、分周率の可変幅に応じて、第１プログラマブル分周器の分周率を変化させて位相周波数検出手段に入力される信号の周波数を変化させて第２プログラマブル分周器の分周率をステップ状に変化させたときの電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有したものとし、変調周期制御手段を、電圧制御型発振手段の出力するターゲットクロック信号を外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、外部設定手段で設定された変調周期と所定の基本クロック信号に基づいてアップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備えたものとし、変調周期設定手段が、アップ／ダウンカウント手段のカウント周期の整数倍と基本クロック信号周期とが等しくなるようにカウント設定値を補正制御し、当該基本クロック信号とカウント周期信号とを同期させているので、簡単な回路でＳＳＣＧ機能とＰＬＬ回路機能を有することができるとともに、入力周波数を中心として周波数が増減するように第２プログラマブル分周器の分周率の可変を行って、周波数変調された電圧制御型発振手段の出力周波数の平均値がシステム動作基本周波数となるようにすることができ、また、光電変換手段の１ライン読取周期を基準周期信号として入力して、基準周期信号を常に変調周期の整数倍とすることで、１ライン周期がＳＳＣＧ機能により変化しないようにして、倍率誤差、異常画像の発生を防止することができ、画像品質を向上させることができる。
【０１７６】
請求項７記載の発明の画像読取装置によれば、アップ／ダウンカウント手段のカウント周期の範囲を、外部端子からの論理設定値で設定するので、入力周波数によって最適な変調周期を選択できるようにすることができ、また、ＳＳＣＧのかかったクロックを画像制御に使用する場合に、クロック周期が変動することから出力画像に変調周期単位のムラが発生する場合にも、当該ムラが変調周期によって目立つ、目立たない等レベルが変化することから、システムとして最もムラの目立たない変調周期を選択することができ、画像品質をより一層向上させることができる。
【０１７７】
請求項８記載の発明の画像読取装置によれば、第１プログラマブル分周器と第２プログラマブル分周器の分周率を、外部端子からの論理設定値で設定するので、ＰＬＬ回路の周波数変化範囲を最適な周波数変化範囲に選択して、周波数変化範囲によってノイズ放射レベルが変化して画像にムラが発生する等の影響を防止することができ、画像品質をより一層向上させることができる。
【図面の簡単な説明】
【図１】本発明の画像読取装置の第１の実施の形態を適用した画像読取装置の正面概略構成図。
【図２】図１の画像読取装置の要部ブロック図。
【図３】図２のＰＬＬ回路の回路ブロック図。
【図４】図３の変調周期制御部の回路ブロック図。
【図５】図３のＰＬＬ回路によるリファレンス信号とターゲット信号のロックイン前の状態とロックイン状態を示す図。
【図６】図３のＰＬＬ回路によるリファレンス信号とターゲット信号のロックイン時間の遅速関係を示す図。
【図７】図３のＰＬＬ回路での分周率のステップ状の変化状態を示すタイミングチャート。
【図８】一般的なＣＣＤイメージセンサの駆動タイミングを示すタイミングチャート。
【図９】本発明の画像読取装置の第２の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１０】本発明の画像読取装置の第３の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１１】本発明の画像読取装置の第４の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１２】図１１の変調周期制御部の回路ブロック図。
【図１３】本発明の画像読取装置の第５の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【図１４】図１３の変調周期制御部の回路ブロック図。
【図１５】本発明の画像読取装置の第６の実施の形態を適用した画像読取装置の変調周期制御部の回路ブロック図。
【図１６】本発明の画像読取装置の第７の実施の形態を適用した画像読取装置のＰＬＬ回路の回路ブロック図。
【符号の説明】
１ 画像読取装置
２ 本体筐体
３ コンタクトガラス
４ 白基準板
５ 第１キャリッジ
６ 第２キャリッジ
７ 結像レンズ
８ ＣＣＤイメージセンサ
９ スキャナモータ
１１ ランプ
１２ 第１ミラー
１３ 第２ミラー
１４ 第３ミラー
１５ スキャナホームポジションセンサ
２０ ＳＢＵ
２１ アナログＡＳＩＣ
２２ ＡＤＣ
２３ タイミング生成部
２４ 発振器（ＸＴＬ）
２５ ドライバ
２６ ＰＬＬ回路
３０ 本体ユニット
３１ ＣＰＵ
３２ 画像処理部
４１ 第１プログラマブル分周器
４２ 第２プログラマブル分周器
４３ 位相周波数検出器
４４ チャージポンプ
４５ ＶＣＯ
４６ 変調周期制御部
５１ Ｕｐ／Ｄｏｗｎカウンタ
５２ 変調周期算出部
５３ 主走査読取同期信号カウント部
６０ ＰＬＬ回路
６１ 変調周期制御部
７０ ＰＬＬ回路
７１ 変調周期制御部
８０ ＰＬＬ回路
８１ 変調周期制御部
８２ 変調周期算出部
８３ 主走査読取同期信号カウント部
８４ 誤差検出部
９０ ＰＬＬ回路
９１ 変調周期制御部
９２ Ｕｐ／Ｄｏｗｎカウンタ
９３ 変調周期算出部
９４ 基準周期信号カウント部
１００ 変調周期制御部
１０１ 変調周期算出部
１１０ ＰＬＬ回路
１１１ 第１プログラマブル分周器
１１２ 第２プログラマブル分周器
Claims (8)
- 光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロックに基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロックの基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記基本クロックとして入力される前記主走査読取同期信号が入力され、当該主走査読取同期信号の周波数を中心として任意の変化率で周波数をステップ状に増減させ、前記タイミング信号発生手段は、前記基準クロックに基づいて前記主走査読取同期信号を生成し、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記主走査読取同期信号周期とが等しくなるように前記カウント設定値を補正制御することを特徴とする画像読取装置。
- 前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、発振器等のクロック発生手段の発生するクロック信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該クロック信号をアップ／ダウンカウントすることを特徴とする請求項１記載の画像読取装置。
- 前記画像読取装置は、前記変調周期制御手段の前記アップ／ダウンカウント手段に、前記電圧制御型発振手段の出力する前記ターゲットクロック信号の代わりに、前記第１プログラマブル分周器の分周した出力信号を入力し、当該アップ／ダウンカウント手段が、前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいて当該第１プログラマブル分周器の出力信号をアップ／ダウンカウントすることを特徴とする請求項１記載の画像読取装置。
- 前記画像読取装置は、前記ＰＬＬ回路機能を有する前記基準クロック発生手段及び前記タイミング信号発生手段が同一のＡＳＩＣ内に内蔵されていることを特徴とする請求項１から請求項３のいずれかに記載の画像読取装置。
- 前記画像読取装置は、前記変調周期制御手段の前記変調周期設定手段に、前記基本クロック信号として、周波数固定の基準クロックで生成された第１主走査読取同期信号と任意の変化率で周波数がステップ状に増減された基準クロックで生成された第２主走査読取同期信号とが入力され、当該変調周期設定手段が、当該第１主走査読取同期信号と第２主走査読取同期信号との周期差に基づいて、前記アップ／ダウンカウント手段のステップ状に増減させる周波数の変化率を設定するとともに、当該変化率を補正することを特徴とする請求項１から請求項４のいずれかに記載の画像読取装置。
- 光源から原稿に照射されて当該原稿で反射された反射光を受光して光電変換する光電変換手段と、当該光電変換手段の出力信号をデジタル信号に変換するデジタル変換手段と、所定の基準クロックに基づいて前記光電変換手段及び前記デジタル変換手段の動作クロックを発生するタイミング信号発生手段と、前記基準クロックを生成する基準クロック発生手段と、を備え、前記光電変換手段が前記タイミング信号発生手段の発生する動作クロックとしての主走査読取同期信号に基づいて前記光電変換動作を行う画像読取装置において、前記基準クロック発生手段は、所定の外部設定手段で設定される分周率で外部から入力される入力クロック信号を分周する第１プログラマブル分周器と、入力に応じて発信周波数の制御されたターゲットクロック信号を出力する電圧制御型発振手段と、当該電圧制御型発振手段の出力するターゲットクロック信号を前記外部設定手段で設定される分周率で分周する第２プログラマブル分周器と、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたアップ／ダウン周期に基づいてカウントして前記第２プログラマブル分周器の前記分周率をステップ状に変化させる変調周期制御手段と、前記第１プログラマブル分周器の出力信号と前記第２プログラマブル分周器の出力信号の周波数と位相を比較して両信号のエッジが異なる場合にパルス信号を発生して前記電圧制御型発振手段に出力する位相周波数検出手段と、を備えて、前記分周率の可変幅に応じて、前記第１プログラマブル分周器の分周率を変化させて前記位相周波数検出手段に入力される信号の周波数を変化させて前記第２プログラマブル分周器の分周率をステップ状に変化させたときの前記電圧制御型発振手段の出力変化時間を変化させるＰＬＬ回路機能を有し、前記変調周期制御手段は、前記電圧制御型発振手段の出力する前記ターゲットクロック信号を前記外部設定手段で設定されたカウント設定値に応じたアップ／ダウン周期に基づいてアップ／ダウンカウントするアップ／ダウンカウント手段と、前記外部設定手段で設定された変調周期と所定の基本クロック信号に基づいて前記アップ／ダウンカウント手段のアップ／ダウン周期毎に当該基本クロック信号の基本周波数を中心として任意の変化率で周波数をステップ状に増減させる変調周期設定手段と、を備え、前記変調周期設定手段は、前記アップ／ダウンカウント手段の前記カウント周期の整数倍と前記基本クロック信号周期とが等しくなるように前記カウント設定値を補正制御し、当該基本クロック信号と前記カウント周期信号とを同期させることを特徴とする画像読取装置。
- 前記画像読取装置は、前記アップ／ダウンカウント手段のカウント周期の範囲が、外部端子からの論理設定値で設定されることを特徴とする請求項６記載の画像読取装置。
- 前記画像読取装置は、前記第１プログラマブル分周器と前記第２プログラマブル分周器の分周率が、外部端子からの論理設定値で設定されることを特徴とする請求項６記載の画像読取装置。
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