JPH09311734A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH09311734A JPH09311734A JP8128099A JP12809996A JPH09311734A JP H09311734 A JPH09311734 A JP H09311734A JP 8128099 A JP8128099 A JP 8128099A JP 12809996 A JP12809996 A JP 12809996A JP H09311734 A JPH09311734 A JP H09311734A
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- JP
- Japan
- Prior art keywords
- clock signal
- data
- output
- oscillator
- phase difference
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 装置への入力クロック信号または内蔵する基
準クロック信号の長期間の異常に対してもほぼ正常な出
力クロック信号を長期間、装置内に供給できる位相同期
回路を提供することである。 【解決手段】 内蔵する発振器となるディジタル制御発
振器（ＤＣＸＯ）３と、基準クロック信号を発生する基
準クロック発振器５と、この基準クロック信号と入力ク
ロック信号との位相差データｅを求めて出力する位相差
器８と、この位相差データｅに基づいて一つのタイムス
ロット分の差を検出した際に所定の比較パルスｆを出力
する比較器８と、この比較パルスｆが発生した際の長時
間に亘る所定条件のデータを記憶格納するデータ記憶回
路９と、この記憶格納されたデータに基づいて出力電圧
制御データを作成しディジタル制御発振器（ＤＣＸＯ）
３へ出力して制御する制御データ作成装置（ＣＰＵ）２
とを備えている。
準クロック信号の長期間の異常に対してもほぼ正常な出
力クロック信号を長期間、装置内に供給できる位相同期
回路を提供することである。 【解決手段】 内蔵する発振器となるディジタル制御発
振器（ＤＣＸＯ）３と、基準クロック信号を発生する基
準クロック発振器５と、この基準クロック信号と入力ク
ロック信号との位相差データｅを求めて出力する位相差
器８と、この位相差データｅに基づいて一つのタイムス
ロット分の差を検出した際に所定の比較パルスｆを出力
する比較器８と、この比較パルスｆが発生した際の長時
間に亘る所定条件のデータを記憶格納するデータ記憶回
路９と、この記憶格納されたデータに基づいて出力電圧
制御データを作成しディジタル制御発振器（ＤＣＸＯ）
３へ出力して制御する制御データ作成装置（ＣＰＵ）２
とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、装置に内蔵する発
振器から発振する信号を入力クロック信号の位相に同期
させる位相同期回路に関し、特に、入力クロック信号の
長期間の異常に対してもほぼ正常な出力クロック信号を
前記装置内に供給できる位相同期回路に関する。
振器から発振する信号を入力クロック信号の位相に同期
させる位相同期回路に関し、特に、入力クロック信号の
長期間の異常に対してもほぼ正常な出力クロック信号を
前記装置内に供給できる位相同期回路に関する。
【０００２】
【従来の技術】従来、この種の位相同期回路では、図３
に示されるように、装置が内蔵する電圧制御発振器（Ｖ
ＣＯ）２１の出力クロック信号をループ帰還させて出力
を安定させる回路で、基準とする入力クロック信号と出
力クロック信号とを位相比較して基準とする入力クロッ
ク信号の位相に出力クロック信号の位相を移行させるよ
うに、電圧制御発振器（ＶＣＯ）２１の制御電圧を制御
している。
に示されるように、装置が内蔵する電圧制御発振器（Ｖ
ＣＯ）２１の出力クロック信号をループ帰還させて出力
を安定させる回路で、基準とする入力クロック信号と出
力クロック信号とを位相比較して基準とする入力クロッ
ク信号の位相に出力クロック信号の位相を移行させるよ
うに、電圧制御発振器（ＶＣＯ）２１の制御電圧を制御
している。
【０００３】初期引き込み動作で位相を比較して動作に
入る際、比較された両者の位相の位置の距離が近い場合
は問題ないが、遠い場合には、引き込み動作に入ること
ができずアラームが発生する場合がある。この問題を避
ける技術が、例えば、特開平２−２７４１２５号公報に
記載され、図３に示されている。
入る際、比較された両者の位相の位置の距離が近い場合
は問題ないが、遠い場合には、引き込み動作に入ること
ができずアラームが発生する場合がある。この問題を避
ける技術が、例えば、特開平２−２７４１２５号公報に
記載され、図３に示されている。
【０００４】図示されている位相同期回路では、周波数
変換器２２が出力クロック信号の周波数を基準となる入
力クロック信号の周波数に一致させ、位相比較器２４が
両者を入力して位相を比較し位相差データを制御回路２
５に出力する。制御回路２５は、ディジタル処理により
受けた位相差データに基づいて加算・平均化演算し、位
相差距離を求め、引き込みに際しての問題の有無を判定
する。次いで、問題がある場合には、予め設定された拡
大率を適用してループ利得を拡大し、引き込み動作に支
障がないように制御データを作成して出力する。
変換器２２が出力クロック信号の周波数を基準となる入
力クロック信号の周波数に一致させ、位相比較器２４が
両者を入力して位相を比較し位相差データを制御回路２
５に出力する。制御回路２５は、ディジタル処理により
受けた位相差データに基づいて加算・平均化演算し、位
相差距離を求め、引き込みに際しての問題の有無を判定
する。次いで、問題がある場合には、予め設定された拡
大率を適用してループ利得を拡大し、引き込み動作に支
障がないように制御データを作成して出力する。
【０００５】また、Ｄ／Ａ変換回路２６が制御回路２５
のディジタル出力をアナログの制御電圧に変換して電圧
制御発振器（ＶＣＯ）２１に供給している。
のディジタル出力をアナログの制御電圧に変換して電圧
制御発振器（ＶＣＯ）２１に供給している。
【０００６】
【発明が解決しようとする課題】上述した従来の位相同
期回路は、基準となる入力クロック信号と出力クロック
信号との位相差を判定して位相差距離を小さくするよう
に制御して一致させており、上記公開公報ではディジタ
ル制御の範囲を超える大きさの位相差距離も、拡大率の
情報を利用して位相同期制御ができるようにしている。
一方、ディジタル的に接続された網の中で各種ディジタ
ル信号の発生源である符号化装置、この出力信号の処理
部分である多重化装置等に対して一定の共通クロック信
号を供給することにより、多重化装置の多重化・分離化
等の処理機能を簡潔化し、網全体の経済性、柔軟性等を
得ることが望まれている。
期回路は、基準となる入力クロック信号と出力クロック
信号との位相差を判定して位相差距離を小さくするよう
に制御して一致させており、上記公開公報ではディジタ
ル制御の範囲を超える大きさの位相差距離も、拡大率の
情報を利用して位相同期制御ができるようにしている。
一方、ディジタル的に接続された網の中で各種ディジタ
ル信号の発生源である符号化装置、この出力信号の処理
部分である多重化装置等に対して一定の共通クロック信
号を供給することにより、多重化装置の多重化・分離化
等の処理機能を簡潔化し、網全体の経済性、柔軟性等を
得ることが望まれている。
【０００７】しかし、上記構成では、基準となる入力ク
ロック信号が異常な場合、特に長期に亘る障害に対して
の対策がなく、安定性および信頼性に欠けるという問題
点がある。
ロック信号が異常な場合、特に長期に亘る障害に対して
の対策がなく、安定性および信頼性に欠けるという問題
点がある。
【０００８】本発明の課題は、装置への入力クロック信
号の長期間の異常に対してもほぼ正常な出力クロック信
号を前記装置内に供給できる位相同期回路を提供するこ
とである。
号の長期間の異常に対してもほぼ正常な出力クロック信
号を前記装置内に供給できる位相同期回路を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明による位相同期回
路は、装置に内蔵する発振器から発振する信号を入力ク
ロック信号の位相に同期させる位相同期回路において、
内蔵する前記発振器となるディジタル制御発振器（ＤＣ
ＸＯ）と、基準クロック信号を発生する基準クロック発
振器と、この基準クロック信号と前記入力クロック信号
との位相差データを所定の条件を含めて長時間に亘り記
憶格納する記憶回路と、この格納されたデータに基づい
て前記ディジタル制御発振器により出力される出力クロ
ック信号の位相を制御するディジタル制御データを作成
する制御データ作成装置（ＣＰＵ）とを備えている。
路は、装置に内蔵する発振器から発振する信号を入力ク
ロック信号の位相に同期させる位相同期回路において、
内蔵する前記発振器となるディジタル制御発振器（ＤＣ
ＸＯ）と、基準クロック信号を発生する基準クロック発
振器と、この基準クロック信号と前記入力クロック信号
との位相差データを所定の条件を含めて長時間に亘り記
憶格納する記憶回路と、この格納されたデータに基づい
て前記ディジタル制御発振器により出力される出力クロ
ック信号の位相を制御するディジタル制御データを作成
する制御データ作成装置（ＣＰＵ）とを備えている。
【００１０】更に、本発明による具体的な位相同期回路
は、内蔵する前記発振器となるディジタル制御発振器と
（ＤＣＸＯ）、基準クロック信号を発生する基準クロッ
ク発振器と、この基準クロック信号と前記入力クロック
信号との位相差データを求めて出力する位相差器と、こ
の位相差データに基づいて一つのタイムスロット分の差
を検出した際に所定の比較パルスを出力する比較器と、
長時間に亘り、この比較パルスが発生した際に所定条件
のデータを記憶格納する記憶回路と、この記憶格納され
たデータに基づいて出力電圧制御データを作成し前記デ
ィジタル制御発振器（ＤＣＸＯ）へ出力して制御する制
御データ作成装置（ＣＰＵ）とを備えている。
は、内蔵する前記発振器となるディジタル制御発振器と
（ＤＣＸＯ）、基準クロック信号を発生する基準クロッ
ク発振器と、この基準クロック信号と前記入力クロック
信号との位相差データを求めて出力する位相差器と、こ
の位相差データに基づいて一つのタイムスロット分の差
を検出した際に所定の比較パルスを出力する比較器と、
長時間に亘り、この比較パルスが発生した際に所定条件
のデータを記憶格納する記憶回路と、この記憶格納され
たデータに基づいて出力電圧制御データを作成し前記デ
ィジタル制御発振器（ＤＣＸＯ）へ出力して制御する制
御データ作成装置（ＣＰＵ）とを備えている。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示された位相同期回路では、木
目の細かい広範囲の制御のためディジタル制御を採用し
ており、出力制御回路１から送出されたデータに基づい
て制御データ作成装置（ＣＰＵ）２が作成したディジタ
ル制御データにより制御されるディジタル制御発振器
（ＤＣＸＯ）３が備えられている。すなわちディジタル
処理型のＰＬＯ（PhaseLocked Oscillator ）が採用さ
れている。
ロック図である。図１に示された位相同期回路では、木
目の細かい広範囲の制御のためディジタル制御を採用し
ており、出力制御回路１から送出されたデータに基づい
て制御データ作成装置（ＣＰＵ）２が作成したディジタ
ル制御データにより制御されるディジタル制御発振器
（ＤＣＸＯ）３が備えられている。すなわちディジタル
処理型のＰＬＯ（PhaseLocked Oscillator ）が採用さ
れている。
【００１３】また、入力クロック信号を所定周波数まで
ｎ分周する分周器４、および高い周波数精度を有する基
準クロック信号を出力する基準クロック発生器５、基準
クロック信号を所定周波数までｍ分周する分周器６、分
周器４，６の出力を受けて位相差を求めて比較し、位相
差データを出力する位相差器７および比較器８、比較器
８の出力を受け、この際の基準クロック信号のデータを
分周器６から受けて比較器８の出力と共に長期間に亘り
記憶格納するデータ記憶回路９が設けられている。
ｎ分周する分周器４、および高い周波数精度を有する基
準クロック信号を出力する基準クロック発生器５、基準
クロック信号を所定周波数までｍ分周する分周器６、分
周器４，６の出力を受けて位相差を求めて比較し、位相
差データを出力する位相差器７および比較器８、比較器
８の出力を受け、この際の基準クロック信号のデータを
分周器６から受けて比較器８の出力と共に長期間に亘り
記憶格納するデータ記憶回路９が設けられている。
【００１４】本発明が従来と相違する点は、制御データ
作成装置（ＣＰＵ）２により作成されたディジタル制御
データに基づいて制御されるディジタル制御発振器（Ｄ
ＣＸＯ）３、単時間高精度の基準クロック発生器５、お
よび基準クロック信号のデータと共に入力クロック信号
との位相差データを所定の条件と共に長期間に亘り記憶
格納するデータ記憶回路９が設けられていることであ
る。
作成装置（ＣＰＵ）２により作成されたディジタル制御
データに基づいて制御されるディジタル制御発振器（Ｄ
ＣＸＯ）３、単時間高精度の基準クロック発生器５、お
よび基準クロック信号のデータと共に入力クロック信号
との位相差データを所定の条件と共に長期間に亘り記憶
格納するデータ記憶回路９が設けられていることであ
る。
【００１５】入力クロック信号は、１．５４４ＭＨｚの
外部クロック信号であり出力制御回路１および分周器４
へ入力するものとする。分周器４では、１．５４４ＭＨ
ｚの外部クロック信号が局内位相周波数である８ＫＨｚ
に分周され、出力パルスｄとして位相差器７へ出力され
る。一方、基準クロック発生器５は、単時間安定度が高
い内部の基準クロック信号（１０−11／日）を発生して
分周器６へ出力する。分周器６では、この基準クロック
信号が局内位相周波数である８ＫＨｚに分周され、出力
パルスｂとして位相差器７へ出力される。
外部クロック信号であり出力制御回路１および分周器４
へ入力するものとする。分周器４では、１．５４４ＭＨ
ｚの外部クロック信号が局内位相周波数である８ＫＨｚ
に分周され、出力パルスｄとして位相差器７へ出力され
る。一方、基準クロック発生器５は、単時間安定度が高
い内部の基準クロック信号（１０−11／日）を発生して
分周器６へ出力する。分周器６では、この基準クロック
信号が局内位相周波数である８ＫＨｚに分周され、出力
パルスｂとして位相差器７へ出力される。
【００１６】位相差器７は、分周器４，６それぞれによ
る出力パルスｄ，ｂの位相を比較して、位相差データｅ
を比較器８へ出力する。比較器８は、位相差データｅを
もとに分周器４，６それぞれから出力される出力パルス
ｄ，ｂによるクロック信号の１ＴＳ（Time Slot ）に対
するずれが１周期分、“＋”方向にずれた際には“＋
１”、また“−”方向にずれた際には“−１”となるよ
うな比較パルスｆをデータ記憶回路９へ出力している。
る出力パルスｄ，ｂの位相を比較して、位相差データｅ
を比較器８へ出力する。比較器８は、位相差データｅを
もとに分周器４，６それぞれから出力される出力パルス
ｄ，ｂによるクロック信号の１ＴＳ（Time Slot ）に対
するずれが１周期分、“＋”方向にずれた際には“＋
１”、また“−”方向にずれた際には“−１”となるよ
うな比較パルスｆをデータ記憶回路９へ出力している。
【００１７】ここで、図２を参照して、上記分周器６の
出力パルスｂに対する分周器４の出力パルスｄとこの出
力パルスｄの位相差データｅおよび比較パルスｆについ
て説明する。
出力パルスｂに対する分周器４の出力パルスｄとこの出
力パルスｄの位相差データｅおよび比較パルスｆについ
て説明する。
【００１８】ここで、位相差器７では分周器６の出力パ
ルスｂ１〜６に対して１個、出力パルスｂ１の位置で位
相差データｅを作成するための判断パルスを生成するも
のとする。出力パルスｂ，ｄそれぞれの位相が一致して
いる場合には、位相差データｅは符号“１１１”であ
り、比較パルスｆは符号“００００００”であるものと
する。
ルスｂ１〜６に対して１個、出力パルスｂ１の位置で位
相差データｅを作成するための判断パルスを生成するも
のとする。出力パルスｂ，ｄそれぞれの位相が一致して
いる場合には、位相差データｅは符号“１１１”であ
り、比較パルスｆは符号“００００００”であるものと
する。
【００１９】出力ｄが進み、“＋”方向に１ＴＳ（Time
Slot)の４分の１ずつずれた場合、位相差データｅは、
“１１０，０００，０１１，１１１”と順次変化し、こ
の結果の比較パルスｆは第１の符号に“１”を付加し
て、“１０００１１，１００１１１，１０１１１１，１
１１１１１”と順次変化するものとする。
Slot)の４分の１ずつずれた場合、位相差データｅは、
“１１０，０００，０１１，１１１”と順次変化し、こ
の結果の比較パルスｆは第１の符号に“１”を付加し
て、“１０００１１，１００１１１，１０１１１１，１
１１１１１”と順次変化するものとする。
【００２０】一方、出力ｄが遅れ、“−”方向に１ＴＳ
（Time Slot)の４分の１ずつずれた場合、位相差データ
ｅは“０１１，０００，１１０，１１１”と順次変化
し、この結果の比較パルスｆは第１の符号“０”をその
ままにして、“００００１１，０００１１１，００１１
１１，０１１１１１”と順次変化するものとする。
（Time Slot)の４分の１ずつずれた場合、位相差データ
ｅは“０１１，０００，１１０，１１１”と順次変化
し、この結果の比較パルスｆは第１の符号“０”をその
ままにして、“００００１１，０００１１１，００１１
１１，０１１１１１”と順次変化するものとする。
【００２１】この結果、１ＴＳ分のパルスのずれに対し
て進みの場合の比較パルスｆは“１１１１１１”とな
り、一方、遅れの場合の比較パルスｆは“０１１１１
１”となり、データ記憶回路９へ送られる。
て進みの場合の比較パルスｆは“１１１１１１”とな
り、一方、遅れの場合の比較パルスｆは“０１１１１
１”となり、データ記憶回路９へ送られる。
【００２２】データ記憶回路９は、比較器８から出力さ
れた比較パルスｆに対して、分周器６から出力された出
力パルスｂの分周クロック信号を計数監視し、比較パル
スｆが入力する間の分周クロック信号の計数値データを
所定の条件と共に、長期間に亘り記憶格納しておくもの
とする。所定の条件とは、例えば外部クロック信号の経
年変化、温度変化等の影響による周波数の変動傾向が得
られるデータであり、これらデータが蓄積できるものと
する。この蓄積データと共に比較パルスｆのデータがデ
ータ記憶回路９から出力制御回路１により取り出される
ものとする。
れた比較パルスｆに対して、分周器６から出力された出
力パルスｂの分周クロック信号を計数監視し、比較パル
スｆが入力する間の分周クロック信号の計数値データを
所定の条件と共に、長期間に亘り記憶格納しておくもの
とする。所定の条件とは、例えば外部クロック信号の経
年変化、温度変化等の影響による周波数の変動傾向が得
られるデータであり、これらデータが蓄積できるものと
する。この蓄積データと共に比較パルスｆのデータがデ
ータ記憶回路９から出力制御回路１により取り出される
ものとする。
【００２３】出力制御回路１は、入力クロック信号を受
けた際、年月日、時刻、環境条件等によりデータ記憶装
置９から対応データを取り出して参照した結果、正常で
は、制御データ作成装置（ＣＰＵ）２へ入力クロック信
号を送出するものとし、受けた入力クロック信号の異
常、または入力クロックの断を検出した際にはデータ記
憶装置９から取り出した対応データを制御データ作成装
置（ＣＰＵ）２へ送出するものとする。
けた際、年月日、時刻、環境条件等によりデータ記憶装
置９から対応データを取り出して参照した結果、正常で
は、制御データ作成装置（ＣＰＵ）２へ入力クロック信
号を送出するものとし、受けた入力クロック信号の異
常、または入力クロックの断を検出した際にはデータ記
憶装置９から取り出した対応データを制御データ作成装
置（ＣＰＵ）２へ送出するものとする。
【００２４】制御データ作成装置（ＣＰＵ）２は、正常
で受けた入力クロック信号に基づいて制御データ、異常
事態では、データ記憶装置９から取り出した対応データ
に基づいた制御データ、それぞれをディジタル制御発振
器（ＤＣＸＯ）３を制御するために適した制御信号に変
換してディジタル制御発振器（ＤＣＸＯ）３へ出力する
ものとする。
で受けた入力クロック信号に基づいて制御データ、異常
事態では、データ記憶装置９から取り出した対応データ
に基づいた制御データ、それぞれをディジタル制御発振
器（ＤＣＸＯ）３を制御するために適した制御信号に変
換してディジタル制御発振器（ＤＣＸＯ）３へ出力する
ものとする。
【００２５】上記基準クロック信号が単時間安定度が
“１０−11／日”と高い場合、長期間記憶された位相差
データにより入力クロック信号は勿論、基準クロック信
号に障害が発生した際でも、データ記憶回路に記憶格納
されたデータに基づいて長期間に亘り、この装置で安定
したクロック信号を供給することができる。
“１０−11／日”と高い場合、長期間記憶された位相差
データにより入力クロック信号は勿論、基準クロック信
号に障害が発生した際でも、データ記憶回路に記憶格納
されたデータに基づいて長期間に亘り、この装置で安定
したクロック信号を供給することができる。
【００２６】上記説明では、機能ブロックを図示して説
明したが機能の分離併合および接続順序は上記機能を満
たす限り自由であり、上記説明が本発明を限定するもの
ではない。
明したが機能の分離併合および接続順序は上記機能を満
たす限り自由であり、上記説明が本発明を限定するもの
ではない。
【００２７】
【発明の効果】以上説明したように本発明によれば、内
蔵する発振器となるディジタル制御発振器（ＤＣＸＯ）
と、基準クロック信号を発生する基準クロック発振器
と、この基準クロック信号と入力クロック信号との位相
差データを求めて出力する位相差器と、この位相差デー
タに基づいて一つのタイムスロット分の差を検出した際
に所定の比較パルスを出力する比較器と、長時間に亘
り、この比較パルスが発生した際に所定条件のデータを
記憶格納する記憶回路と、この記憶格納されたデータに
基づいて出力電圧制御データを作成しディジタル制御発
振器（ＤＣＸＯ）へ出力して制御する制御データ作成装
置（ＣＰＵ）とを備えた構成が得られる。
蔵する発振器となるディジタル制御発振器（ＤＣＸＯ）
と、基準クロック信号を発生する基準クロック発振器
と、この基準クロック信号と入力クロック信号との位相
差データを求めて出力する位相差器と、この位相差デー
タに基づいて一つのタイムスロット分の差を検出した際
に所定の比較パルスを出力する比較器と、長時間に亘
り、この比較パルスが発生した際に所定条件のデータを
記憶格納する記憶回路と、この記憶格納されたデータに
基づいて出力電圧制御データを作成しディジタル制御発
振器（ＤＣＸＯ）へ出力して制御する制御データ作成装
置（ＣＰＵ）とを備えた構成が得られる。
【００２８】この構成によって、単時間安定度が高い基
準クロック発振器の出力および所定の条件を長期間に亘
りデータ記憶回路に記憶格納されているので、入力クロ
ック信号は勿論、基準クロック信号に障害が発生した際
でも、データ記憶回路に記憶格納されたデータに基づい
て長期間に亘り、周波数偏差の少ない、且つ、スリップ
発生の少ない安定したクロック信号を供給することがで
きる効果を得ることができる。
準クロック発振器の出力および所定の条件を長期間に亘
りデータ記憶回路に記憶格納されているので、入力クロ
ック信号は勿論、基準クロック信号に障害が発生した際
でも、データ記憶回路に記憶格納されたデータに基づい
て長期間に亘り、周波数偏差の少ない、且つ、スリップ
発生の少ない安定したクロック信号を供給することがで
きる効果を得ることができる。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１の主要部における信号の一形態を示す波形
および信号の説明図である。
および信号の説明図である。
【図３】従来の一例を示す機能ブロック図である。
１ 出力制御回路 ２ 制御データ作成装置（ＣＰＵ） ３ デジタル制御発振器（ＤＣＸＯ） ４，６ 分周器 ５ 基準クロック発生器 ７ 位相差器 ８ 比較器 ９ データ記憶回路
Claims (2)
- 【請求項１】 装置に内蔵する発振器から発振する信号
を入力クロック信号の位相に同期させる位相同期回路に
おいて、内蔵する前記発振器となるディジタル制御発振
器（ＤＣＸＯ）と、基準クロック信号を発生する基準ク
ロック発振器と、この基準クロック信号と前記入力クロ
ック信号との位相差データを所定の条件を含めて長時間
に亘り記憶格納するデータ記憶回路と、この格納された
データに基づいて前記ディジタル制御発振器（ＤＣＸ
Ｏ）により出力される出力クロック信号の位相を制御す
るディジタル制御データを作成する制御データ作成装置
（ＣＰＵ）とを備えることを特徴とする位相同期回路。 - 【請求項２】 装置に内蔵する発振器から発振する信号
を入力クロック信号の位相に同期させる位相同期回路に
おいて、内蔵する前記発振器となるディジタル制御発振
器（ＤＣＸＯ）と、基準クロック信号を発生する基準ク
ロック発振器と、この基準クロック信号と前記入力クロ
ック信号との位相差データを求めて出力する位相差器
と、この位相差データに基づいて一つのタイムスロット
分の差を検出した際に所定の比較パルスを出力する比較
器と、長時間に亘り、この比較パルスが発生した際に所
定条件のデータを記憶格納する記憶回路と、この記憶格
納されたデータに基づいて出力電圧制御データを作成し
前記ディジタル制御発振器（ＤＣＸＯ）へ出力して制御
する制御データ作成装置（ＣＰＵ）とを備えることを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128099A JPH09311734A (ja) | 1996-05-23 | 1996-05-23 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128099A JPH09311734A (ja) | 1996-05-23 | 1996-05-23 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311734A true JPH09311734A (ja) | 1997-12-02 |
Family
ID=14976378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128099A Withdrawn JPH09311734A (ja) | 1996-05-23 | 1996-05-23 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09311734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319271C (zh) * | 2003-06-11 | 2007-05-30 | 恩益禧电子股份有限公司 | 频谱扩展时钟发生装置 |
-
1996
- 1996-05-23 JP JP8128099A patent/JPH09311734A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319271C (zh) * | 2003-06-11 | 2007-05-30 | 恩益禧电子股份有限公司 | 频谱扩展时钟发生装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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