JP2014183580A - クロック信号にスペクトラム拡散を提供する装置及びシステム - Google Patents
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Abstract
【解決手段】装置は、出力クロック信号を生成し、可調な基準信号を受信して出力クロック信号の周波数を調整する発振器と、出力クロック信号の中心周波数を示す第1の信号を供給する第1の回路と、出力クロック信号にスペクトラム拡散を提供するようスイッチング波形を生成する第2の回路と、第1の回路及び第2の回路へ結合され、第1の信号及びスイッチング波形に従って可調な基準信号を供給する第3の回路とを有する。
【選択図】図1
Description
本願は、2013年3月15日付けで出願された米国特許仮出願第61/799833号(名称:Integrated Voltage Regulators)に基づく優先権を主張するものである。なお、当該米国特許出願は、その全文を参照により本願に援用される。
101 スペクトラム拡散基準クロック発生器
200 開ループのスペクトラム拡散装置
201 発振器
202,302 第1の回路
203,303 第2の回路
204 第3の回路
205 第4の回路
206 第1のDAC
209,314 アップダウンカウンタ
210 疑似乱数発生器
212 加算器
214 アップ/ダウン信号
216 スイッチング波形
300 閉ループのスペクトラム拡散装置
304,600 乗算器
305 周波数カウンタ
306 ロジックユニット(スケーラー)
307 PIコントローラ
308 ロジック(加算器)
312 周波数カウント
317 ノッチロジック
700 可変抵抗器
1600 コンピュータシステム
1610 プロセッサ
1660 メモリサブシステム
PLL 位相ロックループ
Switch Matrix スイッチマトリクス
VR 電圧レギュレータ
VR Clk 出力クロック信号
VRClk_ref 基準クロック
Vref 可調な基準信号
Claims (25)
- 出力クロック信号を生成し、可調な基準信号を受信して前記出力クロック信号の周波数を調整する発振器と、
前記出力クロック信号の中心周波数を示す第1の信号を供給する第1の回路と、
前記出力クロック信号にスペクトラム拡散を提供するようスイッチング波形を生成する第2の回路と、
前記第1の回路及び前記第2の回路へ結合され、前記第1の信号及び前記スイッチング波形に従って前記可調な基準信号を供給する第3の回路と
を有する装置。 - 前記発振器は、電圧制御発振器又はデジタル制御発振器のうちの1つである、
請求項1に記載の装置。 - 前記第1の回路は、前記中心周波数のデジタル表現を前記第1の信号としてのアナログ表現へ変換する第1のデジタル−アナログ変換器を有する、
請求項1に記載の装置。 - 前記第2の回路は、
基準クロック周波数で動作するアップダウンカウンタと、
前記アップダウンカウンタへ結合され、前記スイッチング波形を生成する第2のデジタル−アナログ変換器と
を有する、請求項1に記載の装置。 - 前記アップダウンカウンタへ結合され、アップ又はダウン信号を前記アップダウンカウンタへ供給する疑似乱数発生器
を更に有する請求項4に記載の装置。 - 前記アップダウンカウンタは、前記第2のデジタル−アナログ変換器のための三角波を生成する、
請求項4に記載の装置。 - 前記アップダウンカウンタは、前記第2のデジタル−アナログ変換器のためのランダムウォーク信号を生成する、
請求項4に記載の装置。 - 前記第3の回路は、
抵抗分割回路と、
前記可調な基準信号を供給するよう前記抵抗分割回路の出力を選択的に結合するマルチプレクサと
を有する、請求項1に記載の装置。 - 前記第2の回路及び前記第3の回路へ結合される第4の回路を更に有し、
前記第4の回路は、
抵抗分割回路と、
前記スイッチング波形を供給するよう前記抵抗分割回路の出力を選択的に結合するマルチプレクサと
を有する、請求項1に記載の装置。 - 前記出力クロック信号を受信するパルス幅変調器
を更に有する請求項1に記載の装置。 - 前記発振器は、パルス幅変調発振器のレプリカ発振器である、
請求項1に記載の装置。 - 出力クロック信号を生成し、可調な基準信号を受信して前記出力クロック信号の周波数を調整する発振器と、
前記出力クロック信号の中心周波数を示す第1の信号を供給する第1の回路と、
スイッチング波形を生成し、前記出力クロック信号のスペクトラムにおいてノッチを引き起こすよう動作する第2の回路と、
前記第1の回路及び前記第2の回路へ結合され、前記出力クロック信号の前記中心周波数及び前記スイッチング波形に従って前記可調な基準信号を供給する第3の回路と
を有する装置。 - 前記第1の回路は、
基準クロック信号に対して前記出力クロック信号の周波数をカウントし、周波数カウントを周波数コードとして記憶する周波数カウンタと、
周波数エラーコードを生成するよう基準周波数コードから前記周波数コードを減じるロジックユニットと
を有する、請求項12に記載の装置。 - 前記第1の回路は、
前記周波数カウンタへ結合され、前記出力クロック信号の周波数を増大させるよう動作するクロック乗算器
を更に有する、請求項13に記載の装置。 - 前記クロック乗算器は、前記第1の回路が高速トラックモードにおいて動作するよう動作可能である場合に1よりも大きい係数を前記出力クロック信号の周波数に乗じ、前記第1の回路が前記高速トラックモードと異なる低速トラックモードにおいて動作するよう動作可能である場合に前記出力クロック信号の周波数を不変なままとするよう動作する、
請求項14に記載の装置。 - 前記第1の回路は、
前記第1の回路が高速トラックモードにおいて動作するよう動作可能である場合に1よりも大きい係数により前記周波数カウントをスケーリングする周波数スケーラー
を更に有する、請求項13に記載の装置。 - 前記スケーラーは、前記第1の回路が前記高速トラックモードと異なる低速トラックモードにおいて動作するよう動作可能である場合に1に等しい係数により前記周波数カウントをスケーリングする、
請求項16に記載の装置。 - 前記中心周波数のデジタル表現を前記第1の信号としてのアナログ表現へ変換する第1のデジタル−アナログ変換器と、
前記ロジックユニット及び前記第1のデジタル−アナログ変換器へ結合され、前記周波数エラーコードに従って前記中心周波数の前記デジタル表現を調整するPIコントローラと
を更に有する請求項13に記載の装置。 - 前記第2の回路は、
基準クロック周波数で動作するアップダウンカウンタと、
前記アップダウンカウンタの出力においてノッチを引き起こすノッチロジックと、
前記アップダウンカウンタへ結合され、該アップダウンカウンタの前記出力に従って前記スイッチング波形を生成する第2のデジタル−アナログ変換器と
を有する、請求項12に記載の装置。 - 前記アップダウンカウンタへ結合され、アップ又はダウン信号を前記アップダウンカウンタへ供給する疑似乱数発生器
を更に有する請求項19に記載の装置。 - 前記第3の回路は、
抵抗分割回路と、
前記可調な基準信号を供給するよう前記抵抗分割回路の出力を選択的に結合するマルチプレクサと
を有する、請求項12に記載の装置。 - 前記第2の回路及び前記第3の回路へ結合される第4の回路を更に有し、
前記第4の回路は、
抵抗分割回路と、
前記スイッチング波形を供給するよう前記抵抗分割回路の出力を選択的に結合するマルチプレクサと
を有する、請求項12に記載の装置。 - メモリユニットと、
前記メモリユニットへ結合され、複数の集積された電圧レギュレータ、及びスペクトラム拡散コントローラを有するプロセッサと
を有し、
前記スペクトラム拡散コントローラは、
出力クロック信号を生成し、可調な基準信号を受信して前記出力クロック信号の周波数を調整する発振器と、
前記出力クロック信号の中心周波数を示す第1の信号を供給する第1の回路と、
前記出力クロック信号にスペクトラム拡散を提供するようスイッチング波形を生成する第2の回路と、
前記第1の回路及び前記第2の回路へ結合され、前記第1の信号及び前記スイッチング波形に従って前記可調な基準信号を供給する第3の回路と
を有する、システム。 - 前記プロセッサが他のデバイスと通信することを可能にする無線インターフェースと、
表示ユニットと
を更に有する請求項23に記載のシステム。 - 前記第2の回路は、前記出力クロック信号のスペクトラムにおいてノッチを引き起こすよう動作する、
請求項23に記載のシステム。
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