WO2012117531A1 - クロックジェネレータ及びそれを含むシステム - Google Patents

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WO2012117531A1
WO2012117531A1 PCT/JP2011/054656 JP2011054656W WO2012117531A1 WO 2012117531 A1 WO2012117531 A1 WO 2012117531A1 JP 2011054656 W JP2011054656 W JP 2011054656W WO 2012117531 A1 WO2012117531 A1 WO 2012117531A1
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phase difference
clock generator
frequency
phase
gain
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PCT/JP2011/054656
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松田　篤
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富士通株式会社
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    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a clock generator and a system including the clock generator.
  • the ADPLL circuit has features such as excellent compatibility with a low voltage operation and a fine process, for example, as compared with a conventional analog PLL circuit.
  • the ADPLL circuit can be used, for example, as a clock synthesizer for an arithmetic circuit or an interface circuit in addition to a frequency synthesizer for a wireless communication circuit.
  • a clock generator generally generates a faster clock from an input clock having a reference frequency F REF .
  • this multiplication number is given by a digital input value called a frequency setting word (FCW) or the like.
  • FCW frequency setting word
  • the output clock has a constant frequency F REF * FCW in time as shown in FIG. 1 (FIG. 1 (a)), and the frequency And has a sharp electric field intensity peak (FIG. 1B).
  • EMI unnecessary electromagnetic radiation
  • SSCG Spread spectrum clock generator
  • FIG. 2A the frequency of the output clock
  • FIG. 2B the electric field strength curve without spectrum spreading shown in FIG. 1B is indicated by a broken line. Therefore, unnecessary radiation from the circuit and / or electronic device on which the SSCG is mounted can be suppressed, and thus adverse effects on peripheral devices can be suppressed or avoided.
  • the SSCG generally varies the output frequency in a triangular wave shape as shown in FIG. 2 so that a flatter output spectrum waveform can be obtained.
  • the output frequency spread width ⁇ F out (peak peak value) / the output frequency reference value (F REF * FCW) is called the spreading factor
  • the triangular wave frequency is called the spreading frequency F SS .
  • the spreading factor can be set to 0.5% to 5%
  • the spreading frequency can be set to several kHz to several hundred kHz.
  • FIG. 2 shows the case of a so-called "down spread” to set the F REF * FCW as the maximum value of the triangular output frequency, called to set the F REF * FCW as the center value of the output frequency "
  • a “center spread” method may be used.
  • the ADPLL circuit typically includes a phase comparison circuit, a low-pass filter, also called a loop filter, and a digitally controlled oscillator (DCO).
  • the SSCG based on ADPLL includes a triangular wave generation circuit for spread spectrum in addition to these ADPLL circuit configurations, and can be roughly classified into two types according to the connection position of the triangular wave generation circuit. In the first method, a triangular wave is added to the frequency setting word (multiplier setting value) FCW input to the phase comparison circuit, and in the second method, a triangular wave is output to the output of the loop filter serving as an input code of the DCO. Is added.
  • the first method since a triangular wave is added directly to the frequency setting word, a desired spreading factor can be achieved (even if gain correction of the DCO described later is incomplete).
  • the triangular wave is added to the input of the PLL circuit and the phase information including the triangular wave component needs to be transmitted to the DCO through the loop filter, the spreading frequency is within the band of the closed loop function (low-pass characteristic) of the PLL circuit. There is a need to. If the spreading frequency is out of the band, the triangular wave is attenuated. Conversely, in the second method, the spreading frequency needs to be outside the band of the closed loop function of the PLL circuit.
  • the transfer function viewed from the input of the DCO has a high-pass characteristic, and the triangular wave is attenuated when the spread frequency is within the band of the closed loop function.
  • the SSCGs according to the first and second schemes are referred to as “slow SSCG” and “fast SSCG”, respectively, based on the settable spread frequency range.
  • FIG. 3 schematically shows a settable range of the spreading frequency in the slow SSCG and the first SSCG.
  • fc is a cutoff frequency of the closed loop function of the PLL circuit.
  • the cut-off frequency fc is limited and is usually set to 1/10 or less of the input clock frequency F REF , for example, between 1/100 and 1/10. Since the waveform distortion may occur when the spread frequency is close to fc, the spread frequency in the slow SSCG is limited to a frequency range lower than fc.
  • Fast SSCG can perform spread spectrum at a relatively high frequency. A high spread frequency may reduce the amount of data that needs to be buffered between a circuit that operates using a clock generator that does not use spread spectrum and a circuit that operates using SSCG. Therefore, the first SSCG is often required in various circuits such as various interface circuits.
  • the DCO outputs a clock having an oscillation frequency corresponding to a digital input code.
  • the gain correction coefficient cor_GAIN is not appropriate, for example, when the corrected KDCO is shifted by 20 to 30%, a normal PLL does not cause a big problem to the extent that the closed loop characteristic is slightly shifted. However, in the case of the first SSCG, the deviation of cor_GAIN becomes the deviation of the spreading factor as it is.
  • FIG. 4 schematically shows the occurrence of a shift in diffusion rate due to such a shift in cor_GAIN.
  • the required value of cor_GAIN is k
  • the target value of the diffusion rate is 5%
  • the actually obtained diffusion rate is also 5%.
  • the target value of the diffusion rate is 5%
  • cor_GAIN> k is set, a diffusion rate exceeding the target value is provided.
  • Such deviation from the target value of the diffusivity changes the reduction amount of the electric field strength peak shown in FIG.
  • a desired EMI suppression effect may not be obtained.
  • an unexpected situation in which the maximum clock frequency exceeds F REF * FCW may occur.
  • An excessive clock frequency may cause a failure in timing design of a digital circuit including SSCG.
  • a clock generator having a digitally controlled oscillator, a phase comparator, a low-pass filter, and a waveform generator that generates a predetermined spread spectrum wave.
  • the digitally controlled oscillator generates an output clock having a frequency according to the input code
  • the phase comparator compares the phase of the output clock with the reference phase based on the input clock and a predetermined frequency multiplication number, and outputs a phase difference signal.
  • Output The low pass filter filters the phase difference signal and provides an input code for the digitally controlled oscillator.
  • the spread spectrum wave generated by the waveform generator is added to both the frequency multiplication number and the input code of the digitally controlled oscillator.
  • the clock generator further includes a detection / correction unit that detects a phase difference from the phase difference signal and corrects an input code of the digitally controlled oscillator so as to reduce the phase difference.
  • a system having an arithmetic device and an interface circuit including the clock generator described above.
  • a spread spectrum clock generator capable of setting a spread frequency without being limited to a cutoff frequency of a PLL circuit including a low-pass filter and capable of achieving a desired spreading factor is provided. Therefore, in a system including SSCG, a desired EMI suppression effect can be achieved more reliably.
  • FIG. 9 It is a figure which expands and shows a part of waveform of FIG. 9 before a convergence. It is a figure which expands and shows a part of waveform of FIG. 9 after convergence. It is a flowchart which shows another example of the correction algorithm of a gain correction coefficient. It is a figure for demonstrating the measuring method of the correlation between an input triangular wave and a phase difference signal. It is a circuit diagram which shows the modification of SSCG which concerns on one Embodiment. It is a figure which shows typically the output frequency waveform in SSCG of FIG. It is a circuit diagram which shows another modification of SSCG which concerns on one Embodiment. 1 is a block diagram illustrating an example of a system that may include an SSCG according to one embodiment.
  • the slow SSCG 10 generally includes a phase comparison circuit 20, a low-pass filter (LPF) 30, a digitally controlled oscillator (DCO) 40, and a spread wave generation circuit (SS) 50.
  • the low-pass filter 30 is also called a loop filter.
  • the phase comparison circuit 20 includes counters 21 and 22, a time-to-digital converter (TDC) 23, a normalization unit 24, a retiming clock generator 25, a flip-flop 26, adders 27 and 28, and a multiplier. 29.
  • the phase comparison circuit 20 receives a frequency setting word (multiplication number setting value) FCW and an input (reference) clock (frequency F REF ) from the outside.
  • the phase comparison circuit 20 further receives the output clock fed back from the DCO 40 and the spread spectrum wave generated by the spread wave generation circuit 50.
  • the spread spectrum wave is preferably a triangular wave. In the following description, the spread wave is a triangular wave.
  • the first adder 27 modulates the frequency setting word FCW directly with a triangular wave. Therefore, the first counter 21 receives the FCW added with the triangular wave from the triangular wave generating circuit 50, and outputs a reference phase signal corresponding to the phase information of the target output clock.
  • the second counter 22 and the TDC 23 cooperate to receive an output clock fed back from the DCO 40 and output a phase signal corresponding to the phase information (integer count and fraction count) of the output clock.
  • the phase comparison circuit 20 generates a phase difference signal PHASE by calculating a difference between these two phase signals by the second adder 28, and provides the signal to the loop filter 30.
  • the loop filter 30 has a low-pass characteristic, filters the phase difference signal PHASE from the phase comparison circuit 20, and provides an input code for the DCO 40.
  • the DCO 40 has a gain (gain) KDCO representing a frequency change amount per input code, and oscillates at a frequency according to the input code.
  • the frequency of the triangular wave that is, the spread frequency is set within the band of the closed loop function (low-pass characteristic) of the PLL circuit. Then, a DC component and a triangular wave component corresponding to FCW are provided to the DCO 40 via the low-pass filter 30 and the gain correction multiplier 62, and a spectrum spread output clock is generated.
  • the first SSCG 10 ′ has a configuration generally similar to that of the slow SSCG 10 of FIG. However, the first SSCG 10 ′ has a spread wave generation circuit (SS) 50 ′ connected to an adder 35 inserted between the loop filter 30 and the DCO 40 in place of the spread wave generation circuit (SS) 50. ing. Therefore, in the first SSCG 10 ′, the input code of the DCO 40 is modulated with a triangular wave.
  • SS spread wave generation circuit
  • the frequency of the triangular wave that is, the spreading frequency is out of the band of the closed loop function (low-pass characteristic) of the PLL circuit. Then, the DC component corresponding to FCW that has passed through the low-pass filter 30 and the triangular wave from the triangular wave generating circuit 50 'are provided to the DCO via the adder 35 and the multiplier 62 for gain correction, and the spectrum spread output clock Is generated.
  • the SSCG 100 shown in FIG. 7 has many circuit elements similar to the SSCGs 10 and 10 ′ shown in FIGS. Those similar circuit elements are given the same reference numerals in the last two digits.
  • the SSCG 100 generally includes a phase comparison circuit 120, a low-pass filter (LPF) 130, also called a loop filter, a digitally controlled oscillator (DCO) 140, and a spread wave generation circuit (SS) 150.
  • LPF low-pass filter
  • DCO digitally controlled oscillator
  • SS spread wave generation circuit
  • the phase comparison circuit 120 includes counters 121 and 122, a time digital converter (TDC) 123, a normalization unit 124, a retiming clock generator 125, a flip-flop 126, adders 127 and 128, and a multiplier 129.
  • TDC time digital converter
  • the specific circuit configuration of the phase comparison circuit according to the present embodiment is not limited to that shown in FIG. 7, and may be a circuit configuration of another phase comparison circuit that can be used in the ADPLL circuit. .
  • the phase comparison circuit 120 receives a frequency setting word (multiplication number setting value) FCW and an input (reference) clock (frequency F REF ) from the outside.
  • the phase comparison circuit 120 further receives the output clock fed back from the DCO 140 and the spread spectrum wave generated by the spread wave generation circuit 150.
  • the spread spectrum wave is preferably a flatter output spectrum waveform, and hence a triangular wave that can provide a more sufficient EMI suppression effect.
  • the spread wave is assumed to be a triangular wave.
  • other waveforms such as a sine wave can be used as the diffused wave.
  • the first adder 127 modulates the frequency setting word FCW with the triangular wave from the spread wave generation circuit 150. Therefore, the first counter 121 receives the FCW added with the triangular wave and outputs a reference phase signal corresponding to the phase information of the target output clock.
  • the second counter 122 and the TDC 123 cooperate to receive an output clock fed back from the DCO 140 and output a phase signal corresponding to the phase information of the output clock.
  • the phase comparison circuit 120 generates a phase difference signal PHASE by calculating a difference between these two pieces of phase information by the second adder 128, and provides the signal to the loop filter 130 and the detection / correction circuit 160.
  • the loop filter 130 has a low-pass characteristic, filters the phase difference signal PHASE from the phase comparison circuit 120, and provides it to the DCO 140.
  • the DCO 140 oscillates at a frequency according to the input code and generates an output clock. Since there is an individual difference in the gain KDCO of the DCO 140 as described above, a multiplier 162 for applying the gain correction coefficient cor_GAIN is provided at the input of the DCO 140. Further, the triangular wave from the diffusion wave generating circuit 150 is added to the phase difference signal PHASE from the loop filter 130 via the adder 135. In the example shown in FIG. 7, this triangular wave is the same as the triangular wave input to the first adder 127 of the phase comparison unit 120 and has an amplitude corresponding to a desired spreading factor. The adder 135 can be inserted between the loop filter 130 and the multiplier 162.
  • the spread spectrum triangular wave is added to both the frequency setting word FCW in the phase comparison circuit 120 and the input code of the DCO 140. Both triangular waves may have different amplitudes as long as the phases are the same. However, the triangular wave added to the FCW by the adder 127 needs to have an amplitude corresponding to a desired spreading factor. This is because the FCW and the triangular wave added by the adder 127 give a reference phase that the output clock should be aligned with.
  • the same triangular wave is added to both the FCW and the input code of the DCO 140.
  • the triangular wave actually input to the DCO 140 has been multiplied by the gain (KDCO) correction coefficient cor_GAIN by the multiplier 162. If the KDCO correction coefficient cor_GAIN is set correctly, the triangular wave is canceled in the phase difference signal PHASE output from the phase comparison circuit 120. That is, conversely, when a triangular wave remains in the phase difference signal PHASE, the KDCO correction coefficient cor_GAIN is not set correctly.
  • the SSCG 100 further includes a detection / correction circuit 160 that detects a diffusion wave (for example, a triangular wave) remaining in the phase difference signal PHASE from the phase comparison circuit 120 and corrects the KDCO correction coefficient.
  • the KDCO correction coefficient cor_GAIN before correction can be corrected via some arithmetic unit, for example, an adder 164 as shown in FIG.
  • FIG. 8 shows a residual diffuse wave detection / gain correction algorithm 200 according to an example that may be used in the detection / correction circuit 160.
  • a predetermined initial correction amount ⁇ k is added to the initial value of cor_GAIN (S202).
  • cor_GAIN is expressed as k. Since cor_GAIN is gradually updated to a necessary value (expected value) cor_GAIN ′ according to the algorithm 200, its initial value can be selected variously.
  • the initial value of cor_GAIN may be selected as a sufficiently smaller value than expected so that the spread spectrum output clock does not exceed the maximum allowable frequency (eg, F REF * FCW in the down spread scheme).
  • the initial value of cor_GAIN may be selected as a value close to the expected value in order to speed up the pull-in to the expected value.
  • the update of the correction amount ⁇ k in step S204 can be performed, for example, by replacing ⁇ k with ⁇ k / 2. This replacement can be easily performed by a shift process of a register storing the value of ⁇ k.
  • cor_GAIN can be drawn to its expected value cor_GAIN ′. Therefore, by using the residual diffusion wave detection / gain correction algorithm 200, the gain KDCO of the DCO 140 can be corrected with high accuracy, and a desired spreading factor having a target value can be obtained.
  • the repetitive processing from step S202 to S205 may be performed with a longer period than the period corresponding to the bandwidth of the PLL circuit.
  • the repetition frequency may be about 1/10 of the cutoff frequency fc of the closed loop function.
  • this repetition frequency can be about 1/1000 to 1/100 of the frequency F REF .
  • a repetition frequency within this range may allow avoidance of interference with the operation of the PLL circuit and a practically sufficient convergence speed.
  • the waiting time for amplitude measurement in step S203 can be determined by this repetition frequency.
  • FIG. 9 shows the time dependence of the output clock period and the phase difference signal PHASE waveform when the algorithm of FIG. 8 is used, and FIGS. 10 and 11 are respectively before and after the gain correction coefficient is drawn into the expected value.
  • 10 shows an enlarged part of the waveform of FIG.
  • a phase difference signal PHASE is larger amplitudes A n
  • the output clock period is less than the expected value
  • the phase difference signal is a small amplitude A n
  • the triangular wave shape of the output clock period also has distortion before being pulled in, but substantially has no distortion after being pulled in.
  • the output clock period with decreasing PHASE amplitude A n is drawn to the expected value, it is possible to obtain a triangular wave without distortion.
  • the PHASE amplitude An is not completely zero due to the non-linearity of the DCO.
  • a desired value is obtained by adding a diffusion wave to both the FCW and the DCO input code and correcting the KDCO so that the triangular wave component in the phase difference signal approaches zero.
  • a diffusion rate of can be achieved.
  • a detection / correction circuit 160 is provided in parallel with the loop filter 130 in order to detect a residual diffusion wave in the phase difference signal, and the diffusion frequency can be selected without being restricted by the closed loop function of the PLL circuit.
  • the spreading frequency may be selected to be a frequency close to the cutoff frequency fc of the closed loop function.
  • the SSCG 100 can be used in various circuits including a circuit that requires a high spreading frequency to suppress EMI of a system including the SSCG.
  • the detection / gain correction circuit 160 is depicted as being separate from the adder 164 and the multiplier 162.
  • the adder 164 and the multiplier 162 can be regarded as a part of the detection / gain correction circuit 160, and the gain correction coefficient cor_GAIN in FIG. 7 is used as the initial value of k in the algorithm shown in FIG. Also good. Therefore, unlike cor_GAIN shown in FIGS. 5 and 6, cor_GAIN in FIG. 7 does not necessarily have to be selected as a necessary value for correcting the gain KDCO of the DCO.
  • a correlation C n (n is an integer equal to or greater than 0) between the input spread wave from the spread wave generation circuit 150 and the phase difference signal PHASE from the loop filter 130 is measured (S211).
  • the correlation C n can be determined, for example, from the phase relationship between the input triangular wave and the phase difference signal. As shown in FIG. 13, the value of the phase difference signal PHASE is measured when the input triangular wave takes the maximum value and the minimum value, and the correlation C n is determined based on the polarities of the phase difference signals at the two time points. Determine which of +,-and 0 (no correlation).
  • a positive correlation is obtained when the phase difference signal is positive and negative
  • a negative correlation is obtained when the phase difference signal is negative and positive, respectively.
  • the correlation can be zero.
  • This standby time can be, for example, a time having a repetition frequency of about 1/1000 to 1/100 of the input clock frequency F REF , similarly to the standby time in step S203 of the algorithm 200 described above.
  • This residual diffusion wave detection / gain correction algorithm 210 also makes it possible to correct the gain KDCO of the DCO 140 with high accuracy and achieve a desired spreading factor, similarly to the algorithm 200 described above.
  • the algorithm 210 since the correction direction of the gain correction coefficient cor_GAIN is determined from the polarity of the input triangular wave and the phase difference signal, the algorithm 210 can be converged faster than the algorithm 200 described above.
  • the residual diffuse wave detection / gain correction algorithm that can be used in the detection / correction circuit 160 is not limited to these two algorithms 200 and 210.
  • amplitude measurement algorithm 200 step S203
  • combining the correlation measurement of the algorithm 210 step S211
  • the update of the correction amount .DELTA.k is not limited to substitution with .DELTA.k / 2, for example, 4 times in accordance with the absolute value of the amplitude A n of the phase difference signal, twice, 1/2-fold and 1/4 fold
  • Other update techniques, such as selecting, may be performed.
  • an SSCG 100 ′ according to a modification is shown.
  • cor_GAIN is written as k is to indicate that it is a variable coefficient updated by the detection / correction circuit 160 (for example, according to the algorithm shown in FIG. 8 or 13).
  • the update affects both the DC component and the triangular wave component. Therefore, in the SSCG 100 shown in FIG. 7, it takes time for the DC component to return to the original state by the feedback of the PLL circuit.
  • the SSCG 100 ′ shown in FIG. 14 separates the gain correction for the DC component and the gain correction for the triangular wave component.
  • the SSCG 100 ′ includes adders 135′164 ′ and multipliers 162 ′ and 166 instead of the adders 135 and 164 and the multiplier 162 in the SSCG 100.
  • the DC component from the loop filter 130 is multiplied by cor_GAIN by the multiplier 162 ′.
  • the triangular wave component from the diffusion wave generation circuit 150 is multiplied by the multiplier 166 by cor_GAIN corrected by the detection / correction circuit 160 by the adder 164.
  • the DC component and the triangular wave component after gain correction are added by the adder 135 ′ and input to the DCO 140.
  • cor_GAIN multiplied by the DC component code_dc is a gain correction coefficient of a predetermined fixed value
  • k multiplied by the triangular wave component code_triangle is a gain correction coefficient of a variable value to be updated, similar to k in the equation (1). is there.
  • the update of k by the detection / correction circuit 160 does not act on the DC component but acts only on the triangular wave component. Therefore, in the SSCG 100 ′, the waiting time after updating k described with reference to FIGS. 8 and 13 can be shortened, and the pull-in of k to the expected value can be accelerated.
  • the detection / gain correction circuit 160 is depicted as being separate from the adder 164 ′ and the multipliers 162 ′ and 166. However, these arithmetic units can be regarded as a part of the detection / gain correction circuit 160. Further, other values such as an initial value preset in the detection / correction circuit 160 may be input to the adder 164 ′ instead of cor_GAIN.
  • SSCG 100 includes a circuit component of SSCG 100 'shown in FIG. A multiplier 136 is inserted in the transmission path of the triangular wave to.
  • the multiplier 136 multiplies the triangular wave code_triangle by m (an arbitrary real number).
  • m an arbitrary real number
  • the SSCG according to the present embodiment also provides spectrum spreading with a desired spreading factor as long as the phases of the triangular waves are aligned even when providing triangular waves of different sizes to the phase comparison circuit 120 and the DCO 140.
  • Output clock can be generated.
  • the corrected cor_GAIN that is, the expected value (convergence value) of k will be described for the SSCG 100 ′ in FIG. 15.
  • F out_triangle ' F REF * code_triangle (4) Holds.
  • the multiplier 136 is provided in the triangular wave path to the phase comparison circuit 120 side here, the multiplier may be provided in the triangular wave path from the diffusion wave generating circuit 150 to the DCO side. Also in the SSCG 100 shown in FIG. 7, it is possible to provide the phase comparison circuit 120 and the DCO 140 with triangular waves of different sizes using the same multiplier.
  • a system 300 shown in FIG. 17 forms a platform of a computer such as a personal computer (PC), and includes one or more arithmetic devices.
  • the computing device may include one or more processors 301, such as a central processing unit (CPU), for example.
  • the system 300 can further include one or more chipsets 302 connected to the processor 301.
  • the chipset 302 may include a part of the arithmetic device of the system 300.
  • the system 300 includes various devices and / or peripheral devices therein, and / or various peripheral devices can be connected to the outside of the system 300. Therefore, one or more interfaces (for example, a board having an interface circuit) are mounted on the system 300. For example, a DDR 321 for DRAM 311, a PCIe (PCI Express) 322 for connecting a video card 312 and the like, and a SATA (Serial ATA) 323 for a hard disk drive (HDD) 313 may be mounted. Also, other interfaces such as a USB 324 for connecting various USB devices 314 may be implemented. In FIG. 17, DDR and PCIe are connected to the CPU 301, and SATA and USB are connected to the chipset 302. However, other connection forms such as a DDR connected to the chipset 302 can also be used. .
  • system 300 for example, at least some interfaces, such as DDR, PCIe, and SATA, have SSCGs according to the above-described embodiments, such as SSCG 100, 100 ′, or 100 ′′.
  • system 300 includes processor 301 and / or In data transmission between the arithmetic unit included in the chip set 302 and peripheral devices and / or devices, EMI can be suppressed using a clock having a desired spreading factor.
  • FIG. 17 shows a system constituting the computer platform, but the system according to the present embodiment is not limited to the computer platform.
  • the above-described SSCG can be applied to other systems such as a television system having an HDMI interface.

Abstract

　スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）（１００）は、入力コードに応じた周波数の出力クロックを生成するデジタル制御発振器（ＤＣＯ）（１４０）と、入力クロックと所定の周波数逓倍数（ＦＣＷ）とに基づく基準位相と出力クロックの位相とを比較して位相差信号（ＰＨＡＳＥ）を出力する位相比較部（１２０）とを含む。ローパスフィルタ（１３０）が、位相差信号をフィルタリングしてＤＣＯの入力コードを提供する。ＳＳＣＧは更に、所定のスペクトラム拡散波を生成する波形発生部（１５０）と、位相差信号から位相差を検出して該位相差を低減するようにＤＣＯの入力コードを補正する検出・補正部（１６０）とを含む。スペクトラム拡散波は、周波数逓倍数とＤＣＯの入力コードとの双方に加算される。比較的高い拡散周波数を設定可能で且つ所望の拡散率を達成可能なＳＳＣＧが提供される。

Description

クロックジェネレータ及びそれを含むシステム
　本発明は、クロックジェネレータ、及びクロックジェネレータを含むシステムに関する。
　半導体装置の高性能化・高集積化などの進展に伴い、位相同期回路の全体をデジタル回路で構成する所謂"完全デジタル位相ロックループ"（All　Digital　Phase-Locked　Loop；ＡＤＰＬＬ）の開発が進められている。ＡＤＰＬＬ回路は、従来のアナログＰＬＬ回路と比較して、例えば低電圧動作及び微細プロセスとの相性に優れる等の特長を有する。ＡＤＰＬＬ回路は、例えば、無線通信回路の周波数シンセサイザの他、演算回路やインターフェース回路のクロックジェネレータに利用され得る。
　クロックジェネレータは一般的に、基準周波数ＦＲＥＦを有する入力クロックから、より高速なクロックを生成する。ＡＤＰＬＬ回路に基づくクロックジェネレータにおいては、この逓倍数は、周波数設定ワード（Frequency　Command　word；ＦＣＷ）などと呼ばれるデジタル入力値によって与えられる。故に、所与の入力クロック及びＦＣＷが入力されるとき、出力クロックは、図１に示すように、時間的に一定の周波数ＦＲＥＦ＊ＦＣＷを有し（図１（ａ））、且つ該周波数で鋭い電界強度ピークを有する（図１（ｂ））。しかしながら、このような出力スペクトラムピークは、クロックジェネレータを搭載した回路及び／又は電子機器から不要な電磁波輻射（ＥＭＩ）を発生させる。ＥＭＩは、周辺機器などに影響を及ぼすため、様々な規格によって制限されている。例えば、デバイス間で高速にデータのやり取りを行う各種インターフェース回路では、しばしばＥＭＩに制限が設けられる。
　ＥＭＩを抑制し得る技術として、スペクトラム拡散クロックジェネレータ（Spread　Spectrum　Clock　Generator；ＳＳＣＧ）が知られている。ＳＳＣＧは、図２に示すように、出力クロックの周波数を僅かに変動させながら発振することで（図２（ａ））、出力スペクトラムを拡散させ、同一のトータルパワーで電界強度ピークを抑圧することができる（図２（ｂ））。なお、図２（ｂ）中には、比較のため、図１（ｂ）に示したスペクトラム拡散なしでの電界強度カーブを破線で示している。故に、ＳＳＣＧを搭載した回路及び／又は電子機器からの不要輻射が抑制され、ひいては、周辺機器などへの悪影響が抑制あるいは回避され得る。
　ＳＳＣＧは一般的に、より平坦な出力スペクトラム波形が得られるよう、図２に示すように三角波状に出力周波数を変動させる。出力周波数の拡散幅ΔＦｏｕｔ（ピークピーク値）／出力周波数の基準値（ＦＲＥＦ＊ＦＣＷ）は拡散率と呼ばれ、三角波の周波数は拡散周波数ＦＳＳと呼ばれる。例えば、拡散率は０．５％～５％、拡散周波数は数ｋＨｚ～数百ｋＨｚ程度にされ得る。なお、図２には、ＦＲＥＦ＊ＦＣＷを三角波状の出力周波数の最大値として設定する所謂"ダウンスプレッド"の場合を示したが、ＦＲＥＦ＊ＦＣＷを出力周波数の中心値として設定する所謂"センタースプレッド"方式が用いられることもある。
　ＡＤＰＬＬ回路は典型的に、位相比較回路と、ループフィルタとも呼ばれるローパスフィルタと、デジタル制御発振器（Digitally　Controlled　Oscillator；ＤＣＯ）とを含んでいる。ＡＤＰＬＬに基づくＳＳＣＧは、これらのＡＤＰＬＬ回路構成に加えて、スペクトラム拡散のための三角波発生回路を含み、該三角波発生回路の接続位置に従って大きく２つの方式に分類され得る。第１の方式は、位相比較回路に入力される周波数設定ワード（逓倍数設定値）ＦＣＷに三角波を加算するものであり、第２の方式は、ＤＣＯの入力コードとなるループフィルタの出力に三角波を加算するものである。
　第１の方式においては、周波数設定ワードに直接的に三角波が加算されるため、（後述のＤＣＯの利得補正が不完全な場合であっても）所望の拡散率を達成することができる。しかしながら、三角波がＰＬＬ回路の入力に加算され、三角波成分を含んだ位相情報をループフィルタを介してＤＣＯに伝達する必要があるため、拡散周波数をＰＬＬ回路の閉ループ関数（ローパス特性）の帯域内にする必要がある。帯域外の拡散周波数にすると三角波が減衰してしまう。逆に、第２の方式においては、拡散周波数をＰＬＬ回路の閉ループ関数の帯域外にする必要がある。ＤＣＯの入力から見た伝達関数はハイパス特性であり、閉ループ関数の帯域内の拡散周波数にすると三角波が減衰してしまう。以下においては、説明の便宜上、設定可能な拡散周波数範囲に基づき、上記第１及び第２の方式に係るＳＳＣＧを、それぞれ、"スロー（slow）ＳＳＣＧ"及び"ファースト（fast）ＳＳＣＧ"と称する。
　図３は、スローＳＳＣＧ及びファーストＳＳＣＧにおける拡散周波数の設定可能範囲を模式的に示している。ｆｃはＰＬＬ回路の閉ループ関数のカットオフ周波数である。カットオフ周波数ｆｃには制約があり、通常、入力クロック周波数ＦＲＥＦの１／１０以下、例えば１／１００と１／１０との間にされる。拡散周波数がｆｃに近いと波形歪みが生じ得るため、スローＳＳＣＧにおける拡散周波数はｆｃより更に低い周波数範囲に制限される。対照的に、ファーストＳＳＣＧは、比較的高い周波数でスペクトラム拡散を行うことができる。高い拡散周波数は、スペクトラム拡散を用いないクロックジェネレータを用いて動作する回路とＳＳＣＧを用いて動作する回路との間でバッファリングする必要があるデータ量を削減し得る。故に、しばしば、各種インターフェース回路などの様々な回路においてファーストＳＳＣＧが要求される。
　しかしながら、ＤＣＯの入力コードに三角波を加算する典型的なファーストＳＳＣＧにおいては、以下の問題が生じ得る。ＤＣＯはデジタル入力コードに対応した発振周波数のクロックを出力するものであり、通常、入力１コード（ｃｏｄｅ）あたりの周波数変化量Δｆを所望の値ｆｄに設定する（Δｆ＝ｆｄ［Ｈｚ／１ｃｏｄｅ］）。ＤＣＯのこの傾きは利得又はＫＤＣＯとも呼ばれる。ＫＤＣＯは半導体製造上の素子バラつきによって変動するため、ＤＣＯ入力に乗算器を置き、Δｆ＝ｃｏｒ＿ＧＡＩＮ＊ＫＤＣＯ＝ｆｄ［Ｈｚ／１ｃｏｄｅ］になるように利得補正係数ｃｏｒ＿ＧＡＩＮを乗じられる。利得補正係数ｃｏｒ＿ＧＡＩＮが適切でない場合、例えば補正後のＫＤＣＯが２～３割ずれた場合、通常のＰＬＬでは閉ループ特性が少しずれる程度で大きな問題にはならない。しかしながら、ファーストＳＳＣＧの場合、ｃｏｒ＿ＧＡＩＮのずれはそのまま拡散率のずれとなる。
　図４は、そのようなｃｏｒ＿ＧＡＩＮのずれによる拡散率のずれの発生を模式的に示している。ｃｏｒ＿ＧＡＩＮの必要値をｋとすると、正しくｃｏｒ＿ＧＡＩＮ＝ｋの場合、１コード当たりの周波数増分量はΔｆ＝ｆｄになる。拡散率の狙い値が５％であれば、実際に得られる拡散率も５％になる。しかしながら、例えば、ｃｏｒ＿ＧＡＩＮ＝０．８＊ｋに設定されてしまった場合、１コードあたりの周波数増分量はΔｆ＝０．８＊ｆｄになる。拡散率の狙い値が５％のとき、実際に得られる拡散率も５＊０．８＝４％と狙い値から外れてしまう。当然ながら、ｃｏｒ＿ＧＡＩＮ＞ｋに設定された場合には、狙い値を上回る拡散率がもたらされる。
　このような拡散率の狙い値からの逸脱は、図２（ｂ）に示した電界強度ピークの低減量を変化させる。特に、実際の拡散率が狙い値より小さい場合、所望のＥＭＩ抑制効果を得られないことがある。また、特にダウンスプレッド方式のスペクトラム拡散において、実際の拡散率が狙い値よりも大きい場合、最大クロック周波数がＦＲＥＦ＊ＦＣＷを超過するという予期せぬ事態を生じさせ得る。過大なクロック周波数は、ＳＳＣＧを含むデジタル回路のタイミング設計に破綻を来す原因となり得る。
特開２００９－１７７６８５号公報 特開２００９－２１９５４号公報
　故に、スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）において、比較的高い拡散周波数を設定すること及び所望の拡散率を確実に得ることを可能にする技術が望まれる。
　一態様によれば、デジタル制御発振器、位相比較部、ローパスフィルタ、及び所定のスペクトラム拡散波を生成する波形発生部を有するクロックジェネレータが提供される。デジタル制御発振器は、入力コードに応じた周波数の出力クロックを生成し、位相比較部は、入力クロックと所定の周波数逓倍数とに基づく基準位相と出力クロックの位相とを比較し、位相差信号を出力する。ローパスフィルタは、位相差信号をフィルタリングしてデジタル制御発振器の入力コードを提供する。波形発生部によって生成されるスペクトラム拡散波は、周波数逓倍数とデジタル制御発振器の入力コードとの双方に加算される。当該クロックジェネレータは更に、位相差信号から位相差を検出し、該位相差を低減するようにデジタル制御発振器の入力コードを補正する検出・補正部を有する。
　他の一態様によれば、演算装置と、上述のクロックジェネレータを含むインターフェース回路とを有するシステムが提供される。
　ローパスフィルタを含むＰＬＬ回路のカットオフ周波数に制限されることなく拡散周波数を設定可能で、且つ所望の拡散率を達成可能なスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）が提供される。故に、ＳＳＣＧを含むシステムにおいて、より確実に所望のＥＭＩ抑制効果を達成することができる。
非スペクトラム拡散型のクロックジェネレータにおける出力周波数特性を模式的に示す図である。 スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）における出力周波数特性を模式的に示す図である。 スローＳＳＣＧ及びファーストＳＳＣＧにおける拡散周波数の設定可能範囲を模式的に示す図である。 ファーストＳＳＣＧにおける問題を模式的に示す図である。 スローＳＳＣＧの一典型例を示す回路図である。 ファーストＳＳＣＧの一典型例を示す回路図である。 一実施形態に係るＳＳＣＧを例示する回路図である。 利得補正係数の補正アルゴリズムの一例を示すフローチャートである。 図８のアルゴリズムを適用したときのシミュレーション波形の一例を示す図である。 収束前における図９の波形の一部を拡大して示す図である。 収束後における図９の波形の一部を拡大して示す図である。 利得補正係数の補正アルゴリズムの他の一例を示すフローチャートである。 入力三角波と位相差信号との間の相関の測定方法を説明するための図である。 一実施形態に係るＳＳＣＧの一変形例を示す回路図である。 図１４のＳＳＣＧにおける出力周波数波形を模式的に示す図である。 一実施形態に係るＳＳＣＧの他の一変形例を示す回路図である。 一実施形態に係るＳＳＣＧを含み得るシステムの一例を示すブロック図である。
　１００、１００'、１００"　スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
　１２０　位相比較回路
　１２１、１２２　カウンタ
　１２３　時間デジタル変換器（ＴＤＣ）
　１２７、１２８　加算器
　１２９　乗算器
　１３０　ローパスフィルタ（ループフィルタ）
　１３５、１３５'　加算器
　１３６　乗算器
　１４０　デジタル制御発振器（ＤＣＯ）
　１５０　拡散波発生回路
　１６０　検出・補正回路
　１６２、１６２'、１６６　乗算器
　１６４、１６４'　加算器
　３００　システム
　３０１　プロセッサ
　３０２　チップセット
　３１１、３１２、３１３、３１４　周辺機器又はデバイス
　３２１、３２２、３２３、３２４　インターフェース
　以下、図面を参照しながら実施形態について詳細に説明する。なお、図面中の複数の図を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。
　先ず、実施形態に係るＳＳＣＧのより十分な理解の助けとするため、図５及び６を参照して、ＡＤＰＬＬ回路に基づくスローＳＳＣＧ及びファーストＳＳＣＧの回路構成の典型例を説明する。
　図５を参照するに、スローＳＳＣＧ１０は概して、位相比較回路２０、ローパスフィルタ（ＬＰＦ）３０、デジタル制御発振器（Digitally　Controlled　Oscillator；ＤＣＯ）４０、及び拡散波発生回路（ＳＳ）５０を含む。ローパスフィルタ３０はループフィルタとも呼ばれる。位相比較回路２０は、カウンタ２１及び２２、時間デジタル変換器（Time　to　Digital　Converter；ＴＤＣ）２３、正規化部２４、リタイミングクロック発生器２５、フリップフロップ２６、加算器２７及び２８、並びに乗算器２９を含んでいる。位相比較回路２０は、外部から周波数設定ワード（逓倍数設定値）ＦＣＷと入力（基準）クロック（周波数ＦＲＥＦ）とを受信する。位相比較回路２０は更に、ＤＣＯ４０からフィードバックされる出力クロックと、拡散波発生回路５０によって生成されたスペクトラム拡散波とを受信する。スペクトラム拡散波は好ましくは三角波であり、以下では該拡散波は三角波であるとして説明する。
　スローＳＳＣＧ１０においては、第１の加算器２７にて、周波数設定ワードＦＣＷが直接的に三角波で変調される。故に、第１のカウンタ２１は、三角波発生回路５０からの三角波が加算されたＦＣＷを受け取り、ターゲット出力クロックの位相情報に対応する基準位相信号を出力する。第２のカウンタ２２及びＴＤＣ２３は協働して、ＤＣＯ４０からフィードバックされる出力クロックを受け取り、出力クロックの位相情報（整数カウント及び端数カウント）に対応する位相信号を出力する。位相比較回路２０は、第２の加算器２８によりこれら２つの位相信号の差分を演算することによって位相差信号ＰＨＡＳＥを生成し、該信号をループフィルタ３０に提供する。
　ループフィルタ３０はローパス特性を有し、位相比較回路２０からの位相差信号ＰＨＡＳＥをフィルタリングし、ＤＣＯ４０の入力コードを提供する。
　ＤＣＯ４０は、入力１コードあたりの周波数変化量を表す利得（ゲイン）ＫＤＣＯを有し、入力コードに従った周波数で発振する。ただし、ＤＣＯ４０は一般的に、上述のように、半導体製造バラつきなどに起因してＫＤＣＯの値に個体差を有する。故に、ループフィルタ３０とＤＣＯ４０との間に挿入された乗算器６２にて、入力１コードあたりの周波数変化量Δｆを所定値ｆｄとするべく、ループフィルタ３０からの位相差信号ＰＨＡＳＥに利得補正係数ｃｏｒ＿ＧＡＩＮが乗じられる。すなわち、適正なｃｏｒ＿ＧＡＩＮが選定された場合には、Δｆ＝ｃｏｒ＿ＧＡＩＮ＊ＫＤＣＯ＝ｆｄ［Ｈｚ／１ｃｏｄｅ］となる。
　スローＳＳＣＧ１０においては、三角波の周波数すなわち拡散周波数がＰＬＬ回路の閉ループ関数（ローパス特性）の帯域内にされる。そして、ＦＣＷに相当する直流成分及び三角波成分がローパスフィルタ３０及び利得補正用の乗算器６２を介してＤＣＯ４０に提供され、スペクトラム拡散された出力クロックが生成される。
　図６を参照するに、ファーストＳＳＣＧ１０'は、図５のスローＳＳＣＧ１０と概して同様の構成を有している。しかしながら、ファーストＳＳＣＧ１０'は、拡散波発生回路（ＳＳ）５０に代えて、ループフィルタ３０とＤＣＯ４０との間に挿入された加算器３５に接続された拡散波発生回路（ＳＳ）５０'を有している。故に、ファーストＳＳＣＧ１０'においては、ＤＣＯ４０の入力コードが三角波で変調される。
　ファーストＳＳＣＧ１０'においては、三角波の周波数すなわち拡散周波数がＰＬＬ回路の閉ループ関数（ローパス特性）の帯域外にされる。そして、ローパスフィルタ３０を通過したＦＣＷに相当する直流成分と三角波発生回路５０'からの三角波とが加算器３５及び利得補正用の乗算器６２を介してＤＣＯに提供され、スペクトラム拡散された出力クロックが生成される。
　次に、図７を参照して、一実施形態に係るＳＳＣＧの回路構成の一例を説明する。図７に示すＳＳＣＧ１００は、図５及び６に示したＳＳＣＧ１０及び１０'と同様の回路要素を数多く有する。それら同様の回路要素には下二桁が共通する参照符号を付する。
　ＳＳＣＧ１００は概して、位相比較回路１２０、ループフィルタとも呼ばれるローパスフィルタ（ＬＰＦ）１３０、デジタル制御発振器（ＤＣＯ）１４０、拡散波発生回路（ＳＳ）１５０を含んでいる。
　位相比較回路１２０は、カウンタ１２１及び１２２、時間デジタル変換器（ＴＤＣ）１２３、正規化部１２４、リタイミングクロック発生器１２５、フリップフロップ１２６、加算器１２７及び１２８、並びに乗算器１２９を含んでいる。しかしながら、本実施形態に係る位相比較回路の具体的な回路構成は、図７に示したものに限定されるものではなく、ＡＤＰＬＬ回路にて使用され得るその他の位相比較回路の回路構成としてもよい。
　位相比較回路１２０は、外部から周波数設定ワード（逓倍数設定値）ＦＣＷと入力（基準）クロック（周波数ＦＲＥＦ）とを受信する。位相比較回路１２０は更に、ＤＣＯ１４０からフィードバックされる出力クロックと、拡散波発生回路１５０によって生成されたスペクトラム拡散波とを受信する。スペクトラム拡散波は好ましくは、より平坦な出力スペクトラム波形、ひいては、より十分なＥＭＩ抑制効果が得られる三角波であり、以下では該拡散波は三角波であるとして説明する。しかしながら、例えば正弦波などのその他の波形を拡散波として用いることも可能ではある。
　ＳＳＣＧ１００においては、第１の加算器１２７にて、周波数設定ワードＦＣＷが拡散波発生回路１５０からの三角波で変調される。故に、第１のカウンタ１２１は、三角波が加算されたＦＣＷを受け取り、ターゲット出力クロックの位相情報に対応する基準位相信号を出力する。第２のカウンタ１２２及びＴＤＣ１２３は協働して、ＤＣＯ１４０からフィードバックされる出力クロックを受け取り、出力クロックの位相情報に対応する位相信号を出力する。位相比較回路１２０は、第２の加算器１２８によりこれら２つの位相情報の差分を演算することによって位相差信号ＰＨＡＳＥを生成し、該信号をループフィルタ１３０及び検出・補正回路１６０に提供する。
　ループフィルタ１３０はローパス特性を有し、位相比較回路１２０からの位相差信号ＰＨＡＳＥをフィルタリングしてＤＣＯ１４０に提供する。
　ＤＣＯ１４０は、入力コードに従った周波数で発振し、出力クロックを生成する。ＤＣＯ１４０の利得ＫＤＣＯには上述のように個体差が存在するため、ＤＣＯ１４０の入力に、利得補正係数ｃｏｒ＿ＧＡＩＮの適用のための乗算器１６２が設けられる。また、ループフィルタ１３０からの位相差信号ＰＨＡＳＥに、加算器１３５を介して、拡散波発生回路１５０からの三角波が加算される。この三角波は、図７に示した例において、位相比較部１２０の第１の加算器１２７に入力される三角波と同一であり、所望の拡散率に相当する振幅を有する。加算器１３５は、ループフィルタ１３０と乗算器１６２との間に挿入され得る。
　このように、本実施形態においては、位相比較回路１２０における周波数設定ワードＦＣＷとＤＣＯ１４０の入力コードとの双方にスペクトラム拡散用の三角波が加算される。双方の三角波は、位相が同じであれば相異なる振幅を有していてもよい。ただし、加算器１２７にてＦＣＷに加算される三角波は、所望の拡散率に対応する振幅を有する必要がある。加算器１２７にて加算されたＦＣＷ及び三角波が、出力クロックが揃えるべき基準位相を与えるからである。
　図７の例においては、ＦＣＷとＤＣＯ１４０の入力コードとの双方に同一の三角波が加算される。しかしながら、ＤＣＯ１４０に実際に入力される三角波は、乗算器１６２によって利得（ＫＤＣＯ）補正係数ｃｏｒ＿ＧＡＩＮを乗じられたものである。仮にＫＤＣＯ補正係数ｃｏｒ＿ＧＡＩＮが正しく設定されていれば、位相比較回路１２０から出力される位相差信号ＰＨＡＳＥにおいて三角波はキャンセルされることになる。すなわち、逆に、位相差信号ＰＨＡＳＥに三角波が残留している場合には、ＫＤＣＯ補正係数ｃｏｒ＿ＧＡＩＮが正しく設定されていないことになる。
　そこで、ＳＳＣＧ１００は更に、位相比較回路１２０からの位相差信号ＰＨＡＳＥに残留する拡散波（例えば、三角波）を検出して、ＫＤＣＯ補正係数を補正する検出・補正回路１６０を含んでいる。補正・検出回路１６０は、入力１コードあたりの周波数変化量Δｆを所定値ｆｄとするＫＤＣＯ補正係数ｃｏｒ＿ＧＡＩＮ'を得るべくｃｏｒ＿ＧＡＩＮを補正する（すなわち、Δｆ＝ｃｏｒ＿ＧＡＩＮ'＊ＫＤＣＯ＝ｆｄ［Ｈｚ／１ｃｏｄｅ］）。補正前のＫＤＣＯ補正係数ｃｏｒ＿ＧＡＩＮは、何らかの演算器、例えば図７に示すように加算器１６４、を介して補正され得る。
　図８は、検出・補正回路１６０において使用され得る一例に係る残留拡散波検出・利得補正アルゴリズム２００を示している。先ず、ループフィルタ１３０からの位相差信号ＰＨＡＳＥの初期振幅Ａ０の測定を行う（Ｓ２０１）。次いで、ｃｏｒ＿ＧＡＩＮの初期値に所定の初期補正量Δｋを加算する（Ｓ２０２）。なお、図８においてはｃｏｒ＿ＧＡＩＮをｋと表記している。ｃｏｒ＿ＧＡＩＮは、当該アルゴリズム２００に従って必要値（期待値）ｃｏｒ＿ＧＡＩＮ'まで徐々に更新されていくものであるため、その初期値は様々に選択され得る。一例において、スペクトラム拡散された出力クロックが最大許容周波数（例えば、ダウンスプレッド方式におけるＦＲＥＦ＊ＦＣＷ）を超過しないよう、ｃｏｒ＿ＧＡＩＮの初期値は期待値より十分に小さい値として選定され得る。他の一例において、ｃｏｒ＿ＧＡＩＮの初期値は、期待値への引き込みを速めるために、期待値に近い値として選定されてもよい。
　そして、或る一定の待機時間の後、再び位相差信号ＰＨＡＳＥの振幅Ａ１（ｎ＝１に対応）の測定を行い、前回の振幅Ａ０より減少したかの判定を行う（Ｓ２０３）。振幅が減少していれば、一例として、Δｋの値を更新することなく、このｃｏｒ＿ＧＡＩＮでの処理を終了し（Ｓ２０５）、ステップＳ２０２へと戻る。他の一例として、測定された振幅の大きさに応じて、Δｋの値を増減させてもよい。ステップＳ２０３で振幅が減少していないと判定された場合には、補正量Δｋを更新（Ｓ２０４）した後にこのｃｏｒ＿ＧＡＩＮでの処理を終了し（Ｓ２０５）、ステップＳ２０２へと戻る。ステップＳ２０４での補正量Δｋの更新は、例えば、Δｋを－Δｋ／２に置き換えることにより行い得る。この置換は、Δｋの値を格納したレジスタのシフト処理により容易に行うことができる。
　そして、ステップＳ２０２からＳ２０５をｎ≧２について繰り返して位相差信号ＰＨＡＳＥの振幅を０に漸近させることにより、ｃｏｒ＿ＧＡＩＮをその期待値ｃｏｒ＿ＧＡＩＮ'に引き込むことができる。故に、残留拡散波検出・利得補正アルゴリズム２００を用いて、ＤＣＯ１４０の利得ＫＤＣＯを高精度に補正し、狙い値を有する所望の拡散率を得ることができる。
　なお、このステップＳ２０２からＳ２０５の繰り返し処理は、ＰＬＬ回路の帯域に対応する周期より長周期で行えばよい。例えば、この繰り返しの周波数は、閉ループ関数のカットオフ周波数ｆｃの１／１０程度とし得る。例えば、カットオフ周波数ｆｃが入力クロックの周波数ＦＲＥＦの１／１００～１／１０程度であるとき、この繰り返し周波数は周波数ＦＲＥＦの１／１０００～１／１００程度となり得る。この範囲内の繰り返し周波数は、ＰＬＬ回路の動作との干渉の回避と実用上十分な収束速度とを可能にし得る。ステップＳ２０３における振幅測定の待機時間は、この繰り返し周波数によって決定され得る。
　図９－１１に、シミュレーション結果の一例を示す。図９は、図８のアルゴリズムを用いたときの出力クロック周期及び位相差信号ＰＨＡＳＥ波形の時間依存性を示し、図１０及び１１は、それぞれ、利得補正係数の期待値への引き込みの前及び後における図９の波形の一部を拡大して示している。シミュレーション条件は、入力クロック周波数＝１ＭＨｚ、逓倍数＝１００、すなわち、出力クロック周波数～１００ＭＨｚ（出力クロック周期～１０ｎｓｅｃ）、三角波でのダウンスプレッドスペクトラム拡散、拡散率の狙い値＝５％である。従って、出力クロック周期は、１０ｎｓ～１０．５ｎｓの間で三角波状に変動することが期待される。
　これらの図に示されるように、引き込み前には、位相差信号ＰＨＡＳＥが大きい振幅Ａｎを有し、出力クロック周期は期待値より小さいが、引き込み後には、位相差信号が小さい振幅Ａｎに収束し、出力クロック周期も期待値に収束している。また、出力クロック周期の三角波形状も、引き込み前には歪みを有しているが、引き込み後には実質的に歪みを有しないものになっている。このように、アルゴリズム２００の適用により、ＰＨＡＳＥ振幅Ａｎの減少に伴って出力クロック周期が期待値に引き込まれるとともに、歪みのない三角波を得ることができる。なお、図１１に示した引き込み後の波形において、ＰＨＡＳＥ振幅ＡｎはＤＣＯの非線形性のために完全に０にはなっていない。
　以上のように、本実施形態に係るＳＳＣＧ１００においては、ＦＣＷとＤＣＯ入力コードとの双方に拡散波を加算し、位相差信号中の三角波成分を０に近付けるようにＫＤＣＯを補正することにより、所望の拡散率を達成することができる。また、位相差信号中の残留拡散波を検出するためにループフィルタ１３０に並列に検出・補正回路１６０が設けられており、拡散周波数はＰＬＬ回路の閉ループ関数によって制約されることなく選定され得る。さらに、拡散周波数は、該閉ループ関数のカットオフ周波数ｆｃに近い周波数に選定されてもよい。ＰＬＬの閉ループ関数のｆｃと拡散周波数が近い場合であっても、ＰＬＬのフィードバックの影響が少ないため、歪みの少ない（よりフラットな電界強度ピークを有する）スペクトラム拡散クロックが生成される。故に、ＳＳＣＧ１００は、高い拡散周波数を要求する回路を含む様々な回路において使用されて、当該ＳＳＣＧを含むシステムのＥＭＩを抑制することができる。
　なお、図７において、検出・利得補正回路１６０は、加算器１６４及び乗算器１６２と別個のもののように描かれている。しかしながら、加算器１６４及び乗算器１６２は検出・利得補正回路１６０の一部と見なすことができ、図７における利得補正係数ｃｏｒ＿ＧＡＩＮは、図８に示したアルゴリズムにてｋの初期値として使用されてもよい。故に、図７におけるｃｏｒ＿ＧＡＩＮは、図５及び６に示したｃｏｒ＿ＧＡＩＮと異なり、必ずしもＤＣＯの利得ＫＤＣＯを補正するための必要値として選定される必要はない。
　次に、図１２及び１３を参照して、検出・補正回路１６０において使用され得る他の一例に係る残留拡散波検出・利得補正アルゴリズム２１０を説明する。
　先ず、拡散波発生回路１５０からの入力拡散波とループフィルタ１３０からの位相差信号ＰＨＡＳＥとの相関Ｃｎ（ｎは０以上の整数）を測定する（Ｓ２１１）。相関Ｃｎは、例えば、入力三角波と位相差信号との位相関係から決定され得る。図１３に示すように、入力三角波が最大値及び最小値のそれぞれを取る時点で位相差信号ＰＨＡＳＥの値を測定し、この２つの時点での位相差信号の極性に基づいて、相関Ｃｎが＋、－及び０（相関なし）のうちの何れであるかを決定する。具体的には、入力三角波が最大値及び最小値を取る時に、位相差信号がそれぞれ正及び負である場合を＋の相関とし、位相差信号がそれぞれ負及び正である場合を－の相関とし、それ以外を０の相関とすることができる。
　次いで、ｎ＝０であるとき、すなわち、最初の相関測定であるときを除いて、相関Ｃｎが前回の相関Ｃｎ－１から変化したか否かを判定する（Ｓ２１２）。変化している場合（図１２の"ＹＥＳ"）、ｃｏｒ＿ＧＡＩＮ（図１２においてはｋと表記）の増分量Δｋ（＞０）の更新を行う（Ｓ２１３）。Δｋの更新は、例えば、ΔｋをΔｋ／２に置き換えることにより行い得る。この置換は、Δｋ値を格納したレジスタのシフト処理により容易に行うことができる。ステップＳ２１２において相関が変化していないと判定された場合（図１２の"ＮＯ"）には、一例として、ｃｏｒ＿ＧＡＩＮのΔｋの更新は行われない。
　次いで、相関Ｃｎが＋、－又は０の何れであるかを判定する（Ｓ２１４）。Ｃｎ＝＋の場合、この相関は現在のｃｏｒ＿ＧＡＩＮが期待値より小さいことを指し示すため、現在のｃｏｒ＿ＧＡＩＮにΔｋを加算する補正を行う（Ｓ２１５）。Ｃｎ＝－の場合、この相関は現在のｃｏｒ＿ＧＡＩＮが期待値より大きいことを指し示すため、現在のｃｏｒ＿ＧＡＩＮからΔｋを減算する補正を行う（Ｓ２１６）。Ｃｎ＝０の場合、この相関は現在のｃｏｒ＿ＧＡＩＮが期待値に十分近いことを指し示すため、ｃｏｒ＿ＧＡＩＮの更なる補正は行われない。
　その後、このｃｏｒ＿ＧＡＩＮでの処理を終了し（Ｓ２１７）、或る一定の待機時間の後、ステップＳ２１１からＳ２１７を繰り返す。この待機時間は、例えば、先述のアルゴリズム２００のステップＳ２０３における待機時間と同様に、入力クロック周波数ＦＲＥＦの１／１０００～１／１００程度の繰り返し周波数となる時間とし得る。
　この残留拡散波検出・利得補正アルゴリズム２１０も、先述のアルゴリズム２００と同様に、ＤＣＯ１４０の利得ＫＤＣＯを高精度に補正し、所望の拡散率を達成することを可能にする。また、アルゴリズム２１０においては、入力三角波及び位相差信号の極性から利得補正係数ｃｏｒ＿ＧＡＩＮの補正方向が決定されるため、先述のアルゴリズム２００よりも早く収束させることができる。
　なお、検出・補正回路１６０において使用され得る残留拡散波検出・利得補正アルゴリズムは、これら２つのアルゴリズム２００及び２１０に限定されるものではない。例えば、アルゴリズム２００の振幅測定（ステップＳ２０３）と、アルゴリズム２１０の相関測定（Ｓ２１１）とを組み合わせ、振幅Ａｎ及び相関Ｃｎの双方に基づいて、ｃｏｒ＿ＧＡＩＮの補正量Δｋ及び補正方向を決定することも可能である。また、補正量Δｋの更新は、Δｋ／２による置換に限定されず、例えば、位相差信号の振幅Ａｎの絶対値に応じて４倍、２倍、１／２倍及び１／４倍から選択するなど、その他の更新手法を用いて行われてもよい。
　次に、図１４－１６を参照して、図７に示したＳＳＣＧ１００の変形例を説明する。
　図１４を参照するに、一変形例に係るＳＳＣＧ１００'が示されている。図７に示したＳＳＣＧ１００においては、ループフィルタ１３０からの出力に三角波を加算したものをＤＣＯ１４０の入力コードとし、該入力コードに対してＤＣＯの利得ＫＤＣＯの補正のための係数ｃｏｒ＿ＧＡＩＮを乗じている。故に、ＤＣＯ１４０の発振周波数、すなわち、ＳＳＣＧ１００の出力クロック周波数Ｆｏｕｔは、
　　Ｆｏｕｔ=ｋ＊ＫＤＣＯ＊（ｃｏｄｅ＿ｄｃ＋ｃｏｄｅ＿ｔｒｉａｎｇｌｅ）　　　（１）
と表現することができる。ただし、ｃｏｄｅ＿ｄｃ及びｃｏｄｅ＿ｔｒｉａｎｇｌｅは、それぞれ、ＤＣＯ１４０の入力コードの直流成分及び三角波成分であり、ｋはｃｏｒ＿ＧＡＩＮに対応する利得補正係数である。ここでｃｏｒ＿ＧＡＩＮをｋと表記しているのは、（例えば、図８又は１３に示したアルゴリズムに従って）検出・補正回路１６０によって更新される可変係数であることを示すためである。式（１）から理解されるように、検出・補正回路１６０によってｋを更新すると、該更新は直流成分及び三角波成分の双方に作用する。故に、図７に示したＳＳＣＧ１００においては、直流成分がＰＬＬ回路のフィードバックで元に戻るまでに時間を要する。
　一方、図１４に示したＳＳＣＧ１００'は、直流成分に対する利得補正と、三角波成分に対する利得補正とを分離している。具体的には、ＳＳＣＧ１００'は、ＳＳＣＧ１００における加算器１３５、１６４及び乗算器１６２に代えて、加算器１３５'１６４'、乗算器１６２'、１６６を有している。ループフィルタ１３０からの直流成分は乗算器１６２'にてｃｏｒ＿ＧＡＩＮを乗じられる。拡散波発生回路１５０からの三角波成分は、乗算器１６６にて、加算器１６４にて検出・補正回路１６０によって補正されたｃｏｒ＿ＧＡＩＮを乗じられる。そして、利得補正後の直流成分及び三角波成分が、加算器１３５'にて加算されてＤＣＯ１４０に入力される。
　故に、ＤＣＯ１４０の発振周波数、すなわち、ＳＳＣＧ１００'の出力クロック周波数Ｆｏｕｔ'は、
　　Ｆｏｕｔ'=ｃｏｒ＿ＧＡＩＮ＊ＫＤＣＯ＊ｃｏｄｅ＿ｄｃ＋ｋ＊ＫＤＣＯ＊ｃｏｄｅ＿ｔｒｉａｎｇｌｅ　　　（２）
と表現することができる。ただし、直流成分ｃｏｄｅ＿ｄｃに乗じられるｃｏｒ＿ＧＡＩＮは所定の固定値の利得補正係数であり、三角波成分ｃｏｄｅ＿ｔｒｉａｎｇｌｅに乗じられるｋは、式（１）のｋと同様に、更新される可変値の利得補正係数である。式（２）から理解されるように、また図１５に示すように、検出・補正回路１６０によるｋの更新は、直流成分には作用せず三角波成分のみに作用する。故に、ＳＳＣＧ１００'においては、図８及び１３を参照して説明したｋの更新後の待機時間を短縮し、ｋの期待値への引き込みを早くすることができる。
　なお、図１４において、検出・利得補正回路１６０は、加算器１６４'及び乗算器１６２'、１６６と別個のもののように描かれている。しかしながら、これらの演算器は検出・利得補正回路１６０の一部と見なすことができる。また、加算器１６４'には、ｃｏｒ＿ＧＡＩＮ代えて、例えば検出・補正回路１６０内に予め設定された初期値など、その他の値が入力されてもよい。
　図１６を参照するに、他の一変形例に係るＳＳＣＧ１００"が示されている。ＳＳＣＧ１００"は、図１４に示したＳＳＣＧ１００'の回路要素に加えて、拡散波発生回路１５０から位相比較回路１２０への三角波の伝達経路に乗算器１３６が挿入されている。乗算器１３６は、三角波ｃｏｄｅ＿ｔｒｉａｎｇｌｅにｍ（任意の実数）を乗ずる。本実施形態に係るＳＳＣＧは、後述するように、位相比較回路１２０及びＤＣＯ１４０に相異なる大きさの三角波を提供する場合にも、それら三角波の位相が揃っている限り、所望の拡散率でスペクトラム拡散された出力クロックを生成し得る。
　図１６のＳＳＣＧ１００"との比較のため、先ず、図１５のＳＳＣＧ１００'について、補正後のｃｏｒ＿ＧＡＩＮすなわちｋの期待値（収束値）を説明する。ＳＳＣＧ１００'においては、上述のように、出力クロック周波数Ｆｏｕｔ'は上記式（２）にて表現され、そのうち三角波成分Ｆｏｕｔ＿ｔｒｉａｎｇｌｅ'は、
　　Ｆｏｕｔ＿ｔｒｉａｎｇｌｅ'＝ｋ＊ＫＤＣＯ＊ｃｏｄｅ＿ｔｒｉａｎｇｌｅ　　　（３）
である。また、ＳＳＣＧ１００'においては、ＤＣＯ１４０の入力と位相比較器１２０とに与えられる三角波は同一であるので、
　　Ｆｏｕｔ＿ｔｒｉａｎｇｌｅ'＝ＦＲＥＦ＊ｃｏｄｅ＿ｔｒｉａｎｇｌｅ　　　（４）
が成り立つ。なお、ｃｏｄｅ＿ｔｒｉａｎｇｌｅは、位相比較回路に入力される周波数制御ワードＦＣＷという観点からは、ＦＣＷ＿ｔｒｉａｎｇｌｅと表記することができる（このとき、位相比較回路に与えられる固定の周波数制御ワードＦＣＷはＦＣＷ＿ｄｃと表してもよい）。故に、ＳＳＣＧ１００'においては、利得補正係数は、
　　ｋ＊ＫＤＣＯ＝ＦＲＥＦ　　　（５）
となるｋに収束する。
　一方、図１６のＳＳＣＧ１００"においては、上記の式（３）は成り立つが、位相比較器１２０にはｍ倍されたｃｏｄｅ＿ｔｒｉａｎｇｌｅが与えられるので、式（４）に代えて、
　　Ｆｏｕｔ＿ｔｒｉａｎｇｌｅ'＝ＦＲＥＦ＊ｍ＊ｃｏｄｅ＿ｔｒｉａｎｇｌｅ　　　（６）
が成り立つ。故に、ＳＳＣＧ１００"においては、利得補正係数は、
　　ｋ＊ＫＤＣＯ＝ｍ＊ＦＲＥＦ　　　（７）
となるｋ、すなわち、図１５のＳＳＣＧ１００'における収束値のｍ倍の値に収束する。なお、図１６に示したＳＳＣＧ１００"においては、ＤＣＯ１４０の入力コードの直流成分ｃｏｄｅ＿ｄｃについては乗算器１３６の影響はなく、直流成分に対する利得補正係数ｃｏｒ＿ＧＡＩＮは変化されない。
　なお、ここでは位相比較回路１２０側への三角波経路に乗算器１３６を設けたが、拡散波発生回路１５０からＤＣＯ側への三角波経路に乗算器を設けてもよい。また、図７に示したＳＳＣＧ１００においても、同様の乗算器を用いて位相比較回路１２０及びＤＣＯ１４０に相異なる大きさの三角波を提供することが可能である。
　次に、図１７を参照して、一実施形態に係るＳＳＣＧを含むシステムの一例を説明する。図１７に示したシステム３００は、例えばパーソナルコンピュータ（ＰＣ）などの計算機のプラットフォームを構成しており、１つ以上の演算装置を含んでいる。演算装置は、例えば中央演算処理装置（ＣＰＵ）などの１つ以上のプロセッサ３０１を含み得る。システム３００は更に、プロセッサ３０１に接続された１つ以上のチップセット３０２を含み得る。チップセット３０２は、システム３００の演算装置の一部を含んでいてもよい。
　システム３００はその内部に様々なデバイス及び／又は周辺機器を有し、且つ／或いは、システム３００の外部に様々な周辺機器が接続され得る。故に、システム３００には１つ以上のインターフェース（例えば、インターフェース回路を有するボード）が実装されている。例えば、ＤＲＡＭ３１１用のＤＤＲ３２１、ビデオカード３１２などを接続するためのＰＣＩｅ（ＰＣＩ　Ｅｘｐｒｅｓｓ）３２２、ハードディスクドライブ（ＨＤＤ）３１３用のＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）３２３が実装され得る。また、各種ＵＳＢ機器３１４を接続するためのＵＳＢ３２４などのその他のインターフェースも実装され得る。なお、図１７においては、ＤＤＲ及びＰＣＩｅはＣＰＵ３０１に接続され、ＳＡＴＡ及びＵＳＢはチップセット３０２に接続されているが、例えばチップセット３０２にＤＤＲが接続されるなど、その他の接続形態も用いられ得る。
　システム３００において、例えばＤＤＲ、ＰＣＩｅ及びＳＡＴＡなど、少なくとも一部のインターフェースは、ＳＳＣＧ１００、１００'又は１００"などの上述の実施形態に係るＳＳＣＧを有する。それにより、システム３００は、プロセッサ３０１及び／又はチップセット３０２に含まれる演算装置と周辺機器及び／又はデバイスとの間でのデータ伝送において、所望の拡散率を有するクロックを用いてＥＭＩを抑制することができる。
　なお、図１７には計算機プラットフォームを構成するシステムを示したが、本実施形態に係るシステムは計算機プラットフォームに限定されるものではない。例えば、上述のＳＳＣＧは、ＨＤＭＩインターフェースを有するテレビジョンシステムなど、その他のシステムにも適用されることができる。
　以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。

Claims (16)

  1. 　入力コードに応じた周波数の出力クロックを生成するデジタル制御発振器と、
    　入力クロックと所定の周波数逓倍数とに基づく基準位相と前記出力クロックの位相とを比較し、位相差信号を出力する位相比較部と、
    　前記位相差信号をフィルタリングして前記デジタル制御発振器の前記入力コードを提供するローパスフィルタと、
    　前記周波数逓倍数及び前記入力コードの双方に加算される所定のスペクトラム拡散波を生成する波形発生部と、
    　前記位相差信号から位相差を検出し、該位相差を低減するように前記入力コードを補正する検出・補正部と、
    　を有することを特徴とするクロックジェネレータ。
  2. 　前記スペクトラム拡散波は三角波であることを特徴とする請求項１に記載のクロックジェネレータ。
  3. 　前記スペクトラム拡散波は、前記ローパスフィルタの帯域外の周波数を有することを特徴とする請求項１又は２に記載のクロックジェネレータ。
  4. 　前記位相比較部は、前記基準位相を決定する第１のカウンタと、前記出力クロックの位相を決定する第２のカウンタ及び時間デジタル変換器とを含む、ことを特徴とする請求項１乃至３の何れか一項に記載のクロックジェネレータ。
  5. 　前記検出・補正部は、前記位相差を低減するように、前記デジタル制御発振器の前記入力コードに乗算される利得補正係数を補正する、ことを特徴とする請求項１乃至４の何れか一項に記載のクロックジェネレータ。
  6. 　前記検出・補正部は、所定の利得補正係数を補正し、補正された利得補正係数を、前記スペクトラム拡散波が加算された前記入力コードに乗算するように構成されている、ことを特徴とする請求項５に記載のクロックジェネレータ。
  7. 　前記検出・補正部は、前記ローパスフィルタからの出力に所定の利得補正係数を乗算し、且つ前記所定の利得補正係数を補正した係数を前記スペクトラム拡散波に乗算するように構成され、
    　前記検出・補正部による補正の後に、前記ローパスフィルタからの出力と前記スペクトラム拡散波とが加算されて前記デジタル制御発振器に入力される、ことを特徴とする請求項５に記載のクロックジェネレータ。
  8. 　前記波形発生部により生成されたスペクトラム拡散波は、前記周波数逓倍数及び前記入力コードのうちの一方に対して、所定の定数を乗じられた後に加算される、ことを特徴とする請求項１乃至７の何れか一項に記載のクロックジェネレータ。
  9. 　前記検出・補正部は、前記位相差信号の振幅測定と該振幅測定の結果に応じた前記利得補正係数の更新とを繰り返すことで、前記位相差を０に近付けるように構成されている、ことを特徴とする請求項５乃至８の何れか一項に記載のクロックジェネレータ。
  10. 　前記検出・補正部は、前回の繰り返しに対して前記位相差信号の振幅が減少したとき、前記前回の繰り返しにおける前記利得補正係数の更新量を維持し、前記前回の繰り返しに対して前記位相差信号の振幅が増大したとき、前記前回の繰り返しにおける前記利得補正係数の更新量を－１／２倍するように構成されている、ことを特徴とする請求項９に記載のクロックジェネレータ。
  11. 　前記振幅測定及び前記利得補正係数の更新は所定の繰り返し周波数で実行され、前記繰り返し周波数は前記入力クロックの周波数の１／１０００から１／１００までの範囲内に設定される、ことを特徴とする請求項９又は１０に記載のクロックジェネレータ。
  12. 　前記検出・補正部は、前記スペクトラム拡散波と前記位相差信号との間の相関の測定と該測定の結果に応じた前記利得補正係数の更新とを繰り返すことで、前記位相差を０に近付けるように構成されている、ことを特徴とする請求項５乃至８の何れか一項に記載のクロックジェネレータ。
  13. 　前記相関は、前記スペクトラム拡散波が最大値を取る時点での前記位相差信号の極性と、前記スペクトラム拡散波が最小値を取る時点での前記位相差信号の極性とに基づいて、プラスの相関、マイナスの相関及び相関なしの中から決定される、ことを特徴とする請求項１２に記載のクロックジェネレータ。
  14. 　前記利得補正係数の更新は、前回の繰り返しに対して前記相関が変化していないときに前記前回の繰り返しにおける前記利得補正係数の更新量を１／２倍することと、前記相関に応じて前記利得補正係数の更新の要／否及び増／減方向を決定することとを含む、ことを特徴とする請求項１３に記載のクロックジェネレータ。
  15. 　前記相関の測定及び前記利得補正係数の更新は所定の繰り返し周波数で実行され、前記繰り返し周波数は前記入力クロックの周波数の１／１０００から１／１００までの範囲内に設定される、ことを特徴とする請求項１２乃至１４の何れか一項に記載のクロックジェネレータ。
  16. 　演算装置と、
    　前記演算装置に周辺機器を接続するインターフェース回路であり、請求項１に記載のクロックジェネレータを含むインターフェース回路と、
    　を有することを特徴とするシステム。
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