JP2012100366A - スイッチング電源の制御回路及び電子機器 - Google Patents

Abstract

【課題】ＳＳＣＧを搭載したスイッチング電源において、スイッチング周波数の急激な変動を抑えることが可能なスイッチング電源の制御回路及び電子機器を提供すること。
【解決手段】最大電圧と最小電圧との間で変化する変調電圧を生成する変調制御回路と、変調電圧によって周波数を制御する電圧制御発振器と、スイッチング電源の出力電圧に応じて基準電圧との誤差電圧を生成するエラーアンプの特性を、スイッチング周波数に応じて選択する選択回路と、電圧制御発振器の出力周波数と誤差電圧とに基づいて、出力トランジスタをオンオフ制御するスイッチング制御回路と、を備える。
【選択図】図１

Description

本願は、スイッチング電源の制御回路及び電子機器に関する。

電子機器等において、負荷への電力供給にスイッチング電源が用いられており、例えば、直流電圧を別の直流電圧に変換するＤＣＤＣコンバータが用いられている。ＤＣＤＣコンバータに関して、スイッチング周波数とその高調波での輻射（電源ノイズ、ＥＭＩ（Electro Magnetic Interference））の低減が求められている。また、出力するクロックの周波数をわずかに変動させる周波数変調を行うことによって、輻射されるノイズのピークを低く抑える働きをするスペクトラム拡散クロック発生器（Spread Spectrum Clock Generator、以下、ＳＳＣＧと表記する。）が知られている（例えば、特許文献１、２参照）。

特開２００８−１７３０９号公報 特開２００６−２１７５３９号公報

例えば、擬似乱数制御によるＳＳＣＧでは、最高周波数と最低周波数との間で周波数の急激な変動が発生する場合がある。そのため、擬似乱数制御によるＳＳＣＧをＤＣＤＣコンバータに適用した場合、周波数の急激な変動の影響が出力電圧に現れるおそれがあり、問題である。

本願は、ＳＳＣＧを搭載したスイッチング電源において、スイッチング周波数の急激な変動を抑えることが可能なスイッチング電源の制御回路及び電子機器を提供することを目的とする。

本願に開示されているスイッチング電源の制御回路は、最大電圧と最小電圧との間で変化する変調電圧を生成する変調制御回路と、前記変調電圧によって周波数を制御する電圧制御発振器と、前記スイッチング電源の出力電圧に応じて基準電圧との誤差電圧を生成するエラーアンプの特性を、スイッチング周波数に応じて選択する選択回路と、前記電圧制御発振器の出力周波数と前記誤差電圧とに基づいて、出力トランジスタをオンオフ制御するスイッチング制御回路と、を備える。

開示のスイッチング電源の制御回路、電子機器によれば、ＳＳＣＧを搭載したスイッチング電源において、スイッチング周波数の急激な変動を抑えることができる。

第１実施形態を示す図である。 第１実施形態における変調制御回路の一例を示す図である。 図２の構成のタイミングチャートである。 第１実施形態におけるエラーアンプ選択回路のタイミングチャートである。 第２実施形態を示す図である。 第２実施形態における変調制御回路が備えるスロープ選択回路の一例を示す図である。 図６の構成のタイミングチャートである。 第２実施形態の第１変形例を示す図である。 図８の構成のタイミングチャートである。 第２実施形態の第２変形例を示す図である。 図１０の構成のタイミングチャートである。 第３実施形態を示す図である。 第４実施形態を示す図である。

図１は、第１実施形態を示す。変調制御回路１Ａは、ラッチ５を含むスロープ制御部、２つの定電流源Ｉ１、コンデンサＣ１、スイッチＳＷ１、ＳＷ２、及びコンパレータＭＯＤＨ、ＭＯＤＬを備え、変調電圧ＶＭＯＤを生成する。図２は、第１実施形態における変調制御回路１Ａの一例を示す。また、図３は、図２の構成のタイミングチャートを示す。この一例は、スロープ制御部のラッチ５として、ＲＳラッチ５１を用いた具体例である。

図２に示されるように、コンパレータＭＯＤＨは、変調電圧ＶＭＯＤを電圧ＶＭＯＤＨと比較する。コンパレータＭＯＤＬは、変調電圧ＶＭＯＤを電圧ＶＭＯＤＬと比較する。ＲＳラッチ５１は、コンパレータＭＯＤＨの出力に応じてリセットされ、コンパレータＭＯＤＬの出力に応じてセットされる。スイッチＳＷ１は、ＲＳラッチ５１の出力ＱがＨレベルのとき定電流源Ｉ１をコンデンサＣ１に接続し、コンデンサＣ１を充電する。スイッチＳＷ２は、ＲＳラッチ５１の反転出力／ＱがＨレベルのとき定電流源Ｉ１をコンデンサＣ１に接続し、コンデンサＣ１を放電する。コンデンサＣ１に発生する電圧が変調電圧ＶＭＯＤとなる。

図３に示されるように、ＲＳラッチ５１の出力Ｑは、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴの立下りでＨレベルからＬレベルへ変化し、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴの立下りでＬレベルからＨレベルへ変化する。ＲＳラッチ５１の出力ＱがＨレベルのとき、スイッチＳＷ１がオンとなってコンデンサＣ１が充電されるため、変調電圧ＶＭＯＤが上昇する。変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに達するとコンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴが立下り、ＲＳラッチ５１がリセットされるため、出力ＱはＬレベルとなる。ＲＳラッチ５１の出力ＱがＬレベルのとき、スイッチＳＷ２がオンとなってコンデンサＣ１が放電されるため、変調電圧ＶＭＯＤが下降する。変調電圧ＶＭＯＤが電圧ＶＭＯＤＬに達するとコンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴが立下り、ＲＳラッチ５１がセットされるため、出力ＱはＨレベルとなる。このようにして、変調電圧ＶＭＯＤは、電圧ＶＭＯＤＨ、ＶＭＯＤＬの間で変化する三角波となる。変調電圧ＶＭＯＤを、電圧制御発振器であるオシレータ３（図１参照）に与えることで、オシレータ３からは周波数変調された信号が出力される。

図１において、エラーアンプ選択回路２は、基準電圧の異なる３つのエラーアンプＥＲＡＭ、ＥＲＡＨ、ＥＲＡＬ、及びコンパレータＲＥＦＨ、ＲＥＨＬを備える。エラーアンプＥＲＡＭ、ＥＲＡＨ、ＥＲＡＬは、それぞれ基準電圧ＶＥＲＡＭ、ＶＥＲＡＨ、ＶＥＲＡＬと出力電圧ＶＯＵＴとの差分を増幅して誤差電圧を生成する。コンパレータＲＥＦＨは、変調電圧ＶＭＯＤを電圧ＶＲＥＦＨと比較する。コンパレータＲＥＦＬは、変調電圧ＶＭＯＤを電圧ＶＲＥＦＬと比較する。エラーアンプＥＲＡＨは、コンパレータＲＥＦＨの出力ＥＲＡＨＥＮに応じてイネーブルされる。エラーアンプＥＲＡＬは、コンパレータＲＥＦＬの出力ＥＲＡＬＥＮに応じてイネーブルされる。
また、コンパレータＲＥＦＨの出力ＥＲＡＨＥＮとコンパレータＲＥＦＬの出力ＥＲＡＬＥＮとはＮＯＲ論理回路ＮＯＲＬに入力される。エラーアンプＥＲＡＭは、ＮＯＲ論理回路ＮＯＲＬの出力ＥＲＡＭＥＮに応じてイネーブルされる。

図４は、第１実施形態におけるエラーアンプ選択回路２のタイミングチャートを示す。図４に示されるように、変調電圧ＶＭＯＤが電圧ＶＲＥＦＨより高いとき、コンパレータＲＥＦＨの出力ＥＲＡＨＥＮがＨレベルとなり、エラーアンプＥＲＡＨが選択される。変調電圧ＶＭＯＤが電圧ＶＲＥＦＬより低いとき、コンパレータＲＥＦＬの出力ＥＲＡＬＥＮがＨレベルとなり、エラーアンプＥＲＡＬが選択される。変調電圧ＶＭＯＤが電圧ＶＲＥＦＨと電圧ＶＲＥＦＬとの間である場合、ＮＯＲ論理回路ＮＯＲＬの出力ＥＲＡＭＥＮがＨレベルとなり、エラーアンプＥＲＡＭが選択される。ここで、ＮＯＲ論理回路ＮＯＲＬは、出力ＥＲＡＨＥＮ、ＥＲＡＬＥＮのＮＯＲ論理演算の結果を出力ＥＲＡＭＥＮとして出力する回路である。変調電圧ＶＭＯＤの電圧レベルに応じて、エラーアンプＥＲＡＨ、ＥＲＡＬ、ＥＲＡＭのうち何れか１つのエラーアンプを選択することができる。

図１において、スイッチング制御回路４は、オシレータ３の出力周波数と、エラーアンプ選択回路２により選択されたエラーアンプが出力する誤差電圧とに基づいて、直列に接続されたトランジスタＦＥＴ１、ＦＥＴ２を交互にオン状態とする。これにより、トランジスタＦＥＴ１、ＦＥＴ２の接続点ＬＸに接続されたコイルＬにトランジスタＦＥＴ１、ＦＥＴ２を介して電流が流れる。また、コンデンサＣＯＵＴは、コイルＬと共に出力電圧ＶＯＵＴを平滑化する。これにより、入力電圧ＶＩＮが降圧され、負荷に供給する出力電圧ＶＯＵＴが生成される。

第１実施形態では、一組の定電流源Ｉ１を備える変調制御回路１Ａにより電圧ＶＭＯＤＨ、ＶＭＯＤＬの間で変化する変調電圧ＶＭＯＤを生成し、変調電圧ＶＭＯＤによってオシレータ３の出力周波数を制御する。これにより、ＤＣＤＣコンバータのスイッチング周波数を、連続性をもって変動させることができる。第１実施形態によれば、スイッチング周波数の上昇、下降は一定の傾きで制御され、スイッチング周波数の急激な変動を抑えることができる。また、エラーアンプ選択回路２により変調電圧ＶＭＯＤの状態によって各エラーアンプを選択し、周波数に応じてエラーアンプの位相補償と基準電圧とを切り替える。これにより、スイッチング周波数の変動に伴って出力電圧ＶＯＵＴが変調周期で揺らぐのを抑制し、安定動作を行うことができる。

図５は、第２実施形態を示す。変調制御回路１Ｂは、ラッチ５、スロープ選択回路６を含むスロープ制御部、２つの定電流源Ｉ１、２つの定電流源Ｉ２、コンデンサＣ１、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、及びコンパレータＭＯＤＨ、ＭＯＤＬを備え、変調電圧ＶＭＯＤを生成する。図６は、第２実施形態における変調制御回路１Ｂが備えるスロープ選択回路６の一例を示す。また、図７は、図６の構成のタイミングチャートを示す。尚、ラッチ５については、第２実施形態においても、ＲＳラッチ５１（図２参照）を用いるものとして説明する。すなわち、ラッチ５は、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴに応じてリセットされ、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴに応じてセットされるＲＳラッチであり、ラッチ５の出力Ｑは、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴの立下りでＬレベルとなり、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴの立下りでＨレベルとなる。

図６に示されるように、コンパレータＣＯＭＰＵＰは、変調電圧ＶＭＯＤと電圧ＶＣＯＮＴＵＰとを比較する。コンパレータＣＯＭＰＤＮは、変調電圧ＶＭＯＤと電圧ＶＣＯＮＴＤＮとを比較する。タイマー６１は、コンパレータＭＯＤＨ、ＭＯＤＬの出力ＭＯＤＨＯＵＴ、ＭＯＤＬＯＵＴ（図５参照）に応じてセットされ、予め定められた一定の時間Ｈレベルとなる信号を出力する。スイッチＳＷ５は、コンパレータＭＯＤＨ、ＭＯＤＬの出力ＭＯＤＨＯＵＴ、ＭＯＤＬＯＵＴ（図５参照）に応じて、タイマー６１の出力をＤラッチＵＰ１又はＤＮ１に接続する。この一例では、スイッチＳＷ５は、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴの立下りでタイマー６１の出力をＤラッチＵＰ１に接続し、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴの立下りでタイマー６１の出力をＤラッチＤＮ１に接続する。

ＤラッチＵＰ１は、タイマー６１の出力に応じてコンパレータＣＯＭＰＵＰの出力を取り込む。ＤラッチＤＮ１は、タイマー６１の出力に応じてコンパレータＣＯＭＰＤＮの出力を取り込む。ＤラッチＵＰ２は、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴ（図５参照）に応じて、ＤラッチＵＰ１の出力を取り込む。ＤラッチＤＮ２は、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴ（図５参照）に応じて、ＤラッチＤＮ１の出力を取り込む。

図５のスイッチＳＷ１、ＳＷ３は、ＤラッチＵＰ２の出力とラッチ５（図５参照）の出力Ｑとに応じて制御される。また、図５のスイッチＳＷ２、ＳＷ４は、ＤラッチＤＮ２の出力とラッチ５（図５参照）の出力Ｑとに応じて制御される。この一例では、ＤラッチＵＰ２の出力がＨレベルでラッチ５の出力ＱがＨレベルであるときにスイッチＳＷ１のみがオンとなり、ＤラッチＵＰ２の出力がＬレベルでラッチ５の出力ＱがＨレベルであるときにスイッチＳＷ１、ＳＷ３がオンとなる。また、ＤラッチＤＮ２の出力がＬレベルでラッチ５の出力ＱがＬレベルであるときにスイッチＳＷ２のみがオンとなり、ＤラッチＤＮ２の出力がＨレベルでラッチ５の出力ＱがＬレベルであるときにスイッチＳＷ２、ＳＷ４がオンとなる。

図７に示されるように、タイマー６１の出力の立下りでコンパレータＣＯＭＰＵＰ、ＣＯＭＰＤＮの出力がラッチされ、ＤラッチＵＰ１、ＤＮ１の出力が変化する。続いて、コンパレータＭＯＤＨ、ＭＯＤＬの出力ＭＯＤＨＯＵＴ、ＭＯＤＬＯＵＴ（図５参照）の立下りでＤラッチＵＰ１、ＤＮ１の出力がラッチされ、ＤラッチＵＰ２、ＤＮ２の出力が変化する。

タイミングチャートのスタートにおいて、ＤラッチＵＰ２の出力がＨレベルでラッチ５の出力ＱがＨレベルとなると、スイッチＳＷ１のみがオンとなり、変調電圧ＶＭＯＤは緩やかに上昇する。変調電圧ＶＭＯＤの上昇が緩やかであり、タイマー６１の出力の立下り時に変調電圧ＶＭＯＤが電圧ＶＣＯＮＴＵＰに達していないため、コンパレータＣＯＭＰＵＰの出力はＬとなり、ＤラッチＵＰ１は、コンパレータＣＯＭＰＵＰのＬレベル出力をラッチする。

変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに達してコンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴが立下ると、ＤラッチＵＰ２は、ＤラッチＵＰ１のＬレベル出力をラッチする。そのため、次の周期で変調電圧ＶＭＯＤが上昇する際は、ＤラッチＵＰ２の出力がＬレベルでラッチ５の出力ＱがＨレベルとなるため、スイッチＳＷ１に加えてスイッチＳＷ３がオンとなり、変調電圧ＶＭＯＤは急峻に上昇する。変調電圧ＶＭＯＤの上昇が急峻であり、タイマー６１の出力の立下り時に変調電圧ＶＭＯＤが電圧ＶＣＯＮＴＵＰを超えているため、コンパレータＣＯＭＰＵＰの出力はＨとなり、ＤラッチＵＰ１は、コンパレータＣＯＭＰＵＰのＨレベル出力をラッチする。

変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに達してコンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴが立下ると、ＤラッチＵＰ２は、ＤラッチＵＰ１のＨレベル出力をラッチする。そのため、次の周期で変調電圧ＶＭＯＤが上昇する際は、再びＤラッチＵＰ２の出力がＨレベルでラッチ５の出力ＱがＨレベルとなるため、スイッチＳＷ１のみがオンとなり、変調電圧ＶＭＯＤは緩やかに上昇する。このようにして、変調電圧ＶＭＯＤは、各周期で緩やかな上昇と急峻な上昇とを交互に繰り返す。下降についても、同様である。
また図７の例では、ＶＭＯＤの信号は緩やかな上昇の次に急峻な下降、急峻な上昇の次に緩やかな下降をするパターンを取り上げたが、この限りでは無く緩やかな上昇の次に緩やかな下降、急峻な上昇の次に急峻な下降をするパターンも同様に構成が可能で、ほぼ同等の効果がえられる。

図５の第２実施形態において、変調制御回路１Ｂ以外の構成は図１の第１実施形態と同様であるため、図５では図１と対応する各部に同一の符号を付して、説明を省略する。第２実施形態では、ＤＣＤＣコンバータのスイッチング周波数を、連続性をもって変動させることで、第１実施形態と同様にスイッチング周波数の急激な変動を抑えることができる。更に、第２実施形態では、二組の定電流源Ｉ１、Ｉ２を備える変調制御回路１Ｂにより変調電圧ＶＭＯＤの変化に緩急２種類の傾きを持たせる。また、変調制御回路１Ｂが備えるスロープ選択回路６により各周期で交互に緩急を入れ替える。これにより、変調電圧ＶＭＯＤのスロープ制御にバリエーションを作り、ＳＳＣＧの周期性を分散させることができる。

図８は、第２実施形態の第１変形例を示す。また、図９は、図８の構成のタイミングチャートを示す。図８では、ＤＣＤＣコンバータの全体構成については図５と同様であるため図示を省き、また、図５と対応する各部に同一の符号を付して、説明を省略する。

図８に示されるように、第１変形例では、スロープ制御部にカウンタＣＴ１、ＣＴ２が追加される。カウンタＣＴ１は、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴに応じてカウント動作を行うことで、変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに到達した回数をカウントする。変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに到達した回数が所定のカウント数となると、カウンタＣＴ１の出力ＲＳＴＵＰはＨレベルとなり、カウンタＣＴ１はリセットされる。また、カウンタＣＴ２は、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴに応じてカウント動作を行うことで、変調電圧ＶＭＯＤが電圧ＶＭＯＤＬに到達した回数をカウントする。変調電圧ＶＭＯＤが電圧ＶＭＯＤＬに到達した回数が所定のカウント数となると、カウンタＣＴ２の出力ＲＳＴＤＮはＨレベルとなり、カウンタＣＴ２はリセットされる。

図５乃至図７では、ＤラッチＵＰ２（図６参照）の出力がＨレベルでラッチ５の出力ＱがＨレベルであるときにスイッチＳＷ１のみがオンとなり、ＤラッチＵＰ２の出力がＬレベルでラッチ５の出力ＱがＨレベルであるときにスイッチＳＷ１、ＳＷ３がオンとなる、として説明した。また、ＤラッチＤＮ２（図６参照）の出力がＬレベルでラッチ５の出力ＱがＬレベルであるときにスイッチＳＷ２のみがオンとなり、ＤラッチＤＮ２の出力がＨレベルでラッチ５の出力ＱがＬレベルであるときにスイッチＳＷ２、ＳＷ４がオンとなる、として説明した。これに対して、第１変形例では、カウンタＣＴ１の出力ＲＳＴＵＰがＨレベルでラッチ５の出力ＱがＨレベルであるとき、ＤラッチＵＰ２（図６参照）の出力に関わらずスイッチＳＷ３のみがオンとなる。また、カウンタＣＴ２の出力ＲＳＴＤＮがＨレベルでラッチ５の出力ＱがＬレベルであるとき、ＤラッチＤＮ２（図６参照）の出力に関わらずスイッチＳＷ４のみがオンとなる。また、第１変形例では、定電流源Ｉ１（図５参照）の電流値より定電流源Ｉ２（図５参照）の電流値の方が大きく設定される。

図９に示されるように、変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに到達した回数が所定のカウント数となった場合、カウンタＣＴ１の出力ＲＳＴＵＰはＨレベルとなる。カウンタＣＴ１の出力ＲＳＴＵＰがＨレベルでラッチ５の出力ＱがＨレベルとなると、スイッチＳＷ３のみがオンとなる。ここで、前述のように、スイッチＳＷ３によりコンデンサＣ１（図５参照）へ接続される定電流源Ｉ２の電流値は、スイッチＳＷ１によりコンデンサＣ１へ接続される定電流源Ｉ１の電流値より大きく設定されている。そのため、変調電圧ＶＭＯＤは、スイッチＳＷ１のみがオンとなって上昇する際の緩やかな傾きと、スイッチＳＷ１、ＳＷ３が共にオンとなって上昇する際の急峻な傾きとの間の標準の傾きで上昇する。このようにして、変調電圧ＶＭＯＤは、カウンタＣＴ１が有する所定のカウント数に応じた複数の周期毎に１回、標準の傾きで上昇する。下降についても、同様である。

第２実施形態の第１変形例では、カウンタＣＴ１、ＣＴ２により複数の周期毎に１回、充放電電流を切り替えて変調電圧ＶＭＯＤの変化の傾きを標準の傾きとする。これにより、変調電圧ＶＭＯＤのスロープ制御のバリエーションを増やすことができる。また、カウンタＣＴ１、ＣＴ２が有する所定のカウント数を異なる値にすることで、上昇と下降とで標準の傾きとなるタイミングをずらすことができ、変調電圧ＶＭＯＤのスロープ制御のバリエーションを更に増やすことができる。

図１０は、第２実施形態の第２変形例を示す。また、図１１は、図１０の構成のタイミングチャートを示す。図１０に示す第２変形例は、図６で説明したスロープ選択回路６の変形例である。図１０では、図６と対応する各部に同一の符号を付して、説明を省略する。

図１０に示されるように、第２変形例では、カウンタＣＴ３、ＣＴ４、及びスイッチＳＷ６、ＳＷ７が追加される。カウンタＣＴ３は、コンパレータＭＯＤＨの出力ＭＯＤＨＯＵＴ（図５参照）に応じてカウント動作を行うことで、変調電圧ＶＭＯＤが電圧ＶＭＯＤＨ（図５参照）に到達した回数をカウントする。変調電圧ＶＭＯＤが電圧ＶＭＯＤＨに到達した回数が所定のカウント数となると、カウンタＣＴ３の出力はＨレベルとなり、カウンタＣＴ３はリセットされる。また、カウンタＣＴ４は、コンパレータＭＯＤＬの出力ＭＯＤＬＯＵＴ（図５参照）に応じてカウント動作を行うことで、変調電圧ＶＭＯＤが電圧ＶＭＯＤＬ（図５参照）に到達した回数をカウントする。変調電圧ＶＭＯＤが電圧ＶＭＯＤＬに到達した回数が所定のカウント数となると、カウンタＣＴ４の出力はＨレベルとなり、カウンタＣＴ４はリセットされる。

スイッチＳＷ６は、カウンタＣＴ３の出力に応じて、コンパレータＣＯＭＰＵＰの反転入力端子を電圧ＶＣＯＮＴＵＰ１又はＶＣＯＮＴＵＰ２に接続する。この一例では、スイッチＳＷ６は、カウンタＣＴ３の出力がＬレベルのときコンパレータＣＯＭＰＵＰの反転入力端子を電圧ＶＣＯＮＴＵＰ１に接続し、カウンタＣＴ３の出力がＨレベルのときコンパレータＣＯＭＰＵＰの反転入力端子を電圧ＶＣＯＮＴＵＰ２に接続する。また、スイッチＳＷ７は、カウンタＣＴ４の出力に応じて、コンパレータＣＯＭＰＤＮの反転入力端子を電圧ＶＣＯＮＴＤＮ１又はＶＣＯＮＴＤＮ２に接続する。この一例では、スイッチＳＷ７は、カウンタＣＴ４の出力がＬレベルのときコンパレータＣＯＭＰＤＮの反転入力端子を電圧ＶＣＯＮＴＤＮ１に接続し、カウンタＣＴ４の出力がＨレベルのときコンパレータＣＯＭＰＤＮの反転入力端子を電圧ＶＣＯＮＴＤＮ２に接続する。また、この一例では、電圧ＶＣＯＮＴＵＰ１より電圧ＶＣＯＮＴＵＰ２の方が低く設定され、電圧ＶＣＯＮＴＤＮ１より電圧ＶＣＯＮＴＤＮ２の方が高く設定される。

図１１に示されるように、変調電圧ＶＭＯＤが電圧ＶＭＯＤＬに到達した回数が所定のカウント数となった場合、カウンタＣＴ４の出力はＨレベルとなる。そのため、スイッチＳＷ７は、電圧ＶＣＯＮＴＤＮ２を選択し、コンパレータＣＯＭＰＤＮの反転入力端子に接続する。ここで、前述のように、電圧ＶＣＯＮＴＤＮ２は、電圧ＶＣＯＮＴＤＮ１より高く設定されている。電圧ＶＯＮＴＤＮ１より高い電圧ＶＣＯＮＴＤＮ２との比較によって、変調電圧ＶＭＯＤの下降する傾きの緩急が判断され、その判断結果によって次の周期における変調電圧ＶＭＯＤの下降する傾きが決定される。したがって、電圧ＶＯＮＴＤＮ１、ＶＣＯＮＴＤＮ２の値を適切に設定すれば、変調電圧ＶＭＯＤは２周期連続して緩やかに下降する。このようにして、変調電圧ＶＭＯＤは、カウンタＣＴ４が有する所定のカウント数に応じた複数の周期毎に１回、電圧ＶＣＯＮＴＤＮ１に代えて電圧ＶＣＯＮＴＤＮ２との比較による判断結果に応じた傾きで下降する。上昇についても、同様である。

第２実施形態の第２変形例では、カウンタＣＴ３、ＣＴ４、及びスイッチＳＷ６、ＳＷ７により複数の周期毎に１回、コンパレータＣＯＭＰＵＰ、ＣＯＭＰＤＮのしきい値を切り替える。これにより、図５乃至図７の説明において各周期で交互に緩急が入れ替わるとした変調電圧ＶＭＯＤの変化の傾きに対して、緩急の入れ替わりに変化を持たせ、変調電圧ＶＭＯＤのスロープ制御のバリエーションを増やすことができる。また、カウンタＣＴ３、ＣＴ４が有する所定のカウント数を異なる値にすることで、上昇と下降とでしきい値を切り替えるタイミングをずらすことができ、変調電圧ＶＭＯＤのスロープ制御のバリエーションを更に増やすことができる。

以上、詳細に説明したように、前記各実施形態によれば、電圧ＶＭＯＤＨ、ＶＭＯＤＬの間で変化する変調電圧ＶＭＯＤによってオシレータ３の出力周波数を制御する。これにより、ＤＣＤＣコンバータのスイッチング周波数を、連続性をもって変動させることで、スイッチング周波数の急激な変動を抑えることができる。また、エラーアンプ選択回路２により変調電圧ＶＭＯＤの状態によって各エラーアンプを選択し、周波数に応じてエラーアンプの位相補償と基準電圧とを切り替える。これにより、スイッチング周波数の変動に伴って出力電圧ＶＯＵＴが変調周期で揺らぐのを抑制し、安定動作を行うことができる。更に、第２実施形態及びその変形例によれば、変調電圧ＶＭＯＤの変化に複数の傾きを持たせ、各周期で入れ替える。これにより、変調電圧ＶＭＯＤのスロープ制御にバリエーションを作り、ＳＳＣＧの周期性を分散させることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

例えば、図１２に第３実施形態として示されるように、ラッチ５、スロープ制御回路７を含むスロープ制御部、電流値が可変である２つの定電流源ＩＸ、コンデンサＣ１、スイッチＳＷ１、ＳＷ２、及びコンパレータＭＯＤＨ、ＭＯＤＬを備える変調制御回路１Ｃにより、変調電圧ＶＭＯＤを生成してもよい。ここで、図１２において図１と対応する部分には同一の符号を付して、説明を省略する。スロープ制御回路７の出力で定電流源ＩＸの電流値を可変し、ラッチ５の出力でスイッチＳＷ１、ＳＷ２を制御して充放電の切り替えを行う第３実施形態の構成によっても、第１、第２実施形態と同様の効果が得られる。

また、図１３に第４実施形態として示されるように、エラーアンプ選択回路２に代えて基準電圧選択回路８を備えてもよい。ここで、図１３において図１と対応する部分には同一の符号を付して、説明を省略する。基準電圧選択回路８は、エラーアンプＥＲＡ、スイッチＳＷ８、ＳＷ９、ＳＷ１０、及びコンパレータＲＥＦＨ、ＲＥＦＬ、ＮＯＲ論理回路ＮＯＲＬを備える。エラーアンプＥＲＡは、スイッチＳＷ８、ＳＷ９、ＳＷ１０により選択される基準電圧ＶＬ、ＶＨ、ＶＭと出力電圧ＶＯＵＴとの差分を増幅して誤差電圧を生成する。

スイッチＳＷ８は、変調電圧ＶＭＯＤを電圧ＶＲＥＦＬと比較するコンパレータＲＥＦＬの出力に応じて制御される。例えば、コンパレータＲＥＦＬの出力がＨレベルであり変調電圧ＶＭＯＤが電圧ＶＲＥＦＬより低いときに電圧ＶＬをエラーアンプＥＲＡの非反転入力端子に接続する。スイッチＳＷ９は、変調電圧ＶＭＯＤを電圧ＶＲＥＦＨと比較するコンパレータＲＥＦＨの出力に応じて制御される。例えば、コンパレータＲＥＦＨの出力がＨレベルであり変調電圧ＶＭＯＤが電圧ＶＲＥＦＨより高いときに電圧ＶＨをエラーアンプＥＲＡの非反転入力端子に接続する。また、スイッチＳＷ１０は、コンパレータＲＥＦＬの出力とコンパレータＲＥＦＨの出力とのＮＯＲ論理演算結果を出力するＮＯＲ論理回路ＮＯＲＬの出力に応じて制御される。例えば、コンパレータＲＥＦＬの出力とコンパレータＲＥＦＨの出力とが共にＬレベルでありＮＯＲ論理回路ＮＯＲＬの出力がＨレベルのときに電圧ＶＭをエラーアンプＥＲＡの非反転入力端子に接続する。この場合は、変調電圧ＶＭＯＤが電圧ＶＲＥＦＨとＲＥＦＬとの間にある場合である。これにより、変調電圧ＶＭＯＤの電圧レベルに応じて、基準電圧ＶＬ，ＶＨ、ＶＭのうち何れか１つの基準電圧を選択することができる。

変調電圧ＶＭＯＤの状態によって各基準電圧を選択し、エラーアンプＥＲＡの非反転入力端子に入力される基準電圧を周波数に応じて切り替える基準電圧選択回路８の構成によっても、エラーアンプ選択回路２と同様の効果が得られる。基準電圧選択回路８は、エラーアンプ選択回路２と同様に、スイッチング周波数の変動に伴って出力電圧ＶＯＵＴが変調周期で揺らぐのを抑制することができる。

また、図５の第２実施形態では、二組の定電流源Ｉ１、Ｉ２を備える場合を説明したが、三組以上の定電流源を備えてもよいことは言うまでもない。図６では、タイマー６１がコンパレータＭＯＤＨ、ＭＯＤＬの出力ＭＯＤＨＯＵＴ、ＭＯＤＬＯＵＴ（図５参照）に応じてセットされる場合を説明したが、これに限らない。例えば、タイマー６１は、変調電圧ＶＭＯＤが電圧ＶＭＯＤＨ、ＶＭＯＤＬの中間電圧になったところでセットされてもよい。更に、変調電圧ＶＭＯＤの変化の傾きの検出は、コンパレータＣＯＭＰＵＰ、ＣＯＭＰＤＮを用いる図６の構成で行う以外にも、カウンタを用いてオシレータ３の出力パルスを所定数カウントするのに必要な時間に基づいて行ってもよい。

その他、本発明は、電圧モード制御、電流モード制御を始め、各種の制御方式のＤＣＤＣコンバータに適用することができる。

また、上述したＤＣＤＣコンバータと、入力電圧ＶＩＮを供給するバッテリと、出力電圧ＶＯＵＴを供給されて動作するシステムと、を備える電子機器を構成してもよい。

尚、電圧ＶＭＯＤＨは最大電圧の一例、電圧ＶＭＯＤＬは最小電圧の一例、変調制御回路１Ａ、１Ｂ、１Ｃはそれぞれ変調制御回路の一例、オシレータ３は電圧制御発振器の一例、エラーアンプ選択回路２、基準電圧選択回路８はそれぞれ選択回路の一例、トランジスタＦＥＴ１は出力トランジスタの一例、スイッチング制御回路４はスイッチング制御回路の一例、定電流源Ｉ１は第１充電定電流源、第１放電定電流源の一例、定電流源Ｉ２は第２充電定電流源、第２放電定電流源の一例、コンパレータＭＯＤＨは第１コンパレータの一例、コンパレータＭＯＤＬは第２コンパレータの一例、コンパレータＲＥＦＨ、ＲＥＦＬはそれぞれ第３コンパレータの一例、スイッチＳＷ１は第１スイッチの一例、スイッチＳＷ２は第２スイッチの一例、スイッチＳＷ３は第３スイッチの一例、スイッチＳＷ４は第４スイッチの一例、ＲＳラッチ５１はラッチの一例、スロープ選択回路６は検出回路の一例、カウンタＣＴ１は第１カウンタの一例、カウンタＣＴ２は第２カウンタの一例、カウンタＣＴ３は第３カウンタの一例、カウンタＣＴ４は第４カウンタの一例である。

１Ａ、１Ｂ、１Ｃ 変調制御回路
２ エラーアンプ選択回路
３ オシレータ
４ スイッチング制御回路
５ ラッチ
６ スロープ選択回路
７ スロープ制御回路
８ 基準電圧選択回路
５１ ＲＳラッチ
６１ タイマー
Ｃ１、ＣＯＵＴ コンデンサ
ＣＯＭＰＤＮ、ＣＯＭＰＵＰ、ＭＯＤＨ、ＭＯＤＬ、ＲＥＦＨ、ＲＥＦＬ コンパレータ
ＣＴ１乃至ＣＴ４ カウンタ
ＥＲＡ、ＥＲＡＨ、ＥＲＡＬ、ＥＲＡＭ エラーアンプ
ＦＥＴ１、ＦＥＴ２ トランジスタ
Ｉ１、Ｉ２、ＩＸ 定電流源
Ｌ コイル
ＳＷ１乃至ＳＷ１０ スイッチ
ＶＭＯＤ 変調電圧

Claims (8)

1. スイッチング電源の制御回路であって、
   最大電圧と最小電圧との間で変化する変調電圧を生成する変調制御回路と、
   前記変調電圧によって周波数を制御する電圧制御発振器と、
   前記スイッチング電源の出力電圧に応じて基準電圧との誤差電圧を生成するエラーアンプの特性を、スイッチング周波数に応じて選択する選択回路と、
   前記電圧制御発振器の出力周波数と前記誤差電圧とに基づいて、出力トランジスタをオンオフ制御するスイッチング制御回路と、
   を備えることを特徴とするスイッチング電源の制御回路。
2. 前記変調制御回路は、
   前記変調電圧を発生するコンデンサと、
   前記コンデンサを充電する第１充電定電流源と、
   前記コンデンサを放電する第１放電定電流源と、
   前記変調電圧を前記最大電圧と比較する第１コンパレータと、
   前記変調電圧を前記最小電圧と比較する第２コンパレータと、
   前記第１コンパレータの出力と前記第２コンパレータの出力とが入力されるラッチと、
   前記ラッチの出力に応じて、前記コンデンサに前記第１充電定電流源を接続する第１スイッチと、
   前記ラッチの出力に応じて、前記コンデンサに前記第１放電定電流源を接続する第２スイッチと、
   を備えることを特徴とする請求項１に記載のスイッチング電源の制御回路。
3. 前記変調制御回路は、
   前記変調電圧を発生するコンデンサと、
   前記コンデンサを充電する第１充電定電流源と、
   前記コンデンサを放電する第１放電定電流源と、
   前記第１充電定電流源とは異なる電流値で前記コンデンサを充電する第２充電定電流源と、
   前記第１放電定電流源とは異なる電流値で前記コンデンサを放電する第２放電定電流源と、
   前記変調電圧を前記最大電圧と比較する第１コンパレータと、
   前記変調電圧を前記最小電圧と比較する第２コンパレータと、
   前記第１コンパレータの出力と前記第２コンパレータの出力とが入力されるラッチと、
   前記変調電圧の変化の傾きを検出する検出回路と、
   前記ラッチの出力と前記検出回路の検出結果とに応じて、前記コンデンサに前記第１充電定電流源を接続する第１スイッチと、
   前記ラッチの出力と前記検出回路の検出結果とに応じて、前記コンデンサに前記第１放電定電流源を接続する第２スイッチと、
   前記ラッチの出力と前記検出回路の検出結果とに応じて、前記コンデンサに前記第２充電定電流源を接続する第３スイッチと、
   前記ラッチの出力と前記検出回路の検出結果とに応じて、前記コンデンサに前記第２放電定電流源を接続する第４スイッチと、
   を備えることを特徴とする請求項１に記載のスイッチング電源の制御回路。
4. 前記第１コンパレータの出力に応じてカウント動作を行う第１カウンタと、
   前記第２コンパレータの出力に応じてカウント動作を行う第２カウンタと、
   を備え、
   前記第１カウンタの出力と前記第２カウンタの出力とに応じて、前記第１、第２、第３、第４スイッチのオンオフ制御を変化させる
   ことを特徴とする請求項３に記載のスイッチング電源の制御回路。
5. 前記第１コンパレータの出力に応じてカウント動作を行う第３カウンタと、
   前記第２コンパレータの出力に応じてカウント動作を行う第４カウンタと、
   を備え、
   前記第３カウンタの出力と前記第４カウンタの出力とに応じて、前記検出回路の検出結果を変化させる
   ことを特徴とする請求項３に記載のスイッチング電源の制御回路。
6. 前記選択回路は、
   前記基準電圧の異なる複数の前記エラーアンプと、
   前記変調電圧の電圧レベルを判断する第３コンパレータと、
   を備え、
   前記第３コンパレータの出力に応じて複数の前記エラーアンプの何れかを選択する
   ことを特徴とする請求項１に記載のスイッチング電源の制御回路。
7. 前記選択回路は、
   前記変調電圧の電圧レベルを判断する第３コンパレータ
   を備え、
   前記第３コンパレータの出力に応じて前記基準電圧を切り替える
   ことを特徴とする請求項１に記載のスイッチング電源の制御回路。
8. スイッチング電源と、前記スイッチング電源の出力電圧が供給されるシステムと、を含む電子機器であって、
   前記スイッチング電源の制御回路は、
   最大電圧と最小電圧との間で変化する変調電圧を生成する変調制御回路と、
   前記変調電圧によって周波数を制御する電圧制御発振器と、
   前記スイッチング電源の前記出力電圧に応じて基準電圧との誤差電圧を生成するエラーアンプの特性を、スイッチング周波数に応じて選択する選択回路と、
   前記電圧制御発振器の出力周波数と前記誤差電圧とに基づいて、出力トランジスタをオンオフ制御するスイッチング制御回路と、
   を備えることを特徴とする電子機器。

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